JP3571091B2 - 固定チャンネル型ゲートアレイ - Google Patents
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Description
【産業上の利用分野】
本発明は、シリアルラインを用いて多数の入出力ポートの入出力情報を伝達可能とするための半導体集積回路による固定チャンネル型ゲートアレイに関する。
【0002】
【従来の技術】
電子機器の回路基板製造用自動装着機等では、電子部品をプリント基板上に搭載するための高速で動作するX−Y動作ヘッド上に100点前後の入出力を構築する必要があったが、X−Y動作ヘッドと装着機のコントローラ間を通常のロボットケーブルでそのまま配線すると相当太いロボットケーブルを何本も這わせることになる。このことは、使用時のケーブル断線やX−Y動作ヘッドが高速で動く上での負荷の増大、さらには保守性の低下を招く。
【0003】
そこで、省配線のために、複数の信号を時分割にしてシリアルに転送して信号線を2本のツイストワイヤ化する方法が本出願人により考慮されているが、そのような用途に適した半導体集積回路が従来は無かった。
【0004】
例えば、ゲートアレイの1例として特開平4−196463号があるが、パラレル−シリアル変換機能や通信機能は無い。
【0005】
【発明が解決しようとする課題】
そこで、省配線のために、シリアルラインを用いて多数の入出力ポートの入出力データを伝送可能なパラレル−シリアル変換機能や通信機能を備える半導体集積回路の開発が要望されていた。さらに、電子機器の回路基板製造用自動装着機等の制御に用いるMPU(マイクロプロセッサ)とのインターフェースを容易に実施できる構成であることも併せて要求されていた。
【0006】
本発明は、上記の点に鑑み、パラレル−シリアル変換機能や通信機能を備えるとともにMPUとのインターフェースを容易に実施できる固定チャンネル型ゲートアレイを提供することを目的とする。
【0007】
本発明のその他の目的や新規な特徴は後述の実施例において明らかにする。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明の固定チャンネル型ゲートアレイは、シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、複数の入出力ポートと、それらの入出力ポートの少なくともいずれかを選択するセレクタと、前記受信ブロック又は送信ブロックと前記セレクタで選択された入出力ポートとを接続する通信データバスと、前記セレクタで選択された入出力ポートに前記通信データバスを介さず直接接続可能なMPU接続用のCPUデータバスと、前記通信データバス及びCPUデータバスに接続されるデータレジスタとを備え、
前記送信ブロックは、1個の入出力ポートについてのシリアル送信出力信号の正常な受信が前記受信ブロックで受信したシリアル受信入力信号で確認された後に、次の1個の入出力ポートについてのシリアル送信出力信号を送信するものであり、
前記データレジスタは前記送信ブロックに送る送信データ又は前記受信ブロックからの受信データを格納することを特徴としている。
【0011】
【作用】
本発明の固定チャンネル型ゲートアレイにおいては、各入出力ポートの送信データを含むパラレル送信信号を送信ブロックによって時分割で順次シリアル送信出力信号として送信することができ、また受信ブロックで受信したシリアル受信入力信号をパラレル受信信号に変換して対応する入出力ポートに受信データとして送出することができる。また、CPUデータバスを内蔵しており、外部のMPU(マイクロプロセッサ)と直接的に接続でき、MPUにより各種制御を実行することもできる。
【0012】
また、前記通信データバス及びCPUデータバスに接続されるデータレジスタを有し、該データレジスタで前記送信ブロックに送る送信データ又は前記受信ブロックからの受信データを格納する構成とした場合、CPUデータバスを介しMPUで前記データレジスタをアクセス可能であり、MPUによる各種データの書き込み又は読み出しも可能である。
【0013】
前記送信ブロックは、1個の入出力ポートについてのシリアル送信出力信号の正常な受信が前記受信ブロックで受信したシリアル受信入力信号で確認された後に、次の1個の入出力ポートについてのシリアル送信出力信号を送信する構成とすれば、受信応答確認方式(ACK)により順次各入出力ポートの送信データを送信でき、障害検出を確実に行いながら時分割による送信が可能である。
【0014】
【実施例】
以下、本発明に係る固定チャンネル型ゲートアレイの実施例を図面に従って説明する。
【0015】
図1は実施例のブロック図であり、半導体集積回路として構成された固定チャンネル型ゲートアレイの全体構成を示す。この固定チャンネル型ゲートアレイは、端子SIに入力された外部からのシリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロック1と、パラレル送信信号をシリアル送信出力信号に変換して端子SOから出力するパラレル−シリアル変換用の送信ブロック2と、4個の入出力ポート(I/O)P0,P1,P2,P3と、それらの入出力ポートのいずれかを時分割で順次選択するセレクタ3と、前記受信ブロック1又は送信ブロック2と前記セレクタ3で選択された入出力ポートP0乃至P3とを接続する通信データバス4と、前記セレクタ3で選択された入出力ポートP0乃至P3に接続可能なMPU接続用の8ビットCPUデータバス5と、前記通信データバス4及びCPUデータバス5に接続されていて前記送信ブロック2に送る送信データ又は前記受信ブロック1からの受信データ等を格納するデータレジスタ6と、CPUデータバス5に接続された入力/出力設定レジスタ7及びステータスレジスタ8と、CPUデータバス5と外部のMPUを接続するための端子DB0乃至DB7との間に設けられるバスバッファ9とを具備している。なお、前記セレクタ3は通信データバス4とCPUデータバス5とを接続することもできる。
【0016】
前記受信ブロック1及び送信ブロック2による送受信は、マンチェスタ符号を用いるサイクリック符号方式で行い、伝送データの誤りを検知して高信頼性のデータ伝送を目的とするために伝送データに誤り検出用のビット(CRCビット:Cyclic Redundanncy Check)を付加する冗長ビット付加方式である。
【0017】
前記受信ブロック1及び送信ブロック2の通信制御のために通信制御部10が設けられており、送信データのマンチェスタ符号への変換並びにマンチェスタ符号の受信データへの変換を制御するとともに、伝送データの誤り検出を行い、誤り検出結果を外部に出力できるようになっている。
【0018】
また、前記受信ブロック1及び通信データバス4には割り込み検出用のデータコンパレータ11が接続されており、受信ブロック1及び通信データバス4に所定の割り込み信号が到来したことを内部データと照合して検出し、割り込み検出信号を出力するためのものである。
【0019】
入出力ポートP0は8ビットのパラレル信号である入出力信号の入出力のために8個の端子P00乃至P07を有し、入出力ポートP1は8ビットのパラレル信号である入出力信号の入出力のために8個の端子P10乃至P17を有し、入出力ポートP2は8ビットのパラレル信号である入出力信号の入出力のために8個の端子P20乃至P27を有し、入出力ポートP3は8ビットのパラレル信号である入出力信号の入出力のために8個の端子P30乃至P37を有している。
【0020】
また、入出力ポートP0乃至P3に付随して入出力制御部12が設けられている。該入出力制御部12は当該固定チャンネル型ゲートアレイのチップアドレスを設定する信号を端子CA0乃至CA4に受けるとともに、MPUの接続、非接続の設定信号を端子MODEで受ける。また、入出力制御部12は各入出力ポートP0乃至P3の使用、不使用の設定信号を端子PEN0乃至PEN3で受け、各入出力ポートP0乃至P3を入力ポートとして使用するか出力ポートとして使用するかを設定する信号を端子IOM0乃至IMO3で受ける。
【0021】
前記入力/出力設定レジスタ7は外部のMPUからバスバッファ9及びCPUデータバス5を経由して制御可能なもので、前記入出力制御部12と同様の入出力ポートP0乃至P3についての設定が行えるようになっている。
【0022】
前記ステータスレジスタ8は、通信状態や各種エラー発生を一時記憶しておくものである。
【0023】
アドレスデコーダ20はMPU接続モード時のデータレジスタ6、入力/出力設定レジスタ7及びステータスレジスタ8のアドレス入力を端子A0乃至A4で受けるものである。
【0024】
リード/ライトロジック21はMPU接続モード時のチップセレクト、データ読み出し、書き込み等の指令信号を受けるためのものであり、MPU接続モード時のバスバッファ9への端子DB0乃至DB7は入出力データバスとなる。なお、割り込み検出用のデータコンパレータ11が割り込み検出したとき、リード/ライトロジック21から外部に割り込み検出信号が出される。
【0025】
クロックバッファ22は端子CLK1,CLK2に外付け発振子を接続することで発振回路を構成するためのものである。CLK0はその発振回路の出力端子である。
【0026】
タイミングクロックジェネレータ23は当該固定チャンネル型ゲートアレイの動作クロック設定を行うためのものであり、端子CLKIからシステムクロックを受け、端子CLKSからの信号でシステムクロックの1倍又は1/2倍の動作クロック設定となる。端子CKHFからはシステムクロックの1/2クロック出力を出す。
【0027】
リセット回路24は電源投入時に自動的にリセットをかけるための回路である。
【0028】
この実施例に示す固定チャンネル型ゲートアレイによれば、次の通りの効果を得ることができる。
【0029】
(1) シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロック1と、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロック2とを備えており、1シリアルラインに多数の入出力ポートの入出力データを伝達可能である。
【0030】
(2) 通信データバス4とは別に、MPU接続用のCPUデータバス5を備えており、外部のMPUとの接続を簡単に行うことができ、外部のMPUはCPUデータバス5を通して受信又は送信ブロックのデータを格納したデータレジスタ6や入力/出力設定レジスタ7等にアクセスすることができる。さらに、セレクタ3で通信データバス4とCPUデータバス5とを接続でき、前記シリアルラインで結ばれた他のゲートアレイの入出力ポートもMPUからみて非常に遅延の少ない入出力ポートとして使用できる。
【0031】
(3) 受信ブロック1及び送信ブロック2による送受信は、誤り検出機能を持つマンチェスタ符号を用いるサイクリック符号方式で行い、伝送データの誤りを検知して高信頼性のデータ伝送を目的とするために伝送データに誤り検出用のビット(CRCビット)を付加する冗長ビット付加方式である。このため、高い信頼性を確保することができる。
【0032】
(4) 1個の入出力ポートのデータを送信後、相手側より正常に受信されたことを示す信号(ACK)が返ってきたことを確認して、次の1個の入出力ポートのデータを順次送信する受信応答確認方式でデータ送受信を行うため、高い障害検出機能を持つ。
【0033】
図2は実施例に示した固定チャンネル型ゲートアレイを用いて左右の装置の入出力ポート同士の接続を行う場合の基本構成となる第1使用例を示している。この場合、左側の装置は固定チャンネル型ゲートアレイGA1を有し、右側の装置は固定チャンネル型ゲートアレイGA2を有しており、各固定チャンネル型ゲートアレイに付随してライン・ドライバ/レシーバ30が設けられている。このライン・ドライバ/レシーバ30は図1の固定チャンネル型ゲートアレイの端子SOからのシリアル送信出力信号を増幅してシリアルライン31に出力するとともに、シリアルライン31からのシリアル信号を増幅して端子SIにシリアル受信入力信号として送出する機能を持つものである。
【0034】
図2では、左側の装置の固定チャンネル型ゲートアレイGA1の入出力ポートP0乃至P3はチャンネルCH0乃至CH3の送信データの入力(IN)ポートとして使用され、右側の装置の固定チャンネル型ゲートアレイGA2の入出力ポートP0乃至P3はチャンネルCH0乃至CH3の送信データの出力(OUT)ポートとして使用されている。
【0035】
図3は実施例の固定チャンネル型ゲートアレイを用いた場合の通信方式の説明図であり、図4はその場合の状態遷移図である。例えば、図2の例では、サイクリック通信方式でチャンネルCH0の入力側(左側装置)より図1のゲートアレイ内の送信ブロック2からCH0データを含むシリアル送信出力信号の送信を始めて、チャンネルCH0の出力側(右側装置)からの正常に受信できたことを示す応答(ACK)を受信ブロック1で確認し、以下同様にしてチャンネルCH1,CH2,CH3の送信を順次行う(通信データバス4に接続する入出力ポートをセレクタ3で順次切り換えることで実施できる。)。チャンネルCH0の入力側(左側装置)は、シリアルライン上をモニタしながら、一定時間キャリア(シリアルデータを伝送するのに用いる搬送波)がなくなると再びチャンネルCH0についてのCH0データの送信を行う。受信側(右側装置)は、キャリア有りで、データチェックにより正常データ受信と判断されたときにアドレス比較により自分のチャンネルアドレスのパケットデータのみを受け取り、所定の入出力ポートに出力するとともに、正常に受信できたときはACKを相手側に送信する。なお、入力側及び出力側にそれぞれゲートアレイを8個まで設けることができ、最大32チャンネルの伝送が可能となっている。
【0036】
図5は図1の実施例に示した固定チャンネル型ゲートアレイを左右の装置にそれぞれ2個ずつ用いて入出力ポート同士の接続を行う第2使用例を示している。この場合、左側の装置はチップアドレス0の固定チャンネル型ゲートアレイGA10とチップアドレス1の固定チャンネル型ゲートアレイGA11とを有し、右側の装置はチップアドレス0の固定チャンネル型ゲートアレイGA20とチップアドレス1の固定チャンネル型ゲートアレイGA21とを有し、各固定チャンネル型ゲートアレイにそれぞれライン・ドライバ/レシーバ30が付加されている。そして、左右の装置の固定チャンネル型ゲートアレイ間はシリアルライン31で相互に接続されている。
【0037】
この図5の場合、各固定チャンネル型ゲートアレイに割り当てられたチップアドレスを利用して、送信側の固定チャンネル型ゲートアレイと受信側の固定チャンネル型ゲートアレイとを指定することでチャンネルCH0乃至CH7までの8ポートの入出力データを伝送することができる。但し、図示の場合、チャンネルCH0乃至チャンネルCH3、チャンネルCH5、チャンネルCH7については、左側装置の固定チャンネル型ゲートアレイGA10,11の入出力ポートが入力(IN)側で、右側装置の固定チャンネル型ゲートアレイGA20,21の入出力ポートが出力(OUT)側となる。また、残りのチャンネルCH4及びチャンネルCH6は右側装置の固定チャンネル型ゲートアレイGA20,21の入出力ポートが入力(IN)側で、左側装置の固定チャンネル型ゲートアレイGA10,11の入出力ポートが出力(OUT)側となっている。
【0038】
図6はCPUバスを介しMPUに接続された1個の固定チャンネル型ゲートアレイGA30を有する左側装置と、チップアドレス0乃至3の4個の固定チャンネル型ゲートアレイGA40乃至43を有する右側装置とをシリアルラインで接続して、左側の1個の固定チャンネル型ゲートアレイGA30を通してMPUと右側装置の各入出力ポートとを接続可能とした第3使用例である。この場合、固定チャンネル型ゲートアレイGA30のCPUモードのデータバス(図1の端子DB0乃至DB7)にMPUが接続され、固定チャンネル型ゲートアレイGA30内部のデータレジスタが送信又は受信のレジスタになり、4個の入出力ポートはMPUから書き込みか読み出しのできる入出力ポートとして使用できる。なお、ライン・ドライバ/レシーバ30が設けられていることやシリアルライン31を用いる点は前述の各使用例と同様である。
【0039】
この図6の場合、左側装置のゲートアレイGA30を通して右側装置のゲートアレイGA40乃至GA43の各入出力ポートとMPU間のデータ伝送を実行できる。
【0040】
図7はMPU及び固定チャンネル型ゲートアレイを内蔵したMPUモジュールと、固定チャンネル型ゲートアレイを内蔵した各種モジュールとを接続ケーブルRS422で相互に接続した第4使用例である。図中、60はMPU及び固定チャンネル型ゲートアレイGA50を具備しディジタル入出力内蔵のMPUモジュール、61は固定チャンネル型ゲートアレイGA51を内蔵するディジタル入力モジュール、62は固定チャンネル型ゲートアレイGA52を内蔵するディジタル出力モジュール、63は固定チャンネル型ゲートアレイGA53を内蔵するDA変換出力モジュール、64は固定チャンネル型ゲートアレイGA54を内蔵するAD変換入力モジュールであり、各モジュールは順次シリアルラインとしての接続ケーブルRS422で接続されている。
【0041】
前記MPUモジュール60に接続可能な入力デバイスは例えば光電管センサ、リミットスイッチ等、出力デバイスは例えばソレノイドバルブ、リレー、発光ダイオード(LED)等である。ディジタル入力モジュール61に接続可能な入力デバイスは光電管センサ、リミットスイッチ等である。ディジタル出力モジュール62に接続可能な出力デバイスはソレノイドバルブ、リレー、発光ダイオード等である。DA変換出力モジュール63に接続可能なアナログ出力型デバイスは電圧制御型照明装置、電圧制御型圧力コントローラ、電圧制御型スピードコントローラ等である。AD変換入力モジュール64に接続可能なアナログ出力型センサは光電管センサ、真空センサ、圧力センサ等である。
【0042】
図7のように、図1の実施例に示したゲートアレイを用いたモジュールをシリアルラインで多数接続することで、MPUに対し多数のデバイス、センサ等を接続できる。
【0043】
なお、図2では左右の装置にそれぞれ1個の固定チャンネル型ゲートアレイを用いて4ポートの入出力データの伝送の場合を示したが、図1の実施例で示した固定チャンネル型ゲートアレイを左右の装置にそれぞれ4個用いて1つのシリアルラインに32ポートの入出力データを伝送可能である。
【0044】
以上本発明の実施例について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。
【0045】
【発明の効果】
以上説明したように、本発明の固定チャンネル型ゲートアレイによれば、シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックとを備えており、1シリアルラインに多数の入出力ポートの入出力データを伝達可能であり、また、MPU接続用のCPUデータバスを備えており、外部のMPUとの接続を簡単に行うことができ、外部のMPUはCPUデータバスを通して受信又は送信ブロックのデータを格納したデータレジスタ等にアクセスすることが可能であり、CPUデータバスを利用して各種制御ができ応用範囲が広い。
【図面の簡単な説明】
【図1】本発明に係る固定チャンネル型ゲートアレイの実施例を示すブロック図である。
【図2】実施例に示した固定チャンネル型ゲートアレイの第1使用例を示すブロック図である。
【図3】固定チャンネル型ゲートアレイを用いる場合の通信方式を示す説明図である。
【図4】図3の如き通信方式の場合における状態遷移図である。
【図5】実施例に示した固定チャンネル型ゲートアレイの第2使用例を示すブロック図である。
【図6】実施例に示した固定チャンネル型ゲートアレイの第3使用例を示すブロック図である。
【図7】実施例に示した固定チャンネル型ゲートアレイの第4使用例を示すブロック図である。
【符号の説明】
1 受信ブロック
2 送信ブロック
3 セレクタ
4 通信データバス
5 CPUデータバス
6 データレジスタ
7 入力/出力設定レジスタ
8 ステータスレジスタ
9 バスバッファ
10 通信制御部
11 データコンパレータ
20 アドレスデコーダ
21 リード/ライトロジック
22 クロックバッファ
23 タイミングクロックジェネレータ
24 リセット回路
Claims (1)
- シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、複数の入出力ポートと、それらの入出力ポートの少なくともいずれかを選択するセレクタと、前記受信ブロック又は送信ブロックと前記セレクタで選択された入出力ポートとを接続する通信データバスと、前記セレクタで選択された入出力ポートに前記通信データバスを介さず直接接続可能なMPU接続用のCPUデータバスと、前記通信データバス及びCPUデータバスに接続されるデータレジスタとを備え、
前記送信ブロックは、1個の入出力ポートについてのシリアル送信出力信号の正常な受信が前記受信ブロックで受信したシリアル受信入力信号で確認された後に、次の1個の入出力ポートについてのシリアル送信出力信号を送信するものであり、
前記データレジスタは前記送信ブロックに送る送信データ又は前記受信ブロックからの受信データを格納することを特徴とする固定チャンネル型ゲートアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30947994A JP3571091B2 (ja) | 1994-11-21 | 1994-11-21 | 固定チャンネル型ゲートアレイ |
Applications Claiming Priority (1)
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JP30947994A JP3571091B2 (ja) | 1994-11-21 | 1994-11-21 | 固定チャンネル型ゲートアレイ |
Publications (2)
Publication Number | Publication Date |
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JPH08147140A JPH08147140A (ja) | 1996-06-07 |
JP3571091B2 true JP3571091B2 (ja) | 2004-09-29 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置,画像読取装置および複写装置 |
-
1994
- 1994-11-21 JP JP30947994A patent/JP3571091B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置,画像読取装置および複写装置 |
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