JP3278468B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
に絶縁ゲート構造を有するゲートターンオフサイリスタ
及びＩＧＢＴに関する。

【０００２】

【従来の技術】従来よりゲートターンオフサイリスタの
ターンオフは、電流駆動の駆動装置を用いてｐベース層
に直接取り付けられたゲート電極から素子内の電流を引
き出すことで行なっていた。しかしながら、この方式は
電流駆動であるので、大電力を扱うゲート回路等が必要
となる。このため、駆動装置が大型化するという問題が
あった。

【０００３】そこで、ＥＳＴ（Emitter Switched Tyhri
stor）などの絶縁ゲート構造を有する電圧制御型のゲー
トターンサイリスタが提案された。図１５に従来のＥＳ
Ｔの構造を示す素子断面図を示す。このＥＳＴは、ｎベ
ース層８３と、このｎベース層８３の一方の表面に形成
されたｐエミッタ層８２と、このｐエミッタ層８２に設
けられたアノード電極８１と、上記ｎベース層８３の他
方の表面に選択的に形成されたｐベース層８４と、この
ｐベース層８４の表面に選択的に形成されたｎエミッタ
層８５とを有し、これら半導体層８２〜８５は、サイリ
スタのｐｎｐｎ構造を形成している。

【０００４】また、ｐベース層８４の表面にはｐ⁺ 層８
６とｎ⁺ 層８７とが隣り合って形成されており、ｐ⁺ 層
８６の表面からｎ⁺ 層８７の表面にかけてはカソード電
極８８が設けられている。また、ｎ⁺ 層８７とｎエミッ
タ層８５との間のｐベース層８４上にはゲート酸化膜８
９を介してゲート電極９０が設けられている。即ち、ｐ
ベース層８４，ｎエミッタ層８５，ｎ⁺ 層８７，ゲート
酸化膜８９及びゲート電極９０により、ｎチャネルのＭ
ＯＳトランジスタＴｒ１が構成されている。

【０００５】同様に、ｎエミッタ層８５，ｐベース層８
４及びｎベース層８３の表面には絶縁膜９１を介してゲ
ート電極９２が設けられており、これらによりｎチャネ
ルのＭＯＳトランジスタＴｒ２が形成されている。この
ように構成されたゲートターンオフサイリスタをターン
オンするには、アノード電極８１，カソード電極８８に
それぞれ正電圧，負電圧を印加した状態で、ゲート電極
端子９０，９２にカソード電極８８に対して正電圧を印
加する。

【０００６】このような電圧が印加されると、ｎ⁺ 層８
７とｎエミッタ層８５との間のｐベース層８４の表面に
ｎチャネル９３が形成され、そして、ｎエミッタ層８５
とｎベース８３との間のｐベース層８４の表面にｎチャ
ネル９４が形成される。この結果、ｎ⁺ 層８７から電子
がｎチャネル９３を通ってｎエミッタ層８５に流れ、そ
して、ｎエミッタ層８５から電子がｎチャネル９４を通
ってｎベース層８３に流れる。

【０００７】即ち、ｐエミッタ層８２，ｎベース層８３
及びｐベース層８４で構成されたトランジスタにベース
電流が流れる。また、ｐエミッタ層８２のホールはｎベ
ース層８３を通ってｐベース８４に流れる。即ち、ｎベ
ース層８３，ｐベース層８４及びｎエミッタ層８５で構
成されたトランジスタにベース電流が流れる。

【０００８】この結果、ｐエミッタ層８２，ｎベース層
８３及びｐベース層８４で構成されたトランジスタと、
ｎベース層８３，ｐベース層８４及びｎエミッタ層８５
で構成されたトランジスタとが互いのコレクタ電流を増
幅し合いターンオンする。一方、ターンオフするには、
ゲート電極９０に負電圧を印加してＭＯＳトランジスタ
Ｔｒ１をオフにし、カソード電極８８からｎエミッタ層
８５への電子の供給を停止すれば良い。

【０００９】しかしながら、この種のゲートターンオフ
サイリスタには次のような問題があった。即ち、このよ
うに構成されたゲートターンオフサイリスタでは、オン
状態でもカソード電極８８がｐ⁺ 層８６を介してｐベー
ス層８４とコンタクトしているので、アノード側からｎ
ベース層８３に供給されたホールｈが容易にカソード電
極８８に流出してしまい、ｎベース層８３内にキャリア
が蓄積されなくなる。この結果、ｎベース層８３の電圧
降下が大きくなり、オン電圧が高くなるという問題があ
った。

【００１０】このような問題を回避する方法として、ｎ
エミッタ層８５を横方向に長くし、ｐベース層８４内で
のホール電流の抵抗を大きくするやりかたがある。しか
し、この方法は素子サイズが大きくなるため、単位面積
当たりのチャネル長が減り、素子に流れる電流密度を一
定にしようとすると、ｎエミッタ層８５が長い分だけｎ
エミッタ層８５に流れる電流がより多くなり、ＭＯＳト
ランジスタＴｒ１のチャネル９３での電圧降下が大きく
なる。この結果、オン電圧が高くなるという問題があっ
た。

【００１１】

【発明が解決しようとする課題】上述の如く、従来のタ
ーンオフサイリスタでは、カソード電極がｐベース層と
電気的に繋がっているため、オン状態のときに大量のホ
ールがカソード電極に流れ、オン電圧が高くなるという
問題があった。また、これを解決するために、ｎエミッ
タ層を横方向に長くして、ｐベース層内でのホール電流
の抵抗を大きくする方法も提案されたが、カソード側の
ＭＯＳトランジスタのチャネル部分の電圧降下が大きく
なるため、この場合もオン電圧が高くなるという問題が
あった。

【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン電圧の上昇を防止
できるゲートターンオフサイリスタ及びＩＧＢＴを提供
することにある。

【００１３】

【課題を解決するための手段】本発明の骨子は、ｐベー
ス層内に絶縁部材を挿入してホール電流の経路を長く
し、ｐベース内のホール電流の抵抗を大きくすることに
ある。即ち、上記の目的を達成するために、本発明の第
１の視点の半導体装置は、第１導電型エミッタ層の表面
に設けられた第２導電型ベース層と、この第２導電型ベ
ース層の表面に選択的に設けられた第１導電型ベース層
と、この第１導電型ベース層の表面に選択的に設けられ
た第２導電型エミッタ層と、前記第１導電型ベース層の
表面に前記第２導電型エミッタ層と接せずに設けられた
第２導電型半導体層と、少なくとも前記第１導電型ベー
ス層内に設けられた絶縁部材と、前記第２導電型半導体
層と前記第２導電型エミッタ層との間の前記第１導電型
ベース層上に、ゲート絶縁膜を介して設けられたゲート
電極と、前記第１導電型エミッタ層に設けられた第１の
主電極と、前記第１導電型ベース層及び前記第２導電型
半導体層に設けられた第２の主電極と、を具備してなる
ことを特徴とする。また、本発明の第２の視点の半導体
装置は、第１導電型エミッタ層の表面に設けられた第２
導電型ベース層と、この第２導電型ベース層の表面に選
択的に設けられた第１導電型ベース層と、この第１導電
型ベース層の表面に選択的に設けられた第２導電型半導
体層と、少なくとも前記第１導電型ベース層内に設けら
れた絶縁部材と、前記第２導電型半導体層と前記第２導
電型ベース層との間の前記第１導電型ベース層上に、ゲ
ート絶縁膜を介して設けられたゲート電極と、前記第１
導電型エミッタ層に設けられた第１の主電極と、前記第
１導電型ベース層及び前記第２導電型半導体層に設けら
れた第２の主電極と、を具備してなることを特徴とす
る。

【００１４】

【作用】本発明の半導体装置では、第１導電型ベ−ス層
内に絶縁部材を設けている。このため、第２導電型エミ
ッタ層から前記第１導電型ベ−ス層を介して第２の主電
極に排出されるキャリアは、前記絶縁部材を迂回して前
記第２の主電極に排出される。このため、前記絶縁部材
が無い従来の半導体装置に比べて、前記絶縁部材を迂回
する分だけ前記第１導電型ベ−ス層内の前記キャリアの
走行経路が長くなる。このため、第２導電型エミッタ層
を長くして、前記第１導電型ベ−ス層内での前記キャリ
アの抵抗を大きくするのと同様な効果が得られ、従来と
同じ素子サイズのままで、前記第１導電型ベ−ス層内に
より多くの前記キャリアを蓄積できるので、オン電圧の
上昇を防止できる。

【００１５】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係るゲートターン
オフサイリスタの素子断面図である。このゲートターン
サイリスタは、図１５の従来のそれと同様に、ｎベース
層１（第２導電型ベ−ス層）と、このｎベース層１の一
方の表面に拡散形成されたｐエミッタ層３（第１導電型
エミッタ層）と、このｐエミッタ層３に設けれたアノー
ド電極１５（第１の主電極）と、ｎベース層１の他方の
表面に選択的に拡散形成されたｐベース層２（第１導電
型ベ−ス層）と、このｐベース層２の表面に選択的に拡
散形成されたｎエミッタ層４（第２導電型エミッタ層）
とからなるｐｎｐｎ構造を有している。

【００１６】ｐベース層２の表面にはｐ⁺ 層５とｎ⁺ 層
６（第２導電型半導体層）とが隣り合って形成され、ｐ
⁺ 層５の表面からｎ⁺ 層６の表面にかけてはカソード電
極１４（第２の主電極）が設けられている。また、ｎ⁺
層５とｎエミッタ層４との間のｐベース層２上にはゲー
ト酸化膜９を介してゲート電極１０が設けられている。
即ち、ｐベース層２，ｎエミッタ層４，ｎ⁺ 層６，ゲー
ト酸化膜９及びゲート電極１０により、ｎチャネルのＭ
ＯＳトランジスタＴｒ１が構成されている。なお、ｎエ
ミッタ層４とｐベース層２との間の耐圧はＭＯＳトラン
ジスタＴｒ１のしきい値電圧より高く設定されている。

【００１７】同様に、ｎエミッタ層４，ｐベース層２及
びｎベース層１の表面にはゲート酸化膜１１を介してゲ
ート電極１２が設けられており、これらによりｎチャネ
ルのＭＯＳトランジスタＴｒ２が形成されている。ま
た、ゲート電極１９側のｎエミッタ層４の表面からｐベ
ース層２の中深さの領域には、ＳｉＯ₂ などの絶縁材料
（絶縁部材）で充填されたトレンチ溝１６が設けられて
いる。

【００１８】また、ゲート電極１０とゲート電極１２と
の間のｎエミッタ層４上にはフローティング電極１３が
設けられている。このように構成されたゲートターンオ
フサイリスタをターンオンするには、アノード電極１４
に正電圧，カソード電極に負電圧を印加した状態で、ゲ
ート電極１０，ゲート電極１２にカソード電圧に対して
正電圧を印加する。

【００１９】このような電圧が印加されると、カソード
電極１４がゲート電極１０の下部のｐベース層２に形成
されたチャネル７を介してフローティング電極１３に電
気的に接続される。また、ゲート電極１２の下部のｐベ
ース層２の表面に形成されたチャネル８を介してｎエミ
ッタ層４からｎベース層１に電子が注入される。このよ
うな電子の流れは、ｐエミッタ層３，ｎベース層１及び
ｐベース層２で構成されたトランジスタのベース電流と
して働く。

【００２０】このベース電流によりｐエミッタ層３から
ｐベース層２にホールが流れる。このようなホールの流
れは、ｎベース層１，ｐベース層２及びｎエミッタ層４
とで構成されたトランジスタのベース電流として働く。
このベース電流によりｎエミッタ層４からｎベース層１
に電子が流れる。このような電子の流れは、ｐエミッタ
層４，ｎベース層１及びｐベース層２で構成されたトラ
ンジスタのベース電流として働く。

【００２１】このようなキャリアの流れにより、この素
子はターンオンする。このとき、ｐベース層２内のトレ
ンチ溝１６によって、ｎベース層１からｐベース層２内
に流れ込んだホールｈは、トレンチ溝１６を迂回してカ
ソード電極１４に流れ、また、トレンチ溝１６の領域で
ホールの流れる経路が狭くなる。したがって、従来の同
じ素子サイズで、換言すれば、単位面積当たりのチャネ
ル長を変更することなく、ｐベース層２内のホール電流
の抵抗を高くすることができ、従来の問題を招くこと無
くオン電圧を小さくできる。

【００２２】なお、ターンオンした後は、ＭＯＳトラン
ジスタＴｒ２のゲート電圧は耐圧の範囲で任意に選ぶこ
とができる。一方、ターンオフする場合には、ゲート電
極１０にカソード電圧に対して正電圧を印加する。この
ような電圧が印加されると、チャネル７が消滅し、フロ
ーティング電極１３からｎエミッタ層４への電子の供給
が停止する。この結果、ｎベース層１，ｐベース層２及
びｎエミッタ層４で構成されたトランジスタにベース電
流が流れなくなり、ターンオフする。

【００２３】かくして本実施例によれば、トレンチ溝１
６によって、ｐベース層２のホール電流の抵抗を実効的
に高くでき、単位面積当たりのチャネル数を減らさず
に、オン電圧を小さくできる。なお、本実施例では、オ
ン状態にするためのｎベース層１への電子注入をゲート
電極１２等で構成されたＭＯＳトランジスタにより行な
ったが他の方法で行なっても良い。

【００２４】図２は、本発明の第２の実施例に係るゲー
トターンオフサイリスタの素子断面図である。なお、以
下の実施例において、図１のゲートターンオフサイリス
タと対応する部分には図１と同一符号を付し、詳細な説
明は省略する。本実施例のゲートターンオフサイリスタ
が先の実施例のそれと異なる点は、トレンチ溝１６ａが
ｎベース層１にまで達していることにある。このような
トレンチ溝１６ａを用いても先の実施例と同様な効果が
得られる。

【００２５】なお、トレンチ溝１６ａによって２つに分
割されたｐベース層２をトレンチ溝にスリットを入れる
などして電気的に接続しても良い。また、一方のｐベー
ス層２、つまり、チャネル８側のｐベース層２を電気的
に浮いたままにしておいても良い。この場合、トレンチ
溝１６を比較的浅く形成すれば、ピンチオフによって一
体化することもできる。

【００２６】図３は、本発明の第３の実施例に係るゲー
トターンオフサイリスタの素子断面図である。本実施例
のゲートターンオフサイリスタが第２の実施例のそれと
異なる点は、ｎエミッタ層４がトレンチ溝１６ｂによっ
て２つに分割されていないことにある。 このような構
成でも、トレンチ溝１６ｂによってｐベース層２内での
ホール電流の抵抗が高くなるので先の実施例と同様な効
果が得られる。

【００２７】図４は、本発明の第４の実施例に係るゲー
トターンオフサイリスタの素子断面図である。本実施例
のゲートターンオフサイリスタが第２の実施例のそれと
異なる点は、複数のトレンチ溝１６ｃを用いたことにあ
る。即ち、ｎベース層４の表面からｎベース層１の表面
の領域まで伸びた複数のトレンチ溝１６ｃによって、カ
ソード電極１４にホール（正孔）電流が大量に流れ出さ
ないようにしている。

【００２８】本実施例の場合、複数のトレンチ溝１６ｃ
を用いているので、先の実施例に比べて、よりいっそう
ホール電流による電圧降下が大きくなり、これによって
電子の注入もより多くなる。図５は、本発明の第５の実
施例に係るゲートターンオフサイリスタの平面図であ
り、図６（ａ），図６（ｂ）は、それぞれ図５のゲート
ターンオフサイリスタのＡ−Ａ´断面図，Ｂ−Ｂ´断面
図である。

【００２９】本実施例のゲートターンオフサイリスタが
これまでの実施例のそれと異なる点は、トレンチ溝１６
ｄが基板の深さ方向と垂直な方向に断続的に形成されて
いることにある。即ち、図５に示すように、トレンチ溝
１６ｄに切れ目を形成し、電子のエミッタ層４への流路
を確保している。この場合、トレンチ溝１６ｄが形成さ
れていない領域には、ホール電流が集中し、ラッチアッ
プが発生しやすいので、図６（ｂ）に示すように、トレ
ンチ溝１６ｄが形成されていない領域には、ｎ⁺ 層６を
設けていない。このような構成でも、先の実施例と同様
な効果が得られる。

【００３０】図７は、本発明の第６の実施例に係るゲー
トターンオフサイリスタの平面図である。本実施例のゲ
ートターンオフサイリスタが第５の実施例のそれと異な
る点は、切れ目があるトレンチ溝１６ｅを複数個用いた
ことにある。このように、複数のトレンチ溝１６ｅを並
べることにより、先の実施例より、ホール電流による電
圧降下がより大きくなり、電子の注入がより多くなる。

【００３１】図８は、本発明の第７の実施例に係るゲー
トターンオフサイリスタの平面図である。本実施例のゲ
ートターンオフサイリスタが先の実施例のそれと異なる
点は、複数のトレンチ溝１６ｆをカソード電極１４に対
して斜めに設けたことにある。このようなトレンチ溝１
６ｆを用いると、ホール電流がカソード電極１４に対し
て斜め方向に流れるので、ｎエミッタ層４の実効長Ｌ
_eff が長くなり、電子の注入を促進できる。

【００３２】図９は、本発明の第８の実施例に係るＩＧ
ＢＴの平面図であり、図１０（ａ），図１０（ｂ）は、
それぞれ図９のＩＧＢＴのＣ−Ｃ´断面図，Ｄ−Ｄ´断
面図である。図中、１８はチャネル７の領域に形成され
た電位の浮いたｎ⁺ 層、１９はｐウェル層である。トレ
ンチ溝１６ｇは、ｎ⁺ 層１８の表面からｐウェル層１９
を突き抜けてｎベース層１まで伸びている。また、トレ
ンチ溝１６ｇは、第５の実施例と同様に切れ目がはいっ
ている。

【００３３】このように構成されたＩＧＢＴでは、チャ
ネル７の領域に形成されたｎ⁺ 層１８によりチャネル幅
が総合的に狭くなり、電子電流によるチャネル７の領域
での電圧降下を防止できると共に、ｐウェル層１９内の
トレンチ溝１６ｇにより、ｐウェル層１９内のホール電
流の抵抗が高くなるため、従来に比べて耐圧性が改善さ
れる。

【００３４】図１１は、本発明の第９の実施例に係るＩ
ＧＢＴの素子断面図である。本実施例のＩＧＢＴが先の
実施例のそれと異なる点は、ｎ⁺ 層１８を設けず、チャ
ネル７の領域を避けてトレンチ溝１６ｈを形成したこと
にある。このように構成されたＩＧＢＴでも先の実施例
と同様に耐圧性が改善されるのは勿論のこと、電子ｅが
トレンチ溝１６ｈに邪魔されずにｎベース層１に流れる
ので、電子の注入効率を改善できる。

【００３５】図１２は、本発明の第１０の実施例に係る
ＩＧＢＴの素子断面図である。これはＳＯＩ構造のＩＧ
ＢＴにトレンチ溝１６ｉを設けた例である即ち、ＩＧＢ
Ｔ本体が酸化膜２１を介して基板２０上に形成され、ま
た、カソード電極１４とアノード電極１５とがＳＩＰＯ
Ｓ膜２２及びＳｉＯ₂ 膜２４により電気的に分離されて
いる。また、ｐエミッタ層３の側部にはｎバッファ層２
３が設けられている。トレンチ溝１６ｉは酸化膜２１の
裏面にとどかないように形成し、ｐウェル層１９が電気
的に浮かないようにしている。このように構成されたＩ
ＧＢＴでも先の実施例と同様な効果が得られる。

【００３６】図１３は、本発明の第１１の実施例に係る
ＩＧＢＴの平面図で、図１４（ａ），図１４（ｂ）は、
それぞれ図１３のＩＧＢＴのＥ−Ｅ´断面図，Ｆ−Ｆ´
断面図である。本実施例では、チャネル７の領域に電位
の浮いたｎ⁺ 層１８を形成してより総合的にチャネル幅
を狭くし、これによって電子電流によるチャネル７の領
域での電圧降下をより小さくすると共に、トレンチ溝１
６ｊによってホールｈを大きく迂回させ、ｐウェル層１
９中でのホール電流による電圧降下を大きくし、ｎベー
ス層１への電子の注入を促進させている。

【００３７】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施利では絶縁部材が充
填されたトレンチ溝がｐベース層以外の領域にも延びて
いたが、要はｐベース層内に絶縁部材を設け、ｐベース
層内でのホール電流の抵抗が大きくなれば良い。更に、
上記実施例を適宜組み合わせても良い。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施できる。

【００３８】

【発明の効果】以上詳述したように本発明によれば、第
１導電型ベ−ス層内に絶縁部材を設けることによって、
単位面積当たりのチャネル数を減らすこと無く第１導電
型ベ−ス層内に多くのキャリアを蓄積できるため、オン
電圧の上昇を防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るゲートターンオフ
サイリスタの素子断面図。

【図２】本発明の第２の実施例に係るゲートターンオフ
サイリスタの素子断面図。

【図３】本発明の第３の実施例に係るゲートターンオフ
サイリスタの素子断面図。

【図４】本発明の第４の実施例に係るゲートターンオフ
サイリスタの素子断面図。

【図５】本発明の第５の実施例に係るゲートターンオフ
サイリスタの平面図。

【図６】図５のゲートターンオフサイリスタの断面図。

【図７】本発明の第６の実施例に係るゲートターンオフ
サイリスタの平面図。

【図８】本発明の第７の実施例に係るゲートターンオフ
サイリスタの平面図。

【図９】本発明の第８の実施例に係るＩＧＢＴの平面
図。

【図１０】図９のＩＧＢＴの断面図。

【図１１】本発明の第９の実施例に係るＩＧＢＴの素子
断面図。

【図１２】本発明の第１０の実施例に係るＩＧＢＴの素
子断面図。

【図１３】本発明の第１１の実施例に係るＩＧＢＴの平
面図。

【図１４】図１３のＩＧＢＴの断面図。

【図１５】従来のゲートターンオフサイリスタの素子断
面図。

【符号の説明】

１…ｎベース層（第２導電型ベ−ス層）、２…ｐベース
層（第１導電型ベ−ス層）、３…ｐエミッタ層（第１導
電型エミッタ層）、４…ｎエミッタ層（第２導電型エミ
ッタ層）、５…ｐ⁺ 層、６…ｎ⁺ 層（第２導電型半導体
層）、７，８…チャネル、９…ゲート酸化膜、１０…ゲ
ート電極、１１…ゲート酸化膜、１２…ゲート電極、１
３…フローティング電極、１４…カソード電極（第２の
主電極）、１５…アノード電極（第１の主電極）、１
６，１６ａ〜１６ｊ…トレンチ溝、１８…ｎ⁺ 層、１９
…ｐウェル層、２０…基板、２１…酸化膜、２２…ＳＩ
ＰＯＳ膜、２３…ｎバッファ層、２４…ＳｉＯ₂ 膜。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−145066（ＪＰ，Ａ) 特開 平５−121730（ＪＰ，Ａ) 特開 平５−75113（ＪＰ，Ａ) 特開 平５−63186（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749 H01L 29/744

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型エミッタ層の表面に設けられた
   第２導電型ベース層と、 この第２導電型ベース層の表面に選択的に設けられた第
   １導電型ベース層と、 この第１導電型ベース層の表面に選択的に設けられた第
   ２導電型エミッタ層と、 前記第１導電型ベース層の表面に前記第２導電型エミッ
   タ層と接せずに設けられた第２導電型半導体層と、 少なくとも前記第１導電型ベース層内に設けられた絶縁
   部材と、 前記第２導電型半導体層と前記第２導電型エミッタ層と
   の間の前記第１導電型ベース層上に、ゲート絶縁膜を介
   して設けられたゲート電極と、 前記第１導電型エミッタ層に設けられた第１の主電極
   と、 前記第１導電型ベース層及び前記第２導電型半導体層に
   設けられた第２の主電極と、 を具備してなることを特徴とする半導体装置。
2. 【請求項２】第１導電型エミッタ層の表面に設けられた
   第２導電型ベース層と、 この第２導電型ベース層の表面に選択的に設けられた第
   １導電型ベース層と、 この第１導電型ベース層の表面に選択的に設けられた第
   ２導電型半導体層と、 少なくとも前記第１導電型ベース層内に設けられた絶縁
   部材と、 前記第２導電型半導体層と前記第２導電型ベース層との
   間の前記第１導電型ベース層上に、ゲート絶縁膜を介し
   て設けられたゲート電極と、 前記第１導電型エミッタ層に設けられた第１の主電極
   と、 前記第１導電型ベース層及び前記第２導電型半導体層に
   設けられた第２の主電極と、 を具備してなることを特徴とする半導体装置。