JP3270875B2 - Method for manufacturing MOS transistor - Google Patents
Method for manufacturing MOS transistorInfo
- Publication number
- JP3270875B2 JP3270875B2 JP32586793A JP32586793A JP3270875B2 JP 3270875 B2 JP3270875 B2 JP 3270875B2 JP 32586793 A JP32586793 A JP 32586793A JP 32586793 A JP32586793 A JP 32586793A JP 3270875 B2 JP3270875 B2 JP 3270875B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- base
- forming
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- AYFVYJQAPQTCCC-GBXIJSLDSA-N L-threonine Chemical compound C[C@@H](O)[C@H](N)C(O)=O AYFVYJQAPQTCCC-GBXIJSLDSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
製造方法に関する。特に、半導体領域の対向する面に各
々ゲートを形成したＭＯＳトランジスタに関する。なお
本発明において、ＭＯＳの語は、メタル−酸化物絶縁材
−半導体の構造に限られず、導電材−絶縁材−半導体の
構造のトランジスタを総称するものである。The present invention relates to a method for manufacturing a MOS transistor. In particular, the present invention relates to a MOS transistor in which gates are formed on opposing surfaces of a semiconductor region. In the present invention, the term MOS is not limited to a metal-oxide-insulator-semiconductor structure, but is a general term for a transistor having a conductive-insulator-semiconductor structure.
【０００２】[0002]
【従来の技術】従来より、半導体領域の対向する面に各
々ゲートを形成した構造のＭＯＳトランジスタが知られ
ている。この種の技術としては、例えば、いわゆるＸＭ
ＯＳとして知られているものがある（特開昭５７−１８
３６４号公報、また“ＣＡＬＣＵＬＡＴＥＤ ＴＨＲＥ
ＳＨＯＬＤ−ＶＯＬＴＡＧＥ ＣＨＡＲＡＣＴＥＲＩＳ
ＴＩＣＳ ＯＦ ＡＮ ＸＭＯＳ ＴＲＡＮＳＩＳＴＯ
Ｒ ＨＡＶＩＮＧ ＡＮＡＤＤＩＴＩＯＮＡＬ ＢＯＴ
ＴＯＭ ＧＡＴＥ”（Ｓ．Ｓ．Ｅ．２７，Ｎｏｓ８／
９，ｐｐ８２８，１９８４）参照）。2. Description of the Related Art Conventionally, MOS transistors having a structure in which gates are formed on opposing surfaces of a semiconductor region are known. As this type of technology, for example, a so-called XM
There is one known as OS (Japanese Patent Laid-Open No. 57-18 / 1982)
No. 364, and "CALCULATED THRE"
SHOLD-VOLTAGE CHARACTERIS
TICS OF AN XMOS TRANSISTO
R HAVING ANAADDITIONAL BOT
TOM GATE "(S.S.E. 27, Nos8 /
9, pp 828, 1984)).
【０００３】図１７に、従来技術におけるラテラル固相
エピタキシアル成長技術によるＸＭＯＳトランジスタの
概略断面図を示す。図示の如く、このＭＯＳトランジス
タは、半導体領域である半導体層１１の対向する面に符
号１３ａ，１３ｂで示すゲート電極Ｇ１及びゲート電極
Ｇ２が形成されてなる。より具体的には、チャネル形成
部となる低不純物濃度ｐ- 型もしくはｎ- 型あるいは真
性ｉ型の半導体層１１をはさんで、その上下にそれぞれ
ゲート部、即ち、ゲート絶縁層１２を介して第１及び第
２のゲート電極１３ａ（Ｇ１）及び１３ｂ（Ｇ２）が対
向配置されている。これらのゲート電極１３ａ，１３ｂ
にはさまれた部分の両側において、半導体層１１にｎ型
またはｐ型の不純物、例えばイオン注入による不純物に
よって、ソース領域ないしはドレイン領域１４ａ，１４
ｂがそれぞれ形成されている。この構造のトランジスタ
は、パンチスルーが生じないとか、スイッチング特性が
よいとか、また、チャネル領域に不純物を導入しなくて
も特性の制御が可能であり、またゲート電極１３ａ（Ｇ
１）及び１３ｂ（Ｇ２）に対して独立に制御電圧を与え
られるので制御上の自由度が大であるという特長をも
つ。FIG. 17 is a schematic cross-sectional view of an XMOS transistor formed by a conventional solid-phase epitaxial growth technique. As shown in the figure, the MOS transistor has a gate electrode G1 and a gate electrode G2 indicated by reference numerals 13a and 13b formed on opposing surfaces of a semiconductor layer 11, which is a semiconductor region. More specifically, a low impurity concentration p − -type, n − -type, or intrinsic i-type semiconductor layer 11 serving as a channel forming portion is sandwiched, and a gate portion, that is, a gate insulating layer 12 is interposed therebetween. The first and second gate electrodes 13a (G1) and 13b (G2) are arranged to face each other. These gate electrodes 13a, 13b
On both sides of the sandwiched portion, the semiconductor layer 11 is doped with n-type or p-type impurities, for example, impurities by ion implantation, into the source or drain regions 14a and 14a.
b are formed respectively. The transistor having this structure does not cause punch-through, has good switching characteristics, can control the characteristics without introducing impurities into the channel region, and can control the gate electrode 13a (G
Since the control voltage can be independently applied to 1) and 13b (G2), the control has a high degree of freedom.
【０００４】しかしながら、上記ラテラル固相エピタキ
シアル成長技術によるＸＭＯＳでは、そのエピタキシア
ル成長層の結晶性が不完全なため、未だ良好なキャリア
移動度をもった素子が得られてない。However, in the XMOS using the above-mentioned lateral solid phase epitaxial growth technique, an element having good carrier mobility has not yet been obtained because the crystallinity of the epitaxial growth layer is incomplete.
【０００５】[0005]
【発明が解決しようとする問題点】上述したように、半
導体領域の対向する面に各々ゲートを形成した構造のＭ
ＯＳトランジスタについては、従来は、良好なキャリア
移動度をもつ素子が得られていないという問題点があっ
たものである。As described above, the M of the structure in which the gates are formed on the opposing surfaces of the semiconductor region, respectively.
Conventionally, an OS transistor has a problem that an element having good carrier mobility has not been obtained.
【０００６】本発明は上記問題点を解決せんとするもの
で、その目的は、良好なキャリア移動度をもった素子が
得られ、しかもこれを容易で実用的な工程で実現できる
ＭＯＳトランジスタの製造方法を提供することである。An object of the present invention is to solve the above-mentioned problems, and an object of the present invention is to manufacture a MOS transistor which can obtain an element having good carrier mobility and which can be realized by an easy and practical process. Is to provide a way.
【０００７】[0007]
【課題を解決するための手段】本出願の請求項１の発明
は、半導体基板上に突部を形成し、該突部の基部を絶縁
化して該突部を分離して半導体領域とし、該半導体領域
の側周全周をゲート電極形成用膜で囲んだ構造とし、そ
のあと該半導体領域のソース／ドレイン領域を形成すべ
き部分及び該部分の周りの前記ゲート電極形成用膜部分
を開口したレジストパターンを形成して、このレジスト
パターンをマスクとしてのソース／ドレイン領域の形
成、及び該領域を形成すべき部分の周りの前記ゲート電
極形成用膜部分の除去を順不同に行い、これにより前記
半導体基板上において前記半導体領域の対向する各側面
に第１及び第２のゲート電極を形成する工程を備えるこ
とを特徴とするＭＯＳトランジスタの製造方法であっ
て、これにより上記目的を達成するものである。この発
明の構成のフローを、図１の（１）の工程に示す。 The invention of claim 1 of the present application
Forming a protrusion on a semiconductor substrate, insulating the base of the protrusion, separating the protrusion into a semiconductor region,
The entire circumference of the side is surrounded by a gate electrode formation film.
After that, the source / drain regions of the semiconductor region should be formed.
And the gate electrode forming film portion around the portion
Forming a resist pattern with openings
Source / drain region shape using pattern as mask
The gate electrode around the portion where the region is to be formed.
The removal of the pole formation film portion was performed in any order,
Opposite side surfaces of the semiconductor region on a semiconductor substrate
And a step of forming first and second gate electrodes, thereby achieving the above object. The flow of the configuration of the present invention is shown in the step (1) of FIG.
【０００８】本出願の請求項２の発明は、半導体基板上
に突部を形成し、該突部の対向する各側面にサイドウォ
ール状に第１及び第２のゲート電極形成用膜を形成し、
その後該突部の基部において該ゲート電極形成用膜の下
をエッチング除去し、その後前記突部の基部を絶縁化し
て該突部を分離して半導体領域とする工程を備え、これ
により前記半導体基板上において前記半導体領域の対向
する各側面に第１及び第２のゲート電極を形成すること
を特徴とするＭＯＳトランジスタの製造方法であって、
これにより上記目的を達成するものである。この発明の
構成のフローを、図１の（２）の工程に示す。According to a second aspect of the present invention , a projection is formed on a semiconductor substrate, and side walls are formed on each side of the projection.
The first and second gate electrode forming film is formed on Lumpur shape,
Then, at the base of the protrusion, under the film for forming a gate electrode.
The etched away, comprising the step of the semiconductor region then the base of the projection to separate the projecting portion is insulated, this
Opposing the semiconductor region on the semiconductor substrate
Forming a first and a second gate electrode on each side surface of the MOS transistor.
Thereby, the above object is achieved. The flow of the configuration of the present invention is shown in the step (2) of FIG.
【０００９】本出願の請求項３の発明は、突部について
その基部のみを露出してマスクでおおい、少なくとも該
基部の絶縁化を行うことにより突部の分離を行う構成と
したことを特徴とする請求項１または２に記載のＭＯＳ
トランジスタの製造方法であって、これにより上記目的
を達成するものである。 The invention of claim 3 of the present application is characterized in that only the base of the projection is exposed and covered with a mask, and the projection is separated by at least insulating the base. The MOS according to claim 1 or 2,
A method for manufacturing a transistor, which achieves the above object.
【００１０】本出願の請求項４の発明は、突部について
その基部のみに選択的にイオン注入を行って該基部の絶
縁化を行うことにより突部の分離を行う構成としたこと
を特徴とする請求項１または２に記載のＭＯＳトランジ
スタの製造方法であって、これにより上記目的を達成す
るものである。[0010] The invention of claim 4 of the present application is characterized in that the projection is separated by selectively performing ion implantation only on the base of the projection to insulate the base. 3. A method for manufacturing a MOS transistor according to claim 1, wherein the above object is achieved.
【００１１】本発明は、半導体基板の主面側に突部を形
成する工程と、該突部の同一面上の両側にゲート電極部
を形成する工程と、該突起部及び両ゲート部を絶縁層で
おおい、該突起部の底部をエッチングし、ＬＯＣＯＳ酸
化することにより、あるいは酸素等をイオン注入するこ
とにより、該突起部の半導体層部を基板層部から絶縁す
ることによって、ＳＯＩ部とゲート電極部を同時形成し
て平面型絶縁ゲート型電界効果トランジスタを得る態様
で、好ましく実施できる。According to the present invention, there is provided a step of forming a projection on the main surface side of a semiconductor substrate, a step of forming gate electrode portions on both sides on the same surface of the projection, and insulating the projection and both gate portions. The SOI part and the gate are covered with a layer, and the bottom of the protrusion is etched and LOCOS oxidized, or the semiconductor layer part of the protrusion is insulated from the substrate layer by ion implantation of oxygen or the like. It can be preferably implemented in a mode in which the electrode portion is formed simultaneously to obtain a planar insulated gate field effect transistor.
【００１２】また、上記態様において、上記ゲート部を
形成する前にマスク部を形成してソース領域ないしはド
レイン領域の形成工程を採る態様で好ましく実施でき
る。In the above aspect, the method can be preferably implemented in a mode in which a mask portion is formed before the gate portion is formed, and a step of forming a source region or a drain region is employed.
【００１３】また、上記態様において、上記ゲート部を
形成した後、ソース領域及びドレイン領域の形成工程を
採る態様でも好ましく実施できる。Further, in the above-mentioned embodiment, it is also possible to preferably carry out an embodiment in which a step of forming a source region and a drain region is performed after the formation of the gate portion.
【００１４】[0014]
【作 用】本発明によれば、基部を絶縁化した半導体突
部（半導体領域）の対向する面に各々ゲート電極を形成
する（絶縁化による分離と、ゲート電極形成との工程の
順序は、いずれが前でもよい）ようにしたので、トラン
ジスタのアクティブな領域に結晶性の完全な半導体を使
うことができる。この結果、良好なキャリア移動度をも
った素子が得られる。また両ゲート電極を自己整合的に
同時に形成することが可能であり、かつ、ゲート電極を
ソース、ドレイン等と同一面上に作ることもできるの
で、これらの２つのゲート、ソース、ドレインの配線の
自由度を増すことができる。更に、絶縁化にはＬＯＣＯ
Ｓ法やイオン注入など既存技術を使え、生産性も良い。According to the present invention, a gate electrode is formed on each of opposing surfaces of a semiconductor protrusion (semiconductor region) having a base insulated (separation by insulation and formation of a gate electrode are performed in the following order: (Whichever may be the first), so that a completely crystalline semiconductor can be used for the active region of the transistor. As a result, an element having good carrier mobility can be obtained. In addition, both gate electrodes can be formed simultaneously in a self-aligned manner, and the gate electrode can be formed on the same plane as the source, drain and the like. The degree of freedom can be increased. Furthermore, LOCO is used for insulation.
Existing technology such as S method and ion implantation can be used, and the productivity is good.
【００１５】[0015]
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定を受けるものではない。Embodiments of the present invention will be described below with reference to the drawings. However, needless to say, the present invention is not limited by the following examples.
【００１６】実施例１ この実施例は、半導体突部の形成後、図１の（１）の方
の工程を採って、突部の基部の絶縁化による分離を行
い、その後第１，第２のゲート電極形成を行う発明を具
体化したものである。図２ないし図１１を参照する。Embodiment 1 In this embodiment, after the formation of the semiconductor protrusion, the step shown in FIG. 1A is employed to separate the base of the protrusion by insulation, and thereafter the first and second steps are performed. This embodies the invention in which the gate electrode is formed. Please refer to FIG. 2 to FIG.
【００１７】この実施例においては、半導体基板上に突
部２１を形成し（図２，図３）、該突部の基部を絶縁化
して該突部を分離して半導体領域２１ａとし（図４〜図
６）、該半導体領域２１ａの対向する面に第１及び第２
のゲート電極３１ａ，３１ｂを形成する（図７〜図１
１）工程を備える。In this embodiment, a projection 21 is formed on a semiconductor substrate (FIGS. 2 and 3), the base of the projection is insulated, and the projection is separated into a semiconductor region 21a (FIG. 4). To FIG. 6), the first and second surfaces are provided on the opposite surface of the semiconductor region 21a.
Of the gate electrodes 31a and 31b (FIGS. 7 to 1)
1) A process is provided.
【００１８】更に詳しくは、本実施例においては、図２
に示すように、Ｓｉ基板層２６の上面に、薄い酸化膜２
２、及び窒化膜Ｓｉ3 Ｎ4 ２７を形成し、更にマスク用
レジスト２０を形成する。More specifically, in this embodiment, FIG.
As shown in FIG. 3, a thin oxide film 2 is formed on the upper surface of the Si substrate layer 26.
2, a nitride film Si 3 N 4 27 is formed, and a mask resist 20 is further formed.
【００１９】このレジスト２０をマスクとして、ＲＩＥ
によりエッチングを行い、表面を薄く酸化し、レジスト
を除去する。これにより、図３の構造を得る。この図３
の構造は、小さい島状の半導体突部２１が形成され、か
つこの突部２１上に窒化膜２７がパターニングされてい
るのである。図中、２２′で示すのは、酸化膜（ＳｉＯ
2 ）である。RIE is performed using this resist 20 as a mask.
, The surface is thinly oxidized, and the resist is removed. Thereby, the structure of FIG. 3 is obtained. This figure 3
In this structure, a small island-shaped semiconductor protrusion 21 is formed, and a nitride film 27 is patterned on the protrusion 21. In the figure, reference numeral 22 'denotes an oxide film (SiO 2).
2 ).
【００２０】次にＣＶＤによって、１００ｎｍ位膜厚の
窒化膜層（Ｓｉ3 Ｎ4 ）を堆積し、そのあとＲＩＥによ
りその窒化膜層をエッチバックして図４に示すように窒
化膜サイドウォール２７′を得る。Next, a nitride film layer (Si 3 N 4 ) having a thickness of about 100 nm is deposited by CVD, and then the nitride film layer is etched back by RIE to form a nitride film sidewall 27 as shown in FIG. '.
【００２１】次にこのサイドウォール２７′の底部及び
Ｓｉ基板層２６の上面をエッチング液（ＨＦ／ＨＮ
Ｏ3 ）によってウェットエッチングし、図５のように突
部２１の基部の部分のシリコン基板層２６が部分除去さ
れて該基部が露出した形状とする。Next, the bottom of the sidewall 27 'and the upper surface of the Si substrate layer 26 are etched with an etchant (HF / HN
O 3) by wet etching, a shape silicon substrate layer 26 is partially removed base portion of the portion of the base portion of the projecting portion 21 is exposed as shown in FIG.
【００２２】図５の構造を十分酸化することによって、
小さい島状の半導体突部２１の底部（基部）が、両方か
ら入ってくるＬＯＣＯＳ酸化膜層２５によって分離さ
れ、これによって島状に半導体領域２１ａが分離されて
ＳＯＩ構造が形成されて、図６の構造が形成される。By sufficiently oxidizing the structure of FIG.
The bottom (base) of the small island-shaped semiconductor protrusion 21 is separated by the LOCOS oxide film layer 25 that enters from both sides, whereby the semiconductor region 21a is separated into an island shape to form an SOI structure. Is formed.
【００２３】次に窒化膜部２７，２７′をＲＩＥにより
除去する。更にＣＶＤによりゲート電極形成材料である
ポリシリコン膜（ゲート材）２３を形成し、図７のよう
にポリシリコン膜２３が半導体領域２１ａを酸化膜層２
２を介して囲う構造を得る。Next, the nitride film portions 27 and 27 'are removed by RIE. Further, a polysilicon film (gate material) 23, which is a gate electrode forming material, is formed by CVD, and as shown in FIG.
2 to obtain the surrounding structure.
【００２４】この構造についてＲＩＥを行い、半導体領
域２１ａの上面のポリシリコン膜２３がなくなるまでエ
ッチングを行う。これにより突起部状の半導体領域２１
ａ及び酸化膜層２２の周囲をポリシリコン膜（ゲート電
極形成用膜）２３′がリング状に囲んだ図８の構造を得
る。RIE is performed on this structure, and etching is performed until the polysilicon film 23 on the upper surface of the semiconductor region 21a disappears. As a result, the semiconductor region 21 in the form of a protrusion is formed.
The structure shown in FIG. 8 is obtained in which a polysilicon film (film for forming a gate electrode) 23 'surrounds the periphery of the oxide film layer 22a.
【００２５】突起部状の半導体領域２１ａ及び酸化膜層
２２の周辺のリング状に形成されたポリシリコン層２
３′層から第１，第２のゲート３１ａ（Ｇ１）、ゲート
３１ｂ（Ｇ２）を形成するために、レジスト開口部２８
を有するレジスト２９のパターンを図９のように形成す
る。The polysilicon layer 2 formed in a ring shape around the semiconductor region 21 a in the form of a protrusion and the oxide film layer 22.
In order to form the first and second gates 31a (G1) and 31b (G2) from the 3 'layer, a resist opening 28 is formed.
Is formed as shown in FIG.
【００２６】このあと、このレジストパターン２９をマ
スクとして、不純物をイオン注入し、ソース領域ないし
はドレイン領域３０を形成する。Thereafter, using the resist pattern 29 as a mask, impurities are ion-implanted to form a source region or a drain region 30.
【００２７】次にこのレジスト２９をマスクとして、Ｒ
ＩＥにより、レジスト開口部２８のポリシリコンを除去
する。先に形成したソースないしはドレイン領域へのイ
オン注入は、このレジスト開口部２８のポリシリコンを
除去したあとに行ってもよい。Next, using this resist 29 as a mask, R
The polysilicon in the resist opening 28 is removed by IE. The ion implantation into the previously formed source or drain region may be performed after the polysilicon in the resist opening 28 is removed.
【００２８】このあとレジストを除去することによっ
て、図１０に平面図で示したように、半導体領域２１ａ
の左右に１対のゲート電極３１ａ（Ｇ１）及びゲート電
極３１ｂ（Ｇ２）及びソース領域ないしはドレイン領域
３０が形成された構造が得られる。Thereafter, by removing the resist, as shown in the plan view of FIG.
A structure in which a pair of gate electrodes 31a (G1) and gate electrodes 31b (G2) and a source region or a drain region 30 are formed on the left and right sides of FIG.
【００２９】図１０のＡ−Ａ′線にそった断面図を、図
１１に示す。図１１の３１ａ，３１ｂは、それぞれゲー
ト電極３１ａ（Ｇ１）及びもう一つのゲート電極３１ｂ
（Ｇ２）を示し、ソース領域ないしはドレイン領域３０
は半導体領域２１ａの図１１の奥と手前に形成されてい
る。FIG. 10 is a sectional view taken along the line AA 'of FIG.
11 is shown. 31a in Figure 11, 31b are respectively the gate electrode 31a (G1) and another gate electrode 31b
(G2), the source region or the drain region 30
It is formed at the back and front of the 11 semiconductor region 21a.
【００３０】なお、上記実施例では、ソース領域ないし
はドレイン領域への不純物のイオン注入は、図９で説明
した工程で行ったが、図３に示す工程において、レジス
トを除去する前に、ソース，ドレイン部の開口部を形成
し、イオン注入を行うことによりこのソース，ドレイン
部を形成してもよい。In the above embodiment, the ion implantation of the impurity into the source region or the drain region was performed in the step described with reference to FIG. 9, but in the step shown in FIG. The source and drain portions may be formed by forming an opening of the drain portion and performing ion implantation.
【００３１】本実施例の製造法による平面型絶縁ゲート
型電界効果ＭＯＳトランジスタは、結晶性の良好な半導
体領域２１ａをトランジスタのアクティブな領域として
活用することができる。In the planar insulated gate field effect MOS transistor manufactured by the method of this embodiment, the semiconductor region 21a having good crystallinity can be used as an active region of the transistor.
【００３２】また、ゲート電極３１ａ（Ｇ１）、ゲート
電極３１ｂ（Ｇ２）を、ソース、ドレイン及びトランジ
スタのアクティブな部分と同一平面上に形成することが
できた。Further, the gate electrode 31a (G1) and the gate electrode 31b (G2) could be formed on the same plane as the source, the drain and the active portion of the transistor.
【００３３】上述のように、本実施例によれば、トラン
ジスタのアクティブな領域に結晶性の完全な半導体を使
えるため、良好なキャリア移動度をもった素子が得られ
る。As described above, according to the present embodiment, a semiconductor having perfect crystallinity can be used in the active region of the transistor, so that an element having good carrier mobility can be obtained.
【００３４】かつ、ゲート電極３１ａ（Ｇ１）、ゲート
電極３１ｂ（Ｇ２）が、自己整合的に同時に形成でき
る。Further, the gate electrode 31a (G1) and the gate electrode 31b (G2) can be simultaneously formed in a self-aligned manner.
【００３５】また、第１，第２のゲート電極３１ａ（Ｇ
１）、ゲート電極３１ｂ（Ｇ２）がソース、ドレインと
同一面上に作られるので、それらの２つのゲート、ソー
ス、ドレインの配線の自由度が増す。よって配線のひき
まわし等に有利である。The first and second gate electrodes 31a (G
1) Since the gate electrode 31b (G2) is formed on the same plane as the source and the drain, the degree of freedom of the wiring of the two gates, source and drain is increased. Therefore, it is advantageous for wiring and the like.
【００３６】更に、素子分離のためＳＯＩ部を形成する
にあたって、この部分は本実施例ではＬＯＣＯＳ分離に
よって基板から絶縁されるので、既存技術が使え、生産
性が高い。Further, in forming the SOI portion for element isolation, this portion is insulated from the substrate by LOCOS isolation in this embodiment, so that the existing technology can be used and the productivity is high.
【００３７】実施例２ この実施例は、半導体突部の形成後、図１の（２）の方
の工程を採って、第１，第２のゲート電極形成を行い、
その後突部の基部の絶縁化による分離を行う発明を具体
化したものである。図１２ないし図１４を参照する。Embodiment 2 In this embodiment, after the formation of the semiconductor protrusion, the first and second gate electrodes are formed by taking the step of (2) in FIG.
Thereafter, the invention in which the base of the protrusion is separated by insulation is embodied. Please refer to FIG. 12 to FIG.
【００３８】この実施例においては、半導体基板２６上
に突部２１を形成し、該突部２１の対向する面に第１及
び第２のゲート電極を形成し（図１２。ゲート材を符号
２３で示す）、該突部２１の基部を絶縁化して該突部２
１を分離した半導体領域２１ａとする（図１３，図１
４）工程を備えるものである。In this embodiment, the protrusion 21 is formed on the semiconductor substrate 26, and the first and second gate electrodes are formed on the surfaces of the protrusion 21 facing each other (FIG. 12; gate material 23). ), The base of the protrusion 21 is insulated and the protrusion 2
1 as an isolated semiconductor region 21a (FIGS. 13 and 1
4) A process is provided.
【００３９】更に詳しくは、実施例１と同様にして図３
の構造を形成した後、この図３の構造に先にゲート材と
してポリシリコン層２３をサイドウォール状に形成し
て、図１２の構造とする。サイドウォールポリシリコン
の形成は、通常のＣＶＤ及びエッチバック技術を用いる
ことができる。More specifically, as shown in FIG.
After the structure shown in FIG. 3 is formed, a polysilicon layer 23 is formed in the form of a sidewall as a gate material before the structure shown in FIG. 3 to obtain the structure shown in FIG. For the formation of the sidewall polysilicon, a normal CVD and etch-back technique can be used.
【００４０】次に、図１３のように、該サイドウォール
ポリシリコン層２３の側部に更に窒化膜２７′をサイド
ウォール状に形成する。これも同様に、ＣＶＤ及びエッ
チバック技術によることができる。Next, as shown in FIG. 13, a nitride film 27 'is further formed in a sidewall shape on the side portion of the sidewall polysilicon layer 23. Again, this can be by CVD and etchback techniques.
【００４１】この図１３の構造について、実施例１にお
けると同様にウェットエッチングを行い、図１４のよう
に、半導体突部２１の基部に相当するシリコン基板層２
６をエッチング除去する処理を行う。The structure of FIG. 13 is subjected to wet etching in the same manner as in the first embodiment, and the silicon substrate layer 2 corresponding to the base of the semiconductor protrusion 21 is formed as shown in FIG.
6 is removed by etching.
【００４２】この後は、実施例１と同様の工程を行っ
て、ＭＯＳトランジスタを得る。Thereafter, the same steps as in the first embodiment are performed to obtain a MOS transistor.
【００４３】本実施例も、実施例１と同様の効果を果た
すことができる。This embodiment can also achieve the same effects as the first embodiment.
【００４４】実施例３ 本実施例は、実施例１の変形例であり、実施例１ではＬ
ＯＣＯＳ法により半導体突部２１の分離を行ったのに対
し、本実施例ではイオン注入法を用いて、素子分離を行
うものである。Third Embodiment This embodiment is a modification of the first embodiment.
In contrast to the separation of the semiconductor projection 21 by the OCOS method, in the present embodiment, the element separation is performed by the ion implantation method.
【００４５】即ち本実施例では、図１５に示すように、
突部２１についてその基部のみに選択的にイオン注入Ｉ
を行って該基部の絶縁化を行うことにより突部２１の分
離を行って、半導体領域を得る構成としたものである。That is, in this embodiment, as shown in FIG.
Ion implantation I is selectively performed only on the base of the protrusion 21.
Then, the base 21 is insulated to separate the projections 21 to obtain a semiconductor region.
【００４６】より詳しくは、本実施例では、実施例１の
図５のように半導体突部２１の基部における半導体層２
６を除去した後、図６の如くＬＯＣＯＳ酸化を行うので
なく、図１５に示すように酸素のイオン注入を行って、
絶縁化を達成した。絶縁化された部分（酸化部）を符号
２５′で示す。More specifically, in this embodiment, the semiconductor layer 2 at the base of the semiconductor protrusion 21 as shown in FIG.
After removing 6, instead of performing LOCOS oxidation as shown in FIG. 6, ion implantation of oxygen is performed as shown in FIG.
Insulation was achieved. The insulated portion (oxidized portion) is indicated by reference numeral 25 '.
【００４７】特に本実施例では、斜めイオン注入Ｉを行
った。斜めイオン注入の角度や、注入する酸素の量は、
形成したい絶縁領域の形状や、性質によって最適に定め
る。In particular, in this embodiment, the oblique ion implantation I was performed. The angle of the oblique ion implantation and the amount of oxygen
It is optimally determined according to the shape and properties of the insulating region to be formed.
【００４８】本実施例によれば、斜めイオン注入という
既存の簡便な技術によって突部２１の絶縁化が図れるの
で、有利である。その他の点については、実施例１と同
様の効果を有する。According to this embodiment, the protrusion 21 can be insulated by the existing simple technique of oblique ion implantation, which is advantageous. In other respects, the third embodiment has the same effect as the first embodiment.
【００４９】なお、斜めイオン注入にあたって、図１５
のように、窒化膜にサイドウォール２７′の下辺をやや
斜めに形成しておいてもよい。In oblique ion implantation, FIG.
As described above, the lower side of the side wall 27 'may be formed in the nitride film slightly obliquely.
【００５０】実施例４ 本実施例は、実施例２の変形例であり、実施例２ではＬ
ＯＣＯＳ法により半導体突部２１の分離を行ったのに対
し、本実施例では図１６に示すように、イオン注入法を
用いて、素子分離を行うものである。Fourth Embodiment This embodiment is a modification of the second embodiment.
In contrast to the separation of the semiconductor protrusion 21 by the OCOS method, in the present embodiment, as shown in FIG. 16, the element separation is performed by the ion implantation method.
【００５１】具体的なイオン注入の技術は、実施例３と
同じく斜めイオン注入Ｉで行った。本例でも、斜めイオ
ン注入の角度や、注入する酸素の量は、形成したい絶縁
領域の形状や、性質によって最適に定める。The specific technique of the ion implantation was the oblique ion implantation I as in the third embodiment. Also in this example, the angle of the oblique ion implantation and the amount of oxygen to be implanted are optimally determined depending on the shape and properties of the insulating region to be formed.
【００５２】本実施例によれば、既存のイオン注入技術
を使用でき、また、実施例３と同様の効果が奏せられ
る。According to this embodiment, the existing ion implantation technique can be used, and the same effect as that of the third embodiment can be obtained.
【００５３】[0053]
【発明の効果】上記詳述したように、本発明によれば、
従来技術の問題点を解決して、良好なキャリア移動度を
もった素子が得られ、しかもこれを容易で実用的な工程
で実現できるＭＯＳトランジスタの製造方法を提供する
ことができた。As described in detail above, according to the present invention,
By solving the problems of the prior art, it was possible to obtain a device having good carrier mobility, and to provide a method of manufacturing a MOS transistor capable of realizing this in a simple and practical process.
【図１】発明の構成を示すフロー図である。FIG. 1 is a flowchart showing a configuration of the present invention.
【図２】実施例１の工程を示す断面図である（１）。FIG. 2 is a cross-sectional view showing a step of Example 1 (1).
【図３】実施例１の工程を示す断面図である（２）。FIG. 3 is a sectional view showing a step of the first embodiment (2).
【図４】実施例１の工程を示す断面図である（３）。FIG. 4 is a sectional view showing a step of the first embodiment (3).
【図５】実施例１の工程を示す断面図である（４）。FIG. 5 is a sectional view showing a step of the first embodiment (4).
【図６】実施例１の工程を示す断面図である（５）。FIG. 6 is a sectional view showing a step of the first embodiment (5).
【図７】実施例１の工程を示す断面図である（６）。FIG. 7 is a sectional view showing a step of the first embodiment (6).
【図８】実施例１の工程を示す断面図である（７）。FIG. 8 is a sectional view illustrating a step of the first embodiment (7).
【図９】実施例１の工程を平面図で示すものである。FIG. 9 is a plan view showing a step of the first embodiment.
【図１０】実施例１の工程を平面図で示すものである。FIG. 10 is a plan view showing a step of the first embodiment.
【図１１】実施例１の工程を断面図で示すものである。FIG. 11 is a sectional view showing a step of the first embodiment.
【図１２】実施例２の工程を示す断面図である（１）。FIG. 12 is a cross-sectional view showing a step of Example 2 (1).
【図１３】実施例２の工程を示す断面図である（２）。FIG. 13 is a sectional view showing a step of the second embodiment (2).
【図１４】実施例２の工程を示す断面図である（３）。FIG. 14 is a sectional view illustrating a step of the second embodiment (3).
【図１５】実施例３の工程を示す断面図である。FIG. 15 is a cross-sectional view showing a step of the third embodiment.
【図１６】実施例４の工程を示す断面図である。FIG. 16 is a cross-sectional view showing a step of the fourth embodiment.
【図１７】従来技術を示す図である。FIG. 17 is a diagram showing a conventional technique.
２１ 半導体突部 ２１ａ 半導体領域 ２２ 酸化膜（ゲート絶縁膜） ２３ａ，２３ｂ ゲート電極 ２５，２５′ 半導体突部の基部の絶縁部 Reference Signs List 21 semiconductor protrusion 21a semiconductor region 22 oxide film (gate insulating film) 23a, 23b gate electrode 25, 25 'insulating portion at base of semiconductor protrusion
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 29/78 H01L 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/786 H01L 29/78 H01L 21/336
Claims (4)
部を絶縁化して該突部を分離して半導体領域とし、該半
導体領域の側周全周をゲート電極形成用膜で囲んだ構造
とし、そのあと該半導体領域のソース／ドレイン領域を
形成すべき部分及び該部分の周りの前記ゲート電極形成
用膜部分を開口したレジストパターンを形成して、この
レジストパターンをマスクとしてのソース／ドレイン領
域の形成、及び該領域を形成すべき部分の周りの前記ゲ
ート電極形成用膜部分の除去を順不同に行い、これによ
り前記半導体基板上において前記半導体領域の対向する
各側面に第１及び第２のゲート電極を形成する工程を備
えることを特徴とするＭＯＳトランジスタの製造方法。1. A forming a protrusion on a semiconductor substrate, a semiconductor region to separate the projecting portion of the base portion of the projecting portion is insulated, semi
A structure in which the entire periphery of the conductor region is surrounded by a gate electrode formation film
And then the source / drain regions of the semiconductor region
The part to be formed and the formation of the gate electrode around the part
Forming a resist pattern with an opening in the
Source / drain area using resist pattern as mask
Formation of a region and said region around the portion where the region is to be formed.
The removal of the film portion for forming the gate electrode is performed in any order, thereby
Opposing the semiconductor region on the semiconductor substrate
A method for manufacturing a MOS transistor, comprising a step of forming first and second gate electrodes on each side surface.
向する各側面にサイドウォール状に第１及び第２のゲー
ト電極形成用膜を形成し、その後該突部の基部において
該ゲート電極形成用膜の下をエッチング除去し、その後
前記突部の基部を絶縁化して該突部を分離して半導体領
域とする工程を備え、これにより前記半導体基板上にお
いて前記半導体領域の対向する各側面に第１及び第２の
ゲート電極を形成することを特徴とするＭＯＳトランジ
スタの製造方法。2. A projecting portion is formed on a semiconductor substrate, and first and second gate electrode forming films are formed in a side wall shape on each side surface of the projecting portion , and thereafter, at a base of the projecting portion.
Etch and remove under the gate electrode forming film, and then
A step of insulating the base of the protrusion to separate the protrusion into a semiconductor region, thereby forming a semiconductor region on the semiconductor substrate.
And a first and a second
A method for manufacturing a MOS transistor, comprising forming a gate electrode .
クでおおい、少なくとも該基部の絶縁化を行うことによ
り突部の分離を行う構成としたことを特徴とする請求項
１または２に記載のＭＯＳトランジスタの製造方法。3. The projection according to claim 1, wherein only the base of the projection is exposed and covered with a mask, and the projection is separated by at least insulating the base. MOS transistor manufacturing method.
ン注入を行って該基部の絶縁化を行うことにより突部の
分離を行う構成としたことを特徴とする請求項１または
２に記載のＭＯＳトランジスタの製造方法。4. The projection according to claim 1, wherein the projection is selectively ion-implanted into only the base to insulate the base to thereby separate the projection. MOS transistor manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32586793A JP3270875B2 (en) | 1993-11-30 | 1993-11-30 | Method for manufacturing MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32586793A JP3270875B2 (en) | 1993-11-30 | 1993-11-30 | Method for manufacturing MOS transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153944A JPH07153944A (en) | 1995-06-16 |
| JP3270875B2 true JP3270875B2 (en) | 2002-04-02 |
Family
ID=18181507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32586793A Expired - Fee Related JP3270875B2 (en) | 1993-11-30 | 1993-11-30 | Method for manufacturing MOS transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270875B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100458288B1 (en) * | 2002-01-30 | 2004-11-26 | 한국과학기술원 | Double-Gate FinFET |
| US7192876B2 (en) * | 2003-05-22 | 2007-03-20 | Freescale Semiconductor, Inc. | Transistor with independent gate structures |
| KR100652419B1 (en) | 2005-07-28 | 2006-12-01 | 삼성전자주식회사 | Method for manufacturing gate of fin type transistor |
-
1993
- 1993-11-30 JP JP32586793A patent/JP3270875B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153944A (en) | 1995-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5804848A (en) | Field effect transistor having multiple gate electrodes surrounding the channel region | |
| KR960002088B1 (en) | Making method of semiconductor device with soi structure | |
| JPH06350090A (en) | Manufacture of semiconductor device | |
| JPH06252359A (en) | Manufacture of semiconductor device | |
| JPH06334030A (en) | Semiconductor device and its manufacture | |
| JP2003168802A (en) | Semiconductor device and manufacturing method therefor | |
| US6271064B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP3529220B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3270875B2 (en) | Method for manufacturing MOS transistor | |
| JPH06101518B2 (en) | Method of manufacturing integrated circuit | |
| JPH0945904A (en) | Semiconductor device and its manufacture | |
| JPH0974189A (en) | Manufacture of semiconductor device | |
| JP3344047B2 (en) | Method for manufacturing semiconductor device | |
| KR100263475B1 (en) | Semiconductor device and method for fabricating the same | |
| JPH0298939A (en) | Manufacture of semiconductor device | |
| JPS6346760A (en) | Manufacture of semiconductor memory | |
| JP3204872B2 (en) | MOSFET and manufacturing method thereof | |
| JPH04107832A (en) | Manufacture of semiconductor device | |
| JP2531688B2 (en) | Method for manufacturing semiconductor device | |
| JP2690740B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPH0567634A (en) | Manufacture of mis type semiconductor device | |
| JPH09266204A (en) | Manufacture of semiconductor device | |
| JPH03155166A (en) | Thin film semiconductor element | |
| JPH01214064A (en) | Insulated gate field effect transistor and its manufacture | |
| JPH0722625A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080125 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |