JP3269082B2 - Liquid crystal drive - Google Patents

Liquid crystal drive

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JP3269082B2
JP3269082B2 JP13391290A JP13391290A JP3269082B2 JP 3269082 B2 JP3269082 B2 JP 3269082B2 JP 13391290 A JP13391290 A JP 13391290A JP 13391290 A JP13391290 A JP 13391290A JP 3269082 B2 JP3269082 B2 JP 3269082B2
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liquid crystal
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horizontal scanning
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Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、たとえば液晶テレビジョン受像機等に用い
られる液晶を駆動する液晶駆動装置に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal driving device for driving a liquid crystal used in, for example, a liquid crystal television receiver.

[従来の技術] 液晶を駆動する際、駆動のフレーム周波数を上げると
コントラストが向上することが知られている。
[Prior Art] It is known that, when driving a liquid crystal, increasing the frame frequency of driving improves the contrast.

第4図は、従来の液晶駆動において、表示のコントラ
ストを良好にするために駆動のフレーム周波数を高めた
液晶駆動装置を示し、第5図は第4図の液晶駆動装置の
動作状態を示すタイミングチャートである。
FIG. 4 shows a liquid crystal driving device in which the driving frame frequency is increased in order to improve the display contrast in the conventional liquid crystal driving, and FIG. 5 is a timing chart showing the operation state of the liquid crystal driving device in FIG. It is a chart.

まず、受信回路1では受信されたテレビ信号から映像
信号Sv、水平同期信号φH、垂直同期信号φVが取り出
され、映像信号SvはA/D変換器3へ、水平同期信号φH
と垂直同期信号φVは制御回路2へそれぞれ送られる。
制御回路2は入力された水平同期信号φHと垂直同期信
号φVからスタート信号ST、クロック信号φs、ラッチ
信号φn、反転信号φF、切換え信号SEL、アドレス指
定信号AD1,AD2、読み出し書き込み信号R/Wなど各種タイ
ミング信号を発生し、シフトレジスタ5,8,9、駆動回路
6,10,11、切換え回路4、メモリA,B等に出力する他、複
数の種類の液相駆動電圧VLCを発生し駆動回路6,10,11
に出力する。
First, the receiving circuit 1 extracts a video signal Sv, a horizontal synchronizing signal φH, and a vertical synchronizing signal φV from the received television signal. The video signal Sv is supplied to the A / D converter 3 by the horizontal synchronizing signal φH.
And the vertical synchronizing signal φV are sent to the control circuit 2.
The control circuit 2 receives a start signal ST, a clock signal φs, a latch signal φn, an inversion signal φF, a switching signal SEL, address designation signals AD1, AD2, a read / write signal R / W from the input horizontal synchronization signal φH and vertical synchronization signal φV. Generate various timing signals such as shift registers 5, 8, 9 and drive circuit
6, 10 and 11, a switching circuit 4, outputs to the memories A and B, etc., and generates a plurality of types of liquid phase driving voltages VLC to generate driving circuits 6, 10, and 11.
Output to

一方、A/D変換器3は入力された映像信号Svをkビッ
トのディジタル映像データEに変換するとともに、メモ
リA,Bに出力し、メモリA,Bは、前記制御回路2からのア
ドレス指定信号AD1,AD2および読み出し書き込み信号R/W
により映像データEの偶数フィールド(n,n+2,n+4,…
…)をメモリAが、奇数フィールド(n+1,n+3,…
…)をメモリBが読み込む。
On the other hand, the A / D converter 3 converts the input video signal Sv into k-bit digital video data E and outputs the k-bit digital video data to the memories A and B. Signal AD1, AD2 and read / write signal R / W
, The even fields (n, n + 2, n + 4,...) Of the video data E
..) Are stored in the odd field (n + 1, n + 3,...).
..) Is read by the memory B.

つぎに、メモリAに読み込まれたnフィールドの映像
データはn+1フィールドで、書き込み時の速度の2
倍、すなわち通常の映像データの2倍の速さで2度にわ
たって読み出されて、出力信号EAとして切換え回路4
に出力され、同様に、メモリBに読み込まれたn+1フ
ィールドの映像データはn+2フィールドで、書き込み
時の速度の2倍、すなわち通常の映像データの2倍の速
さで2度にわたって読み出されて、出力信号EBとして
切換え回路4に出力される。切換え回路4に入力された
出力信号EA,EBは、制御回路2からの切換え信号SELで
1フィールド時間毎に切換えられ、データDABとなりシ
フトレジスタ5に出力されて制御回路2のクロック信号
φsに同期してシフトレジスタ5に蓄えられる。このシ
フトレジスタ5に蓄えられたデータDABは、セグメント
駆動回路6において制御回路2からのラッチ信号φnに
よって1/2H(水平走査期間)毎にラッチされるととも
に、反転信号φFによって交流駆動を行なうように極性
反転する液晶駆動電圧VLCにレベルシフトされ液晶表示
パネル7のセグメント電極を駆動する。
Next, the video data of n fields read into the memory A is n + 1 fields, and the speed at the time of writing is 2
Twice, that is, twice as fast as normal video data, and is read out twice as an output signal EA.
Similarly, the video data of the (n + 1) th field read into the memory B is the (n + 2) fields, and is read twice at twice the writing speed, that is, twice as fast as the normal video data. , As an output signal EB to the switching circuit 4. The output signals EA and EB input to the switching circuit 4 are switched every field time by a switching signal SEL from the control circuit 2, become data DAB, output to the shift register 5, and synchronized with the clock signal φs of the control circuit 2. And stored in the shift register 5. The data DAB stored in the shift register 5 is latched every 1 / 2H (horizontal scanning period) by the latch signal φn from the control circuit 2 in the segment drive circuit 6, and is driven by the inversion signal φF to perform AC driving. The level is shifted to the liquid crystal drive voltage VLC whose polarity is inverted, and the segment electrodes of the liquid crystal display panel 7 are driven.

さらに、液晶表示パネル7のコモン側は、制御回路2
からの1H(水平走査期間)のスタート信号STがシフトレ
ジスタ8,9に入力されクロック信号φnによって1/2H
(水平走査期間)毎に順次シフトレジスタ内をシフトさ
れるので、シフトレジスタ8,9からの各出力信号X'1〜X'
120,X'121〜X'240はそれぞれ2本ずつコモン電極を駆動
するように対応したコモン電極駆動回路10,11に加えら
れる。このコモン電極駆動回路10,11は各出力信号X'1〜
X'120,X'121〜X'240に対応して、反転信号φFによって
交流駆動を行なうように極性反転する液晶駆動電圧VLC
にレベルシフトされ液晶表示パネル7のコモン電極に印
加されコモン電極は2本ずつ駆動される。
Further, the common side of the liquid crystal display panel 7 is
1H (horizontal scanning period) from the start signal ST is input to the shift registers 8 and 9 and the clock signal φn outputs 1 / 2H
Since the shift register is sequentially shifted every (horizontal scanning period), the output signals X'1 to X 'from the shift registers 8 and 9 are shifted.
120 and X'121 to X'240 are added to the corresponding common electrode drive circuits 10 and 11 to drive two common electrodes respectively. The common electrode driving circuits 10 and 11 are connected to each of the output signals X'1 to
A liquid crystal driving voltage VLC that inverts the polarity so that AC driving is performed by an inversion signal φF corresponding to X'120, X'121 to X'240.
Is applied to the common electrode of the liquid crystal display panel 7, and the common electrodes are driven two by two.

[発明が解決しようとする課題] 以上によって、液晶表示パネルのコモン電極の1回の
選択時間は1/2、選択周波数は2倍となりコントラスト
は向上する。しかしながら、この従来の液晶駆動装置で
は、シフトレジスタの転送速度を2倍にしなければなら
ない上、メモリ容量は2フィールド分が必要となり、い
ずれもコストの上昇を招く要因となっていた。
[Problems to be Solved by the Invention] As described above, the selection time of the common electrode of the liquid crystal display panel at one time is 1/2 and the selection frequency is doubled, so that the contrast is improved. However, in this conventional liquid crystal driving device, the transfer speed of the shift register must be doubled, and the memory capacity needs to be two fields, which causes a rise in cost.

そこで、本発明は、上記の事情に鑑みてなされたもの
で、使用するメモリをできるだけ少なくし得、且つセグ
メント電極駆動回路へのデータ転送速度を速くすること
なく液晶駆動のフレーム周波数を高くし得る液晶駆動装
置を提供することを目的とする。
Therefore, the present invention has been made in view of the above circumstances, and it is possible to use as little memory as possible and to increase the frame frequency of liquid crystal driving without increasing the data transfer speed to the segment electrode driving circuit. It is an object to provide a liquid crystal driving device.

[課題を解決するための手段および作用] 一連の映像データの最上位ビットの映像データが記憶
される1/2フィールド×1ビットの容量の記憶手段と、
前記記憶手段に記憶された1/2フィールド分の最上位ビ
ットの映像データを1/2フィールド後に読み出した映像
データと、前記記憶手段を介さない最上位ビットを除く
映像データとを1/2水平走査期間毎に交互に出力する切
換え手段と、1水平走査期間の前半1/2水平走査期間
で、前記記憶手段を介さない最上位ビットを除く映像デ
ータによる液晶駆動電圧を出力し、後半の1/2水平走査
期間で前記記憶手段の少なくとも最上位ビットのデータ
による液晶駆動電圧を出力するセグメント電極駆動手段
と、前記前半の1/2水平走査期間で、前記記憶手段を介
さない映像データに対応した走査電極を駆動し、後半の
1/2水平走査期間では、前記記憶手段からの映像データ
に対応した別の走査電極を走査駆動するコモン電極駆動
手段とを具備することを特徴とするもので、1/2フィー
ルド×1ビット数の容量のメモリに記憶された映像デー
タの最上位ビットのデータと、メモリを介さない生の映
像データを1/2水平走査期間毎に交互に出力するように
して、セグメント電極を駆動するとともに、その映像デ
ータに対応したコモン電極を駆動するものである。
[Means and Actions for Solving the Problems] A storage unit having a capacity of 1/2 field × 1 bit in which video data of the most significant bit of a series of video data is stored;
The video data read from the most significant bit for the 1/2 field stored in the storage means after 1/2 field and the video data excluding the most significant bit which is not passed through the storage means are halved. Switching means for alternately outputting every scanning period, and a liquid crystal driving voltage based on video data excluding the most significant bit which does not pass through the storage means during the first half horizontal scanning period of one horizontal scanning period. A segment electrode driving unit that outputs a liquid crystal driving voltage based on at least the most significant bit data of the storage unit in a / 2 horizontal scanning period, and corresponds to video data that does not pass through the storage unit in the first half horizontal scanning period. Drive the scanning electrode
In the 1/2 horizontal scanning period, the common scanning device further comprises common electrode driving means for scanning and driving another scanning electrode corresponding to the video data from the storage means. In order to alternately output the most significant bit data of the video data stored in the memory of the capacity and the raw video data not passing through the memory every 1/2 horizontal scanning period, and drive the segment electrodes, The common electrode corresponding to the video data is driven.

[実施例] 以下図面を参照して本発明の実施例を詳細に説明す
る。
Embodiment An embodiment of the present invention will be described below in detail with reference to the drawings.

第1図は、本発明の実施例の液晶駆動装置を示し、第
2図は第1図の液晶駆動装置の動作状態とデータ内容を
示すタイミングチャートである。
FIG. 1 shows a liquid crystal driving device according to an embodiment of the present invention, and FIG. 2 is a timing chart showing an operation state and data contents of the liquid crystal driving device of FIG.

まず、受信回路1では受信されたテレビ信号から映像
信号Sv、水平同期信号φH、垂直同期信号φVが取り出
され、映像信号SvはA/D変換器3へ、水平同期信号φH
と垂直同期信号φVは制御回路2へそれぞれ送られる。
制御回路2は入力された水平同期信号φHと垂直同期信
号φVからスタート信号ST0、クロック信号φs、ラッ
チ信号φn、反転信号φF、出力禁止信号INH1,2、切換
え信号SEL0、アドレス指定信号AD、読み出し書き込み信
号R/Wなど各種タイミング信号を発生し、シフトレジス
タ15,18,19、駆動回路16,20,21、切換え回路14、メモリ
M、出力制御回路22,23等に出力する他、複数の種類の
液晶駆動電圧VLCを発生し駆動回路16,20,21に出力す
る。
First, the receiving circuit 1 extracts a video signal Sv, a horizontal synchronizing signal φH, and a vertical synchronizing signal φV from the received television signal. The video signal Sv is supplied to the A / D converter 3 by the horizontal synchronizing signal φH.
And the vertical synchronizing signal φV are sent to the control circuit 2.
The control circuit 2 receives a start signal ST 0 , a clock signal φs, a latch signal φn, an inversion signal φF, an output inhibition signal INH1,2, a switching signal SEL 0 , an address designation signal AD from the input horizontal synchronization signal φH and vertical synchronization signal φV. In addition to generating various timing signals such as read / write signal R / W, and outputting the signals to shift registers 15, 18, 19, drive circuits 16, 20, 21, switching circuit 14, memory M, output control circuits 22, 23, etc. A plurality of types of liquid crystal drive voltages VLC are generated and output to drive circuits 16, 20, and 21.

一方、A/D変換器3は入力された映像信号Svをkビッ
ト例えば3ビット(D1〜D3)の映像データEに変換する
とともに、メモリMに出力し、メモリMは、制御回路12
からのアドレス指定信号ADおよび読み出し書き込み信号
R/Wに従って映像データEの最上位ビット(E・MSB)の
データを読み込む。
On the other hand, the A / D converter 3 converts the video signal Sv input to the image data E of k bits, for example 3 bits (D 1 to D 3), and outputs to the memory M, the memory M, the control circuit 12
Addressing signal AD and read / write signal from
The data of the most significant bit (E.MSB) of the video data E is read according to R / W.

つぎに、メモリMに読み込まれた1/2フィールド分の
データは1/2フィールド後に、制御回路12からのアドレ
ス指定信号ADおよび読み出し書き込み信号R/Wに従っ
て、読み出されて、1ビット(D4)のデータEcとしてシ
フトレジスタ15に出力される。シフトレジスタ15に入力
されたA/D変換器3からの3ビット(D1〜D3)の映像デ
ータEとメモリMからの1ビット(D4)のデータEcは、
制御回路12のクロック信号φsに同期して4ビットのシ
フトレジスタ15に蓄えられる。このシフトレジスタ15に
蓄えられたデータEとECは、次の水平走査期間Hで切換
え回路14に出力され、この切換え回路14に入力されたデ
ータEとECは、この切換え回路14で制御回路12からの切
換え信号SEL0に従って、前半はデータE、後半はデータ
ECが1/2H(水平走査期間)毎に交互に出力され、セグメ
ント駆動回路16に入力される。そしてこのデータEとEC
は、セグメント駆動回路16において制御回路12からのラ
ッチ信号φnによって1/2H(水平走査期間)毎にラッチ
されるとともに、反転信号φFによって交流駆動を行な
うように極性反転する液晶駆動電圧VLCにレベルシフト
され液晶表示パネル7のセグメント電極が駆動される。
Next, the data of 1/2 field read into the memory M is read after 1/2 field according to the address designation signal AD and the read / write signal R / W from the control circuit 12, and is read by one bit (D 4 ) The data is output to the shift register 15 as the data Ec. The 3-bit (D 1 to D 3 ) video data E from the A / D converter 3 and the 1-bit (D 4 ) data Ec from the memory M input to the shift register 15 are as follows:
The data is stored in a 4-bit shift register 15 in synchronization with the clock signal φs of the control circuit 12. The data E and E C stored in the shift register 15 are output to the switching circuit 14 in the next horizontal scanning period H, and the data E and E C input to the switching circuit 14 are controlled by the switching circuit 14. According to the switching signal SEL 0 from the circuit 12, the first half is data E and the second half is data
E C is output alternately every 1/2 H (horizontal scanning period) and input to the segment drive circuit 16. And this data E and E C
Is driven by the latch signal φn from the control circuit 12 in the segment drive circuit 16 every 1/2 H (horizontal scanning period), and the level of the liquid crystal drive voltage VLC is inverted by the inversion signal φF so that the polarity is inverted. The shift is performed, and the segment electrodes of the liquid crystal display panel 7 are driven.

さらに、液晶表示パネル7のコモン側は、制御回路12
からの1H(水平走査期間)のスタート信号ST0がシフト
レジスタ18,19に入力されクロック信号φnによって1H
(水平走査期間)毎に順次シフトレジスタ内をシフトさ
れる。そのためシフトレジスタ18,19からの各出力信号
は、コモン電極駆動回路20,21がコモン電極をそれぞれ
交互に駆動するように、常時、出力制御回路22,23に出
力されるが出力制御回路22,23は、水平同期信号φHに
同期して1H(水平走査期間)毎に反転する出力禁止信号
INH1,2に従って1H(水平走査期間)毎に互に交互に、シ
フトレジスタ18,19からの出力信号X'1〜X'120,X'121〜
X'240をそれぞれ対応したコモン電極駆動回路20,21に加
える。このコモン電極駆動回路20,21は各出力信号X'1〜
X'120,X'121〜X'240に対応して、反転信号φFによって
交流駆動を行なうように極性反転する液晶駆動電圧VLC
にレベルシフトされ液晶表示パネル7のコモン電極に印
加され、コモン電極を駆動する。
Further, the common side of the liquid crystal display panel 7 is
The start signal ST 0 of 1H (horizontal scanning period) from the input to the shift register 18, 19 IH by a clock signal φn
The data is sequentially shifted in the shift register every (horizontal scanning period). Therefore, the output signals from the shift registers 18 and 19 are always output to the output control circuits 22 and 23 so that the common electrode drive circuits 20 and 21 alternately drive the common electrodes, respectively. 23 is an output inhibit signal that is inverted every 1H (horizontal scanning period) in synchronization with the horizontal synchronizing signal φH
The output signals X'1 to X'120, X'121 to X'120 from the shift registers 18 and 19 are alternately changed every 1H (horizontal scanning period) according to INH1 and INH2.
X'240 is added to the corresponding common electrode drive circuits 20 and 21, respectively. The common electrode drive circuits 20, 21 are connected to the output signals X'1 to
A liquid crystal driving voltage VLC that inverts the polarity so that AC driving is performed by an inversion signal φF corresponding to X'120, X'121 to X'240.
Is applied to the common electrode of the liquid crystal display panel 7 to drive the common electrode.

以上のように、フィールド前半では液晶表示パネル7
のセグメント電極で、1H,121H(MSB),2H,122H(MSB)
………のデータが入るとき、コモン電極ではX1,X121,
X2,X122………と選択され、フィールド後半では、セグ
メント電極で、121H,1H(MSB),122H,2H(MSB),……
…のデータが入るとき、コモン電極ではX121,X1,X122,X
2,………と選択され、正しい駆動が行われる。
As described above, in the first half of the field, the liquid crystal display panel 7
1H, 121H (MSB), 2H, 122H (MSB)
When the data of ……… is input, X 1 , X 121 ,
X 2 , X 122 ... Are selected, and in the latter half of the field, 121H, 1H (MSB), 122H, 2H (MSB),.
When the data of… is entered, X 121 , X 1 , X 122 , X
2 , ……… is selected and correct driving is performed.

第3図は前記切換回路14の一例を示し、アンド回路31
〜36,オア回路37〜39,及びインバータ40より構成され
る。即ち、4ビットD1〜D4のシフトレジスタ15に格納さ
れた映像データE及びメモリデータECのうちD1〜D3はア
ンド回路31〜33の一方の入力端にそれぞれ対応して加え
られ、D4はアンド回路34〜36の入力端に加えられる。こ
のアンド回路34〜36の他方の一方の入力端には切換信号
SEL0が加えられ、前記アンド回路31〜33の他方の入力端
には切換信号SEL0がインバータ40を介して加えられる。
前記アンド回路31,34の出力はオア回路37の入力端に、
前記アンド回路32,35の出力はオア回路38の入力端に、
前記アンド回路33,36の出力はオア回路39の入力端にそ
れぞれ加えられる。この結果、オア回路37〜39の出力端
にはD1〜D3が出力されセグメント駆動回路16に加えられ
る。
FIG. 3 shows an example of the switching circuit 14, and an AND circuit 31.
36, an OR circuit 37 to 39, and an inverter 40. That is, among the video data E and the memory data E C stored in the 4-bit shift register 15 of D 1 to D 4 , D 1 to D 3 are respectively added to one input terminals of the AND circuits 31 to 33. , D 4 is applied to the input terminal of the aND circuit 34 to 36. A switching signal is applied to the other one input terminal of the AND circuits 34 to 36.
SEL 0 is added, the AND circuit other in the input switching signal SEL 0 of 31 to 33 is applied through an inverter 40.
The outputs of the AND circuits 31, 34 are connected to the input terminal of an OR circuit 37,
The outputs of the AND circuits 32 and 35 are connected to the input terminal of an OR circuit 38,
Outputs of the AND circuits 33 and 36 are applied to input terminals of an OR circuit 39, respectively. As a result, D 1 to D 3 are output to the output terminals of the OR circuits 37 to 39 and are applied to the segment drive circuit 16.

以上のように、一連の映像データの最上位ビットの映
像データが記憶される1/2フィールド×1ビットの容量
のメモリから1/2フィールド後に読み出された最上位ビ
ットの映像データと、メモリを介さない映像データとを
1/2水平走査期間毎に交互に出力して液晶表示パネルを
駆動することにより、メモリの容量は1/2フィールド×
1ビットでよく、従来のメモリ容量である2フィールド
×データビット数に比べてメモリ容量を少なくすること
ができると共に、セグメント電極駆動回路のデータ転送
速度を速くせずに駆動周波数を2倍にすることができ
る。
As described above, the video data of the most significant bit read from the memory having a capacity of 1/2 field × 1 bit and 1/2 field after the video data of the most significant bit of the series of video data, Video data that does not pass through
By driving the liquid crystal display panel by alternately outputting every 1/2 horizontal scanning period, the memory capacity can be reduced to 1/2 field ×
One bit is sufficient, the memory capacity can be reduced as compared with the conventional memory capacity of 2 fields × the number of data bits, and the driving frequency is doubled without increasing the data transfer speed of the segment electrode driving circuit. be able to.

[発明の効果] 以上述べたように、本発明によれば、1/2フィールド
×1ビット数の容量のメモリに記憶された映像データ
と、メモリを介さない生の映像データを1/2水平走査期
間毎に交互に出力するようにして、セグメント電極を駆
動するとともに、その映像データに対応したコモン電極
を駆動するものであるので、従来に比べて少ない容量の
メモリを用いて、且つ、セグメント電極駆動回路のデー
タ転送速度を速くせずに駆動周波数を2倍にした液晶駆
動装置を提供できる。
[Effects of the Invention] As described above, according to the present invention, video data stored in a memory having a capacity of 1/2 field × 1 bit and raw video data not passing through the memory are 1/2 horizontal The segment electrodes are driven alternately every scanning period to drive the segment electrodes and the common electrodes corresponding to the video data. It is possible to provide a liquid crystal driving device in which the driving frequency is doubled without increasing the data transfer speed of the electrode driving circuit.

【図面の簡単な説明】[Brief description of the drawings]

第1図〜第3図は本発明の一実施例を示すもので、第1
図は液晶駆動装置の回路構成を示すブロック図、第2図
は第1図の各部の波形及びデータの内容を示す説明図、
第3図は第1図の切換え回路の一例を示す説明図、第4
図は従来の液晶駆動装置の一例を示す構成説明図、第5
図は第4図の各部の波形及びデータの内容を示す説明図
である。 M……メモリ、1……受信回路、3……A/D変換器、7
……液晶表示パネル、12……制御回路、14……切換え回
路、15,18,19……シフトレジスタ、16……セグメント駆
動回路、20,21……コモン電極駆動回路、22,23……出力
制御回路。
1 to 3 show one embodiment of the present invention.
FIG. 2 is a block diagram showing a circuit configuration of the liquid crystal driving device. FIG. 2 is an explanatory diagram showing waveforms and data contents of respective parts in FIG.
FIG. 3 is an explanatory diagram showing an example of the switching circuit of FIG. 1, and FIG.
FIG. 1 is a configuration explanatory view showing an example of a conventional liquid crystal driving device, and FIG.
FIG. 4 is an explanatory diagram showing waveforms and data contents of respective parts in FIG. M: memory, 1: receiving circuit, 3: A / D converter, 7
… Liquid crystal display panel, 12… Control circuit, 14… Switching circuit, 15, 18, 19… Shift register, 16… Segment drive circuit, 20, 21… Common electrode drive circuit, 22, 23… Output control circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】一連の映像データの最上位ビットの映像デ
ータが記憶される1/2フィールド×1ビットの容量の記
憶手段と、 前記記憶手段に記憶された1/2フィールド分の最上位ビ
ットの映像データを1/2フィールド後に読み出した映像
データと、前記記憶手段を介さない最上位ビットを除く
映像データとを1/2水平走査期間毎に交互に出力する切
換え手段と、 1水平走査期間の前半1/2水平走査期間で、前記記憶手
段を介さない最上位ビットを除く映像データによる液晶
駆動電圧を出力し、後半の1/2水平走査期間で前記記憶
手段の少なくとも最上位ビットのデータによる液晶駆動
電圧を出力するセグメント電極駆動手段と、 前記前半の1/2水平走査期間で、前記記憶手段を介さな
い映像データに対応した走査電極を駆動し、後半の1/2
水平走査期間では、前記記憶手段からの映像データに対
応した別の走査電極を走査駆動するコモン電極駆動手段
と を具備することを特徴とする液晶駆動装置。
1. A storage means having a capacity of 1/2 field.times.1 bit for storing video data of the most significant bit of a series of video data, and a most significant bit of 1/2 field stored in said storage means. Switching means for alternately outputting the video data read out after 1/2 field after the video data and the video data excluding the most significant bit without passing through the storage means every 1/2 horizontal scanning period; In the first half horizontal scanning period, a liquid crystal drive voltage based on video data excluding the most significant bit not passing through the storage means is output, and in the latter half horizontal scanning period, at least the most significant bit data of the storage means is output. A segment electrode driving unit that outputs a liquid crystal driving voltage according to the first half of the horizontal scanning period, and drives a scanning electrode corresponding to video data that does not pass through the storage unit during the first half of the horizontal scanning period.
A liquid crystal driving device comprising: a common electrode driving unit that scans and drives another scanning electrode corresponding to video data from the storage unit during a horizontal scanning period.
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