JP3267654B2 - データ転送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ送信装置及びデ
ータ受信装置、並びに両者を組み合わせてなるデータ転
送装置に関するものである。

【０００２】

【従来の技術】近年、シングルプロセッサ構成の計算機
の高速化の限界に伴い、マルチプロセッサ構成の計算機
システムが多く提案されている。マルチプロセッサシス
テムでは、プロセッサ間のデータ通信が実行される。

【０００３】図１４は、従来のマルチプロセッサシステ
ムの構成を示すブロック図である。同図のマルチプロセ
ッサシステムは、Ｎ個のプロセッサエレメント６００
(1) 〜(N) が相互結合網７００を介して互いにリンクさ
れるものである。各プロセッサエレメント６００におい
て、６０２は命令を実行するためのプロセッサ、６０４
は命令やデータの格納のためのメモリ、６０６は内部バ
ス、６０８は他のプロセッサエレメントとの間のデータ
通信のためのデータ転送装置である。データ転送装置６
０８は、アドレス生成回路６１０、ＥＣＣ回路６１２、
データラッチ６１４及び同期処理回路６１６を備えたも
のである。アドレス生成回路６１０は、送信すべきデー
タをメモリ６０４から順次取り出したり、受信したデー
タをメモリ６０４に順次格納したりするためのアドレス
を、内部バス６０６へ送出する機能を有する回路であ
る。ＥＣＣ回路６１２は、図１５に内部構成を示すよう
に、誤り訂正符号付加回路６５０、誤り検査・訂正回路
６５２及び誤り検出信号出力回路６５４を備えた回路で
あって、送信データに誤り訂正符号を付加する機能と受
信データの誤り検査・訂正の機能とを兼ね備えたもので
ある。データラッチ６１４は、送信データ及び受信デー
タを一時保持するための回路である。また、同期処理回
路６１６は、データ通信の同期をとるための回路であ
る。各プロセッサエレメント６００(1) 〜(N) のデータ
ラッチ６１４と相互結合網７００との間には、それぞれ
外部バス６１８(1) 〜(N) が設けられている。相互結合
網７００は、富田真治：並列計算機構成論，昭晃堂，昭
和６１年，ｐｐ６９−９９に例示されているように、例
えばクロスバー網の構成を有するものである。

【０００４】図１６は、上記データ転送装置６０８の動
作を示すタイムチャート図である。以下、第１のプロセ
ッサエレメント６００(1) と第Ｎのプロセッサエレメン
ト６００(N) とが相互結合網７００を介してリンクさ
れ、前者から後者へ向けてデータが転送される場合につ
いて説明する。

【０００５】送信側のプロセッサユニット６００(1) で
は、まず同期処理回路６１６の制御下で、送信すべきデ
ータのアドレス（例えばＡＤＤＲＥＳＳｎ）がアドレス
生成回路６１０からメモリ６０４に与えられる。該アド
レスに基づいてメモリ６０４から取り出されたデータ
（ＤＡＴＡ ｎ）は、第１の双方向バス２０を通してＥ
ＣＣ回路６１２に与えられ、該ＥＣＣ回路内で誤り訂正
符号が付加されたうえ、第２の双方向バス２２、データ
ラッチ６１４及び外部バス６１８(1) を通して送信され
る。

【０００６】受信側のプロセッサエレメント６００(N)
では、外部バス６１８(N) を通して受け取ったデータ
を、まずデータラッチ６１４に受信データとしてラッチ
する。データラッチ６１４にラッチされた誤り訂正符号
付きの受信データは、第２の双方向バス２２を通してＥ
ＣＣ回路６１２の誤り検査・訂正回路６５２に与えら
れ、検査を受ける。誤り検査・訂正回路６５２は、受信
データに誤りがない場合には該受信データをそのまま、
受信データ中の誤りが訂正可能である場合には該受信デ
ータに訂正を施して得たデータを、第１の双方向バス２
０へ出力する。この受信データは、内部バス６０６を通
してメモリ６０４に格納される。ただし、メモリ６０４
の格納アドレスは、アドレス生成回路６１０により指定
される。また、誤り検査・訂正回路６５２は、受信デー
タ中に訂正不可能な誤りがあることを検出した場合に
は、出力回路６５４を通して誤り検出信号２４を生成す
る。同期処理回路６１６は、該誤り検出信号２４の生成
の有無に応じたレスポンスを外部バス６１８(N) へ送出
する。

【０００７】送信側のプロセッサユニット６００(1) で
は、外部バス６１８(1) を通してデータラッチ６１４が
受信した第Ｎのプロセッサエレメント６００(N) からの
レスポンスを同期処理回路６１６が受け取る。このレス
ポンスを判定した結果先に送信したデータ（例えばＤＡ
ＴＡ ｎ）が相手方に正しく受信されたことが判明した
場合には、同期処理回路６１６は、アドレス生成回路６
１０に次期アドレス（ＡＤＤＲＥＳＳ ｎ＋１）を生成
させ、次期データ（ＤＡＴＡ ｎ＋１）を送信させる。
一方、送信したデータ（例えばＤＡＴＡ ｎ＋１）が相
手方に正しく受信されていないことを示すレスポンス
（再送要求）を受け取った場合には、同期処理回路６１
６は、アドレス生成回路６１０による次期アドレス（Ａ
ＤＤＲＥＳＳ ｎ＋２）の生成を停止させ、同じデータ
を再送データ（ＲＤＡＴＡ ｎ＋１）として送信させ
る。

【０００８】

【発明が解決しようとする課題】上記従来のデータ転送
装置６０８は、転送データが相手方に正しく受信された
ことを確認したうえで次のデータ送信を実行する構成で
あったので、データ転送速度が遅い問題があった。この
ため、マルチプロセッサシステム全体の処理効率が著し
く低下するという問題点を有していた。

【０００９】本発明の目的は、高速データ転送と円滑な
データ再送とを同時に実現することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明では、データ転送にパイプライン処理を導入
するとともに、送信済みのデータを再送のために一時保
持しておく構成を採用することとした。

【００１１】具体的に説明すると、請求項１の発明は、
データを順次送信し、かつ該送信したデータ中の誤りが
検出された際に返送されてくる再送要求信号を受信する
機能を有するデータ送信装置において、次のような送信
データ記憶手段、データ取り出し制御手段、データ保持
手段、データ送信手段及びデータ送信制御手段を備えた
構成を採用したものである。すなわち、送信データ記憶
手段は、送信すべき複数のデータを蓄えておくためのも
のであり、データ取り出し制御手段は、該送信データ記
憶手段からデータを順次取り出す機能を有するものであ
る。データ保持手段は、送信データ記憶手段から取り出
されたデータを順次保持するためのものである。また、
データ送信手段は、送信データ記憶手段からのデータと
データ保持手段が保持しているデータとのうちのいずれ
か一方のデータを送信する機能を有するものである。ま
た、データ送信制御手段は、前記再送要求信号を受信
し、かつ該再送要求信号の受信の有無に応じてデータ取
り出し制御手段、データ保持手段及びデータ送信手段の
各々の動作を制御するものである。

【００１２】しかも、データ送信制御手段は、データ取
り出し制御手段に送信データ記憶手段から現データを取
り出させ、該送信データ記憶手段からの現データをデー
タ送信手段に送信させ、かつ該送信データ記憶手段から
の現データをデータ保持手段に保持させたうえ、データ
取り出し制御手段に送信データ記憶手段から次期データ
を取り出させ、かつ該送信データ記憶手段からの次期デ
ータをデータ送信手段に送信させた後、前記現データに
係る再送要求信号の受信の有無を判定し、該判定の結果
に応じて次に説明するデータ連続送信動作又はデータ再
送信動作を選択実行する機能を有するものである。すな
わち、判定の結果現データに係る再送要求信号を受信し
ていないことが判明した場合には、送信データ記憶手段
からの次期データをデータ保持手段に保持させ、データ
取り出し制御手段に送信データ記憶手段から次々期デー
タを取り出させ、かつ該送信データ記憶手段からの次々
期データをデータ送信手段に送信させる一連のデータ連
続送信動作を実行する。一方、判定の結果現データに係
る再送要求信号を受信したことが判明した場合には、デ
ータ保持手段が保持している現データを送信データ記憶
手段からの次期データに更新することなく維持させ、デ
ータ取り出し制御手段による送信データ記憶手段からの
次々期データの取り出しを禁止し、かつデータ保持手段
が保持している現データをデータ送信手段に再送データ
として送信させる一連のデータ再送信動作を実行するの
である。

【００１３】請求項２の発明では、送信すべきデータを
順次指定するためのアドレスを受信する機能を有するア
ドレス受信手段を更に設け、前記データ取り出し制御手
段は、前記送信データ記憶手段中のアドレス受信手段が
受信したアドレスで示される領域からデータを取り出す
機能を有することとした。

【００１４】請求項３の発明では、前記送信データ記憶
手段は送信すべき複数のデータを蓄えておくための先入
れ先出し方式のＦＩＦＯメモリを、前記データ取り出し
制御手段は該ＦＩＦＯメモリ中のいずれの領域からデー
タを取り出すべきかを示すＦＩＦＯポインタを有するＦ
ＩＦＯ制御回路を各々備えることとしたうえ、該ＦＩＦ
Ｏ制御回路は、データの取り出しが前記データ送信制御
手段により許可されている場合にはＦＩＦＯポインタを
更新し、データの取り出しが前記データ送信制御手段に
より禁止された場合にはＦＩＦＯポインタの更新を中断
する機能を有することとした。

【００１５】請求項４の発明では、再送の対象となった
同一のデータに係る所定回数の再送要求信号の受信を検
出した場合には前記データ送信制御手段の一連のデータ
再送信動作を終了させるためのデータ再送信停止手段を
更に備えることとした。

【００１６】請求項５の発明は、転送されるべきデータ
を指定するためのアドレスを順次送信し、かつ該送信し
たアドレスに基づいて転送されてくるデータを順次受信
する機能を有するデータ受信装置において、次のような
アドレス生成手段、アドレス保持手段、アドレス送信手
段、データ受信手段及びデータ受信制御手段を備えた構
成を採用したものである。すなわち、アドレス生成手段
は、送信すべきアドレスを順次生成するためのものであ
る。アドレス保持手段は、アドレス生成手段からのアド
レスを順次保持するためのものである。アドレス送信手
段は、アドレス生成手段からのアドレスとアドレス保持
手段が保持しているアドレスとのうちのいずれか一方の
アドレスを送信する機能を有するものである。データ受
信手段は、アドレス送信手段から送信されたアドレスに
基づいて転送されてくるデータを順次受信し、該受信し
たデータ中の誤りの有無を検査し、該受信したデータを
出力し、かつ検査の結果該受信したデータ中に誤りがあ
ることが判明した場合には誤り検出信号を生成する機能
を有するものである。また、データ受信制御手段は、デ
ータ受信手段による誤り検出信号の生成の有無に応じて
アドレス生成手段、アドレス保持手段及びアドレス送信
手段の各々の動作を制御するものである。

【００１７】しかも、データ受信制御手段は、アドレス
生成手段に現アドレスを生成させ、該アドレス生成手段
からの現アドレスをアドレス送信手段に送信させ、かつ
該アドレス生成手段からの現アドレスをアドレス保持手
段に保持させたうえ、アドレス生成手段に次期アドレス
を生成させ、かつ該アドレス生成手段からの次期アドレ
スをアドレス送信手段に送信させた後、アドレス送信手
段から送信された現アドレスに基づいて転送されてくる
現データに係るデータ受信手段による誤り検出信号の生
成の有無を判定し、該判定の結果に応じて次に説明する
アドレス連続送信動作又はアドレス再送信動作を選択実
行する機能を有するものである。すなわち、判定の結果
現データに係る誤り検出信号が生成されていないことが
判明した場合には、アドレス生成手段からの次期アドレ
スをアドレス保持手段に保持させ、アドレス生成手段に
次々期アドレスを生成させ、かつ該アドレス生成手段か
らの次々期アドレスをアドレス送信手段に送信させる一
連のアドレス連続送信動作を実行する。一方、判定の結
果現データに係る誤り検出信号が生成されたことが判明
した場合には、アドレス保持手段が保持している現アド
レスをアドレス生成手段からの次期アドレスに更新する
ことなく維持させ、アドレス生成手段による次々期アド
レスの生成を禁止し、かつアドレス保持手段が保持して
いる現アドレスをアドレス送信手段に再送アドレスとし
て送信させる一連のアドレス再送信動作を実行するので
ある。

【００１８】請求項６の発明では、前記データ受信手段
は、受信データ中に訂正不可能な誤りがあることを条件
として誤り検出信号を生成し、かつ該受信データ中の誤
りが訂正可能である場合には該受信データに訂正を施し
て得たデータを出力する機能を有することとした。

【００１９】請求項７の発明では、再送の対象となった
同一のデータに係る所定回数の誤り検出信号が前記デー
タ受信手段により生成されたことを検出した場合には前
記データ受信制御手段の一連のアドレス再送信動作を終
了させるように再送禁止信号を出力するためのアドレス
再送信停止手段を更に備えることとした。

【００２０】請求項８の発明では、前記データ受信手段
からのデータを蓄えるための受信データ記憶手段と、該
受信データ記憶手段へデータを格納するためのデータ格
納制御手段とを更に備えた構成を採用し、前記データ受
信制御手段は、次のような機能を更に有することとし
た。すなわち、前記データ受信制御手段は、前記アドレ
ス送信手段から送信された現アドレスに基づいて転送さ
れてくる現データに係る前記データ受信手段による受
信、検査及び出力を各々実行させ、該データ受信手段か
ら出力された現データをデータ格納制御手段に受信デー
タ記憶手段へ格納させたうえ、前記アドレス送信手段か
ら送信された次期アドレスに基づいて転送されてくる次
期データを前記データ受信手段に受信させた後、前記デ
ータ受信手段による現データに係る誤り検出信号の生成
の有無を判定し、該判定の結果に応じて次に説明するデ
ータ連続受信動作又はデータ再受信動作を選択実行する
機能を有するものである。すなわち、判定の結果現デー
タに係る誤り検出信号が生成されていないことが判明し
た場合には、データ格納制御手段により受信データ記憶
手段に格納された現データを承認し、前記受信済みの次
期データに係る前記データ受信手段による検査及び出力
を各々実行させ、該データ受信手段から出力された次期
データをデータ格納制御手段に受信データ記憶手段へ格
納させ、かつ前記アドレス送信手段から送信された次々
期アドレスに基づいて転送されてくる次々期データを前
記データ受信手段に受信させる一連のデータ連続受信動
作を実行する。一方、判定の結果現データに係る誤り検
出信号が生成されたことが判明した場合には、データ格
納制御手段により受信データ記憶手段に格納された現デ
ータを廃棄するように該データ格納制御手段に指示を与
え、前記受信済みの次期データに係る前記データ受信手
段による検査及び出力を各々禁止し、前記アドレス送信
手段から再送アドレスとして送信された現アドレスに基
づいて転送されてくる再送データに係る前記データ受信
手段による受信、検査及び出力を各々実行させ、かつ該
データ受信手段から出力された再送データをデータ格納
制御手段に受信データ記憶手段へ格納させる一連のデー
タ再受信動作を実行するのである。

【００２１】請求項９の発明では、前記受信データ記憶
手段は前記データ受信手段からのデータを蓄えるための
先入れ先出し方式のＦＩＦＯメモリを、前記データ格納
制御手段は該ＦＩＦＯメモリ中のいずれの領域へデータ
を格納すべきかを示すＦＩＦＯポインタを有するＦＩＦ
Ｏ制御回路を各々備えることとしたうえ、ＦＩＦＯ制御
回路は、データの格納が前記データ受信制御手段により
承認を受けた場合にはＦＩＦＯポインタを更新し、デー
タを廃棄するように前記データ受信制御手段から指示を
受けた場合にはＦＩＦＯポインタの更新を中断する機能
を有することとした。

【００２２】請求項１０の発明では、再送の対象となっ
た同一のデータに係る所定回数の誤り検出信号が前記デ
ータ受信手段により生成されたことを検出した場合には
前記データ受信制御手段の一連のデータ再受信動作を終
了させるためのデータ再受信停止手段を更に備えること
とした。

【００２３】請求項１１の発明は、複数のデータ送信装
置と１つのデータ受信装置との間にデコーダを介在させ
たデータ転送装置の構成を採用したものである。ただ
し、データ受信装置は、前記アドレス生成手段、アドレ
ス保持手段、アドレス送信手段、データ受信手段及びデ
ータ受信制御手段を有する構成を備え、かつ前記転送さ
れるべきデータを指定するためのアドレスとして複数の
データ送信装置のうちの１つを選択するための装置アド
レスを順次送信し、かつ該送信した装置アドレスに基づ
いて転送されてくるデータを順次受信する機能を有する
こととする。また、デコーダは、データ受信装置から順
次送信される装置アドレスに基づいて複数のデータ送信
装置の各々を順次データ受信装置に対するデータ転送元
として選択する機能を有することとした。

【００２４】請求項１２の発明は、複数の経路を備えた
相互結合網を介して互いにリンクされる複数のプロセッ
サエレメントの各々に内蔵されるデータ転送装置におい
て、前記アドレス生成手段、アドレス保持手段、アドレ
ス送信手段、データ受信手段、データ受信制御手段及び
アドレス再送信停止手段を有するデータ受信装置を備え
た構成を採用し、該データ受信装置は他のプロセッサエ
レメントからの転送データを受信することとした。しか
も、前記アドレス再送信停止手段からの再送禁止信号を
受け取った際に前記アドレス保持手段が保持している再
送アドレスを相互結合網の複数の経路のうちの障害経路
のアドレスとして保持しておき、かつ以後前記アドレス
生成手段に対して障害経路のアドレスと一致するアドレ
スの生成を禁止するためのエラーパス記憶手段を更に備
えることとした。

【００２５】

【作用】請求項１の発明によれば、あるデータが送信さ
れた後、該データに係る再送要求信号の受信の有無を確
認しないまま次期データがパイプライン方式で連続的か
つ高速に送信される。この際、送信済みのデータは、デ
ータ保持手段に逐次保持される。そして、あるデータに
係る再送要求信号を受信した場合には、データ連続送信
の動作が一時中断され、データ保持手段が保持している
送信済みのデータが再送データとして直ちに送信され
る。

【００２６】請求項２の発明によれば、外部から与えら
れるアドレスに基づいて、送信すべきデータが送信デー
タ記憶手段から順次取り出される。

【００２７】請求項３の発明によれば、外部からアドレ
スを与えなくとも、データ送信装置内のＦＩＦＯ制御回
路のＦＩＦＯポインタに基づいて、送信すべきデータが
ＦＩＦＯメモリから順次取り出される。

【００２８】請求項４の発明によれば、同一のデータに
係る所定回数の再送要求信号が与えられた場合には、デ
ータ再送信動作が終了させられる。これにより、例えば
データ伝送路に断線等の永久故障が発生した場合でも、
データ再送信動作が無限に繰り返されることはなくな
る。

【００２９】請求項５の発明によれば、あるアドレスが
送信された後、該アドレスに基づいて転送されてくるデ
ータ中の誤りの有無を確認しないまま次期アドレスがパ
イプライン方式で連続的かつ高速に送信される。この
際、送信済みのアドレスは、アドレス保持手段に逐次保
持される。そして、あるデータに係る誤り検出信号が生
成された場合には、アドレス連続送信の動作が一時中断
され、アドレス保持手段が保持している送信済みのアド
レスが再送アドレスとして直ちに送信される。

【００３０】請求項６の発明によれば、受信データ中に
訂正不可能な誤りがある場合にかぎり、誤り検出信号が
生成される。したがって、アドレス再送信動作の実行回
数が低減される。

【００３１】請求項７の発明によれば、同一のデータに
係る所定回数の誤り検出信号の生成があった場合には、
アドレス再送信動作が終了させられる。これにより、例
えばデータ伝送路に永久故障が発生した場合でも、アド
レス再送信動作が無限に繰り返されることはなくなる。

【００３２】請求項８の発明によれば、あるデータが受
信された後、該データ中の誤りの有無を確認しないまま
次期データがパイプライン方式で連続的かつ高速に受信
される。そして、あるデータ（現データ）に係る誤り検
出信号が生成された場合には、データ連続受信の動作が
一時中断され、誤りが検出された受信済みの現データと
受信済みの次期データとがいずれも廃棄される。現デー
タとともに次期データを廃棄するのは、データ受信順序
の混乱を防止するためである。

【００３３】請求項９の発明によれば、外部からアドレ
スを与えなくとも、データ受信装置内のＦＩＦＯ制御回
路のＦＩＦＯポインタに基づいて、受信データがＦＩＦ
Ｏメモリへ順次格納される。この際、誤りが検出された
受信済みのデータの廃棄は、ＦＩＦＯポインタを更新し
ないことにより実現される。

【００３４】請求項１０の発明によれば、同一のデータ
に係る所定回数の誤り検出信号の生成があった場合に
は、データ再受信動作が終了させられる。これにより、
例えばデータ伝送路に永久故障が発生した場合でも、デ
ータ再受信動作が無限に繰り返されることはなくなる。

【００３５】請求項１１の発明によれば、データ受信装
置から送信される装置アドレスに基づいて、データ転送
元としての１つのデータ送信装置が選択される。しか
も、該装置アドレスは、データ受信装置からパイプライ
ン方式で、連続的かつ高速に送信される。この際、送信
済みの装置アドレスは、アドレス保持手段に逐次保持さ
れる。そして、あるデータに係る誤り検出信号が生成さ
れた場合には、装置アドレス連続送信の動作が一時中断
され、アドレス保持手段が保持している送信済みの装置
アドレスが再送アドレスとして直ちに送信される。

【００３６】請求項１２の発明によれば、同一のデータ
に係る所定回数の誤り検出信号の生成があった場合に
は、再送禁止信号がエラーパス記憶手段に与えられる。
この際、アドレス保持手段が保持している再送アドレス
が相互結合網のうちの障害経路を特定するものとして記
憶され、該アドレスの以後の送信が禁止される。これに
より、例えば相互結合網の一部に永久故障が発生した場
合の障害経路の再使用が回避される。

【００３７】

【実施例】以下、本発明に係る５つの実施例を図面に基
づいて説明する。

【００３８】（実施例１）図１は、本発明の実施例１に
係るデータ転送装置の構成を示すブロック図である。同
図において、１００ａはデータ送信装置、２００ａはデ
ータ受信装置であり、両者間でデータ転送が実行され
る。ただし、データ送信装置１００ａは、データ１０を
順次送信し、かつ該送信したデータ中の誤りが検出され
た際に返送されてくる再送要求信号１４を受信するもの
である。

【００３９】データ送信装置１００ａは、ＦＩＦＯメモ
リ１０２、ＦＩＦＯ制御回路１０４、ＥＣＣ回路１０
６、データラッチ１０８、データセレクタ１１０及びデ
ータ送信制御回路１１２を備えたものである。このう
ち、ＦＩＦＯメモリ１０２は、送信すべき複数のデータ
を蓄えておくための先入れ先出し方式のメモリである。
ＦＩＦＯ制御回路１０４は、ＦＩＦＯメモリ１０２中の
いずれの領域からデータを取り出すべきかを示すＦＩＦ
Ｏポインタを有し、該ＦＩＦＯメモリ１０２からのデー
タの取り出しを制御するための回路である。ＥＣＣ回路
１０６は、図１５に示したものと同様の誤り訂正符号付
加回路を備えた回路である。データラッチ１０８は、Ｆ
ＩＦＯメモリ１０２からのデータに誤り訂正符号を付加
したものを順次保持するための回路である。データセレ
クタ１１０は、ＦＩＦＯメモリ１０２からのデータに誤
り訂正符号を付加したものとデータラッチ１０８が保持
しているデータとのうちのいずれか一方のデータを転送
データ１０として送信する機能を有する回路である。デ
ータ送信制御回路１１２は、データ受信装置２００ａか
らの再送要求信号１４を受信し、かつ後述するように該
再送要求信号１４の受信の有無に応じてＦＩＦＯ制御回
路１０４、データラッチ１０８及びデータセレクタ１１
０の各々の動作を制御するための回路である。

【００４０】データ受信装置２００ａは、データラッチ
２０４とＥＣＣ回路２０６とを有するデータ受信回路２
０２、ＦＩＦＯメモリ２０８、ＦＩＦＯ制御回路２１０
及びデータ受信制御回路２１２を備えたものである。こ
のうち、データラッチ２０４は、データ送信装置１００
ａからのデータ１０を受信するための回路である。ＥＣ
Ｃ回路２０６は、図１５に示したものと同様の誤り検査
・訂正回路と誤り検出信号出力回路とを備えたものであ
って、データラッチ２０４からの受信データ中の誤りの
有無を検査し、該受信データをＦＩＦＯメモリ２０８に
向けて出力し、かつ検査の結果該受信データ中に訂正不
可能な誤りがあることが判明した場合にかぎり誤り検出
信号１２を生成するための回路である。受信データ中の
誤りが訂正可能である場合には、ＥＣＣ回路２０６は、
受信データに訂正を施して得たデータをＦＩＦＯメモリ
２０８に向けて出力する。ＦＩＦＯメモリ２０８は、Ｅ
ＣＣ回路２０６からのデータを蓄えるための先入れ先出
し方式のメモリである。ＦＩＦＯ制御回路２１０は、Ｆ
ＩＦＯメモリ２０８中のいずれの領域へデータを格納す
べきかを示すＦＩＦＯポインタを有し、該ＦＩＦＯメモ
リ２０８へのデータの格納を制御するための回路であ
る。データ受信制御回路２１２は、後述するように、Ｅ
ＣＣ回路２０６からの誤り検出信号１２の有無に応じ
て、前記データ送信装置１００ａへの再送要求信号１４
を出力するとともに、データ受信回路２０２及びＦＩＦ
Ｏ制御回路２１０の各々の動作を制御するための回路で
ある。

【００４１】以上の構成を有する実施例１のデータ転送
装置の動作を、図２〜図５を参照しながら説明する。

【００４２】図２は、図１中のデータ送信装置１００ａ
の動作を示すフローチャート図である。同図に示すよう
に、データ送信制御回路１１２は、再送要求信号１４を
受信していない間は、ステップＳ１１からステップＳ１
６に至ってステップＳ１１へ戻るループを実行する。つ
まり、ＦＩＦＯ制御回路１０４にＦＩＦＯメモリ１０２
からデータを取り出させ、該ＦＩＦＯメモリ１０２から
のデータをデータセレクタ１１０に送信させ、かつ該Ｆ
ＩＦＯメモリ１０２からのデータをデータラッチ１０８
に保持させる。このようにしてあるデータ（現データ）
を送信させかつこれをデータラッチ１０８に保持させた
うえ、ＦＩＦＯ制御回路１０４にＦＩＦＯメモリ１０２
から次期データを取り出させ（ステップＳ１１）、かつ
該ＦＩＦＯメモリ１０２からの次期データをデータセレ
クタ１１０に送信させた（ステップＳ１２）後、前記現
データに係る再送要求信号１４の受信の有無を判定する
（ステップＳ１３）。

【００４３】判定の結果現データに係る再送要求信号１
４を受信していないことが判明した場合には、ＦＩＦＯ
メモリ１０２からの次期データをデータラッチ１０８に
保持させ（ステップＳ１４）、ＦＩＦＯ制御回路１０４
のＦＩＦＯポインタを更新させ（ステップＳ１５）、該
ＦＩＦＯ制御回路１０４にＦＩＦＯメモリ１０２から次
々期データを取り出させ（ステップＳ１１）、かつ該Ｆ
ＩＦＯメモリ１０２からの次々期データをデータセレク
タ１１０に送信させる（ステップＳ１２）という一連の
データ連続送信動作を実行する。

【００４４】一方、判定の結果現データに係る再送要求
信号１４を受信したことが判明した場合には、データラ
ッチ１０８が保持している現データをＦＩＦＯメモリ１
０２からの次期データに更新することなく維持させ（ス
テップＳ１７）、ＦＩＦＯ制御回路１０４のＦＩＦＯポ
インタの更新を禁止することによりＦＩＦＯメモリ１０
２からの次々期データの取り出しを禁止し（ステップＳ
１８）、かつデータラッチ１０８が保持している現デー
タをデータセレクタ１１０に再送データとして送信させ
る（ステップＳ１９）という一連のデータ再送信動作を
実行する。このデータ再送信動作は、再送要求信号１４
を受信しなくなるまで繰り返される。

【００４５】図３は、図１中のデータ受信装置２００ａ
の動作を示すフローチャート図である。同図に示すよう
に、データ受信制御回路２１２は、誤り検出信号１２が
生成されていない間は、ステップＳ２１からステップＳ
２６に至ってステップＳ２１に戻るループを実行する。
つまり、データ送信装置１００ａから転送されてくるデ
ータをデータ受信回路２０２に受信させ、該データ受信
回路２０２から出力されたデータをＦＩＦＯメモリ２０
８へ格納させる。このようにしてあるデータ（現デー
タ）をＦＩＦＯメモリ２０８へ格納させたうえ、データ
送信装置１００ａから転送されてくる次期データをデー
タラッチ２０４に受信させた（ステップＳ２１）後、Ｅ
ＣＣ回路２０６による前記受信済みの現データに係る誤
り検出信号１２の生成の有無を判定する（ステップＳ２
２）。この際、ＦＩＦＯ制御回路２１０のＦＩＦＯポイ
ンタは、ＦＩＦＯメモリ２０８の全領域のうちの前記現
データが格納された領域を示している。

【００４６】判定の結果現データに係る誤り検出信号１
２が生成されていないことが判明した場合には、ＦＩＦ
Ｏメモリ２０８に格納された現データを承認してＦＩＦ
Ｏ制御回路２１０のＦＩＦＯポインタを更新させ（ステ
ップＳ２３）、ＥＣＣ回路２０６による前記受信済みの
次期データに係る検査及び出力を実行させ（ステップＳ
２４）、該ＥＣＣ回路２０６から出力された次期データ
をＦＩＦＯメモリ２０８へ格納させ（ステップＳ２
５）、かつデータ送信装置１００ａから転送されてくる
次々期データをデータラッチ２０４に受信させる（ステ
ップＳ２１）という一連のデータ連続受信動作を実行す
る。

【００４７】一方、判定の結果現データに係る誤り検出
信号１２が生成されたことが判明した場合には、データ
送信装置１００ａへ向けて再送要求信号１４を返信し
（ステップＳ２７）、ＦＩＦＯメモリ２０８に格納され
た現データ（誤りを有するデータ）を廃棄させるように
ＦＩＦＯ制御回路２１０のＦＩＦＯポインタの更新を禁
止し（ステップＳ２８）、前記受信済みの次期データを
も廃棄するように該次期データに係るＥＣＣ回路２０６
による検査及び出力を禁止し（ステップＳ２９）、デー
タ送信装置１００ａから転送されてくる再送データに係
るデータ受信回路２０２による受信、検査及び出力を各
々実行させ、かつ該データ受信回路２０２から出力され
た再送データをロックされたＦＩＦＯポインタに基づい
てＦＩＦＯメモリ２０８へ格納させる（ステップＳ３
０）という一連のデータ再受信動作を実行する。このデ
ータ再受信動作は、ＥＣＣ回路２０６による誤り検出信
号１２の生成がなくなるまで繰り返される。

【００４８】図４は、以上のデータ送信装置１００ａ及
びデータ受信装置２００ａの動作を総括的に示したタイ
ムチャート図である。データ送信装置１００ａは、ある
データ（例えばＤＡＴＡ ｎ＋１：現データ）を送信し
た後、該現データに係る再送要求信号１４の受信の有無
を確認しないまま次期データ（ＤＡＴＡ ｎ＋２）をパ
イプライン方式で連続的に送信する。一方、データ受信
装置２００ａは、現データ（ＤＡＴＡ ｎ＋１）を受信
した後、該現データ中の誤りの有無を確認しないまま次
期データ（ＤＡＴＡ ｎ＋２）をパイプライン方式で連
続的に受信する。そして、現データ（ＤＡＴＡ ｎ＋
１）に誤りが生じた場合には、これら現データと次期デ
ータとの双方がデータ受信装置２００ａ内で廃棄された
後、データ送信装置１００ａのデータラッチ１０８から
再送データ（ＲＤＡＴＡｎ＋１）がデータセレクタ１１
０を通して直ちに送信される。しかも、該再送データ
（ＲＤＡＴＡ ｎ＋１）に引き続いて、ＦＩＦＯメモリ
１０２からの次期データ（ＤＡＴＡ ｎ＋２）が直ちに
再送信される。つまり、本実施例によれば、図１６との
比較から判るように従来に比べてデータ転送が高速化さ
れるだけでなく、円滑なデータ再送をも実現することが
できる。

【００４９】図５は、データ受信装置２００ａの動作を
示す状態遷移図である。同図は、誤りを有する受信デー
タ（ＤＡＴＡ ｎ＋１：現データ）がＦＩＦＯポインタ
のロックを通して廃棄され、かつ次期データ（ＤＡＴＡ
ｎ＋２）がＥＣＣ回路２０６の動作のロックを通して
廃棄される様子を表わしている。

【００５０】図６は、図１のデータ転送装置の変形例の
構成を示すブロック図である。図６中のデータ送信装置
１００ｂは、図１中のデータ送信装置１００ａに再送禁
止回路１１４を付加したものである。図６中のデータ受
信装置２００ｂは、図１中のデータ受信装置２００ａに
割り込み制御回路２１３を付加したものである。

【００５１】再送禁止回路１１４は、データ受信装置２
００ｂからの再送要求信号１４を計数するためのエラー
カウンタ１１６と、最大リトライ回数設定回路１１８
と、エラーカウンタ１１６の計数値が最大リトライ回数
設定回路１１８の設定値に達したときに再送禁止信号１
６を出力する機能を有する比較器１２０とを備えたもの
である。データ送信制御回路１１２は、比較器１２０か
らの再送禁止信号１６を受けた場合には、前記一連のデ
ータ再送信動作の実行が禁止されてデータ送信処理を終
了する。

【００５２】データ伝送路には、クロストーク等に起因
した瞬間的な障害だけでなく、継続的な障害（例えば断
線等の永久故障）が発生することがある。図１のデータ
送信装置１００ａによれば、瞬間的な障害の場合には、
再送データがデータ受信装置２００ａに正しく受信され
た時点で前記一連のデータ再送信動作を終了してデータ
連続送信動作へ進むことができるが、永久故障の場合に
は、データ再送信動作が無限に繰り返されることとな
る。ところが、図６のデータ送信装置１００ｂによれ
ば、一時的な障害と継続的な障害とを判別することがで
き、データ伝送路に継続的な障害が発生した場合には、
再送の対象となった同一データに係る所定回数の再送要
求信号１４を受信した時点でデータ再送信動作が強制的
に終了させられる。

【００５３】また、再送禁止回路１１４の比較器１２０
からの再送禁止信号１６は、データ受信装置２００ｂへ
向けて送信される。データ受信装置２００ｂでは、割り
込み制御回路２１３は、再送禁止信号１６を受信した時
点でデータ受信制御回路２１２の前記一連のデータ再受
信動作を終了させ、かつ受信済みのＦＩＦＯメモリ２０
８中のデータを全て取り出させたうえ、データ受信動作
を終了させる。なお、再送禁止回路１１４をデータ受信
装置２００ｂ側に設けておき、再送禁止信号１６をデー
タ受信装置からデータ送信装置へ向けて送信する構成を
採用することも可能である。

【００５４】（実施例２）図７は、本発明の実施例２に
係るデータ転送装置の構成を示すブロック図である。同
図において、１５０ａはデータ送信装置、２００ｃはデ
ータ受信装置であり、両者間でデータ転送が実行され
る。ただし、データ受信装置２００ｃは、転送されるべ
きデータを指定するためのアドレス１８を順次送信し、
かつ該送信したアドレスに基づいてデータ送信装置１５
０ａから転送されてくるデータ１０を順次受信するもの
である。

【００５５】データ送信装置１５０ａは、データメモリ
１５２、メモリアクセス制御回路１５４、ＥＣＣ回路１
５６、データラッチ１５８及びアドレスラッチ１６０を
備えたものである。このうち、データメモリ１５２は、
送信すべき複数のデータを蓄えておくためのメモリであ
って、任意のアドレスに基づいてデータをランダムに取
り出すことができるものである。メモリアクセス制御回
路１５４は、データメモリ１５２中の所定のアドレスの
領域からのデータの取り出しを制御するための回路であ
る。ＥＣＣ回路１５６は、誤り訂正符号付加回路を備え
た回路である。データラッチ１５８は、データメモリ１
５２からのデータに誤り訂正符号を付加したものを順次
保持し、これを転送データ１０として送信する機能を有
する回路である。アドレスラッチ１６０は、送信すべき
データを指定するためのアドレス１８を受信し、かつ該
受信したアドレスを保持する機能を有する回路であり、
受信アドレスをメモリアクセス制御回路１５４に与え
る。

【００５６】図７中のデータ受信装置２００ｃは、図１
中のデータ受信装置２００ａにアドレス生成回路２１
４、アドレスラッチ２１６及びアドレスセレクタ２１８
を付加したものである。このうち、アドレス生成回路２
１４は、データ受信装置２００ｃが送信すべきアドレス
を順次生成するための回路である。アドレスラッチ２１
６は、アドレス生成回路２１４からのアドレスを順次保
持するための回路である。アドレスセレクタ２１８は、
アドレス生成回路２１４からのアドレスとアドレスラッ
チ２１６が保持しているアドレスとのうちのいずれか一
方のアドレスを送信する機能を有する回路である。本実
施例のデータ受信制御回路２１２は、ＥＣＣ回路２０６
からの誤り検出信号１２の有無に応じて、データ受信回
路２０２及びＦＩＦＯ制御回路２１０の各々の動作を制
御する前記の機能に加えて、アドレス生成回路２１４、
アドレスラッチ２１６及びアドレスセレクタ２１８の各
々の動作を制御する機能を有する回路である。

【００５７】以上の構成を有する実施例２のデータ転送
装置の動作を、図８〜図１０を参照しながら説明する。

【００５８】図８は、図７中のデータ送信装置１５０ａ
の動作を示すフローチャート図である。まず、データ受
信装置２００ｃから転送されてくるアドレス１８をアド
レスラッチ１６０が受信する（ステップＳ３１）。メモ
リアクセス制御回路１５４は、アドレスラッチ１６０が
保持しているアドレスに基づいて、送信すべきデータを
データメモリ１５２から取り出す（ステップＳ３２）。
データメモリ１５２から取り出されたデータは、ＥＣＣ
回路１５６により誤り訂正符号が付加されたうえ、デー
タラッチ１５８を通して送信される（ステップＳ３
３）。

【００５９】図９は、図７中のデータ受信装置２００ｃ
の動作を示すフローチャート図である。同図に示すよう
に、データ受信制御回路２１２は、誤り検出信号１２が
生成されていない間は、ステップＳ４１からステップＳ
４９に至ってステップＳ４１に戻るループを実行する。
つまり、アドレス生成回路２１４にアドレスを生成さ
せ、該アドレス生成回路２１４からのアドレスをアドレ
スセレクタ２１８に送信させ、該アドレス生成回路２１
４からのアドレスをアドレスラッチ２１６に保持させ、
前記送信したアドレスに基づいてデータ送信装置１５０
ａから転送されてくるデータをデータ受信回路２０２に
受信させ、かつ該データ受信回路２０２から出力された
データをＦＩＦＯメモリ２０８へ格納させる。

【００６０】このようにしてあるアドレス（現アドレ
ス）に基づいたデータ（現データ）をＦＩＦＯメモリ２
０８へ格納させたうえ、アドレス生成回路２１４に次期
アドレスを生成させ（ステップＳ４１）、該アドレス生
成回路２１４からの次期アドレスをアドレスセレクタ２
１８に送信させ（ステップＳ４２）、該送信した次期ア
ドレスに基づいてデータ送信装置１５０ａから転送され
てくる次期データをデータラッチ２０４に受信させた
（ステップＳ４３）後、ＥＣＣ回路２０６による前記受
信済みの現データに係る誤り検出信号１２の生成の有無
を判定する（ステップＳ４４）。この際、ＦＩＦＯ制御
回路２１０のＦＩＦＯポインタは、ＦＩＦＯメモリ２０
８の全領域のうちの前記現データが格納された領域を示
している。

【００６１】判定の結果現データに係る誤り検出信号１
２が生成されていないことが判明した場合には、アドレ
ス生成回路２１４からの次期アドレスをアドレスラッチ
２１６に保持させ（ステップＳ４５）、ＦＩＦＯメモリ
２０８に格納された現データを承認してＦＩＦＯ制御回
路２１０のＦＩＦＯポインタを更新させ（ステップＳ４
６）、ＥＣＣ回路２０６により前記受信済みの次期デー
タに係る検査及び出力を実行させ（ステップＳ４７）、
該ＥＣＣ回路２０６から出力された次期データをＦＩＦ
Ｏメモリ２０８へ格納させ（ステップＳ４８）、アドレ
ス生成回路２１４に次々期アドレスを生成させ（ステッ
プＳ４１）、該アドレス生成回路２１４からの次々期ア
ドレスをアドレスセレクタ２１８に送信させ（ステップ
Ｓ４２）、かつ該送信した次々期アドレスに基づいてデ
ータ送信装置１５０ａから転送されてくる次々期データ
をデータラッチ２０４に受信させる（ステップＳ４３）
という一連のアドレス連続送信及びデータ連続受信の動
作を実行する。

【００６２】一方、判定の結果現データに係る誤り検出
信号１２が生成されたことが判明した場合には、ＦＩＦ
Ｏメモリ２０８に格納された現データ（誤りを有するデ
ータ）を廃棄させるようにＦＩＦＯ制御回路２１０のＦ
ＩＦＯポインタの更新を禁止し（ステップＳ５０）、前
記受信済みの次期データをも廃棄するように該次期デー
タに係るＥＣＣ回路２０６による検査及び出力を禁止し
（ステップＳ５１）、アドレスラッチ２１６が保持して
いる現アドレスをアドレス生成回路２１４からの次期ア
ドレスに更新することなく維持させ（ステップＳ５
２）、アドレス生成回路２１４による次々期アドレスの
生成を禁止し（ステップＳ５３）、アドレスラッチ２１
６が保持している現アドレスをアドレスセレクタ２１８
に再送アドレスとして送信させ（ステップＳ５４）、該
送信した再送アドレスに基づいてデータ送信装置１５０
ａから転送されてくる再送データに係るデータ受信回路
２０２による受信、検査及び出力を各々実行させ、かつ
該データ受信回路２０２から出力された再送データをロ
ックされたＦＩＦＯポインタに基づいてＦＩＦＯメモリ
２０８へ格納させる（ステップＳ５５）という一連のア
ドレス再送信及びデータ再受信の動作を実行する。この
アドレス再送信及びデータ再受信の動作は、ＥＣＣ回路
２０６による誤り検出信号１２の生成がなくなるまで繰
り返される。

【００６３】図１０は、データ受信装置２００ｃの動作
をタイムチャート図の形で表わしたものである。データ
受信装置２００ｃは、あるアドレス（例えばＡＤＤＲＥ
ＳＳｎ＋１：現アドレス）を送信した後、該現アドレス
に基づいて転送されてくる現データ（ＤＡＴＡ ｎ＋
１）に係る誤り検出信号１２の生成の有無を確認しない
まま次期アドレス（ＡＤＤＲＥＳＳ ｎ＋２）をパイプ
ライン方式で連続的に送信する。また、現データ（ＤＡ
ＴＡ ｎ＋１）を受信した後、該現データに係る誤り検
出信号１２の生成の有無を確認しないまま次期データ
（ＤＡＴＡ ｎ＋２）をパイプライン方式で連続的に受
信する。そして、現データ（ＤＡＴＡ ｎ＋１）に誤り
が生じた場合には、これら現データと次期データとの双
方がデータ受信装置２００ｃ内で廃棄された後、データ
受信装置２００ｃのアドレスラッチ２１６から再送アド
レス（ＲＡＤＤＲＥＳＳ ｎ＋１）がアドレスセレクタ
２１８を通して直ちに送信される。しかも、該再送アド
レス（ＲＡＤＤＲＥＳＳ ｎ＋１）に引き続いて、アド
レス生成回路２１４からの次期アドレス（ＡＤＤＲＥＳ
Ｓ ｎ＋２）が直ちに再送信される。つまり、本実施例
によれば、実施例１の場合と同様に、従来に比べてデー
タ転送が高速化されるだけでなく、円滑なデータ再送を
も実現することができる。

【００６４】（実施例３）図１１は、本発明の実施例３
に係るデータ転送装置の構成を示すブロック図である。
同図において、１５０ｂはデータ送信装置、２００ｄは
データ受信装置であり、両者間でデータ転送が実行され
る。

【００６５】図１１のデータ送信装置１５０ｂは、図１
（実施例１）のデータ送信装置１００ａにおけるＦＩＦ
Ｏメモリ１０２及びＦＩＦＯ制御回路１０４を、図７
（実施例２）のデータ送信装置１５０ａの場合と同様の
データメモリ１５２、メモリアクセス制御回路１５４及
びアドレスラッチ１６０に置き換えたものであって、受
信したアドレス１８に基づいてデータ１０を順次送信
し、かつ該送信したデータ中の誤りが検出された際に返
送されてくる再送要求信号１４を受信するものである。
また、図１１のデータ受信装置２００ｄは、図７（実施
例２）のデータ受信装置２００ｃ中のデータ受信制御回
路２１２に再送要求信号１４を送信する機能を付加した
ものであって、転送されるべきデータを指定するための
アドレス１８を順次送信し、かつ該送信したアドレスに
基づいてデータ送信装置１５０ｂから転送されてくるデ
ータ１０を順次受信する。

【００６６】以上の構成を有する実施例３のデータ転送
装置によれば、再送データと再送アドレスとの双方が常
に用意されているので、再送動作が高速化される。

【００６７】（実施例４）図１２は、本発明の実施例４
に係るデータ転送装置の構成を示すブロック図である。
本データ転送装置は、複数のデータ送信装置１００ａ
(1) 〜(4) と、１つのデータ受信装置２００ｅとの間に
デコーダ３００を介在させたものである。

【００６８】図１２中の複数のデータ送信装置１００ａ
(1) 〜(4)の各々は、図１（実施例１）のデータ送信装
置１００ａと同じ構成を有するものである。また、図１
２のデータ受信装置２００ｅは、図１１（実施例３）の
データ受信装置２００ｄに図６（実施例１の変形例）の
データ送信装置１００ｂの場合と同様の再送禁止回路２
２０を付加したものである。ただし、実施例４のデータ
受信装置２００ｅは、転送されるべきデータを指定する
ためのアドレス１８として複数のデータ送信装置１００
ａ(1) 〜(4) のうちの１つを選択するための装置アドレ
スを順次送信し、かつ該送信した装置アドレスに基づい
て転送されてくるデータ１０を順次受信する機能を有す
るものである。デコーダ３００は、データ受信装置２０
０ｅから順次送信される装置アドレス１８に基づいて、
複数のデータ送信装置１００ａ(1) 〜(4) の各々に対応
したチップセレクト信号３０１〜３０４を順次出力する
ものである。なお、データ受信装置２００ｅのデータ受
信制御回路２１２及び再送禁止回路２２０から各々出力
される再送要求信号１４及び再送禁止信号１６は、全て
のデータ送信装置１００ａ(1) 〜(4) のデータ送信制御
回路１１２に分配される。

【００６９】データ受信装置２００ｅから第１のデータ
送信装置１００ａ(1) を指定する装置アドレス１８が出
力された時点では、第１のチップセレクト信号３０１の
みがアクティブとなり、第１のデータ送信装置１００ａ
(1)がデータ転送元として選択される。そして、第１の
データ送信装置１００ａ(1) とデータ受信装置２００ｅ
との間でパイプラインデータ転送が実行される。次にデ
ータ受信装置２００ｅから第２のデータ送信装置１００
ａ(2)を指定する装置アドレス１８が出力された時点で
は、第２のチップセレクト信号３０２のみがアクティブ
となり、第２のデータ送信装置１００ａ(2) がデータ転
送元として選択される。そして、第２のデータ送信装置
１００ａ(2) とデータ受信装置２００ｅとの間でパイプ
ラインデータ転送が実行される。しかも、装置アドレス
１８は、データ受信装置２００ｅからパイプライン方式
で連続的に送信される。この際、送信済みの装置アドレ
スは、アドレスラッチ２１６に逐次保持される。そし
て、ある受信データに係る誤り検出信号１２が生成され
た場合には、アドレスラッチ２１６が保持している送信
済みの装置アドレスが再送アドレスとして直ちに送信さ
れる。つまり、本実施例によれば、データ転送元の選択
と並行した高速データ転送と円滑なデータ再送とを同時
に実現することができる。しかも、再送禁止回路２２０
の作用により、同一データに係る所定回数の誤り検出信
号１２の生成があった場合には、送信側及び受信側の双
方において再送動作が終了させられる。

【００７０】（実施例５）図１３は、本発明の実施例５
に係るデータ転送装置４０８を各々有するＮ個のプロセ
ッサエレメント４００(1) 〜(N) を備えたマルチプロセ
ッサシステムの構成を示すブロック図である。Ｎ個のプ
ロセッサエレメント４００(1) 〜(N) は、複数の経路を
備えた相互結合網５００を介して互いにリンクされる。
各プロセッサエレメント４００において、４０２は命令
を実行するためのプロセッサ、４０４は命令やデータの
格納のためのメモリ、４０６は内部バス、４０８は他の
プロセッサエレメントとの間のデータ通信のための本実
施例のデータ転送装置である。各プロセッサエレメント
４００(1) 〜(N) のデータ転送装置４０８と相互結合網
５００との間には、それぞれ外部バス４１２(1) 〜(N)
が設けられている。

【００７１】図１３中のデータ転送装置４０８は、他の
プロセッサエレメントへデータを送信するためのデータ
送信装置１００ａと、他のプロセッサエレメントからの
転送データを受信するためのデータ受信装置２００ｅ
と、該データ受信装置２００ｅに結合されたエラーパス
アドレスレジスタ４１０とを備えたものである。このう
ち、データ送信装置１００ａは、図１２（実施例４）中
の複数のデータ送信装置１００ａ(1) 〜(4) の各々と同
じ構成を有し、データ受信装置２００ｅは、図１２（実
施例４）中のデータ受信装置と同じ構成を有するもので
ある。図１２のデコーダ３００は、相互結合網５００の
中に組み込まれている。エラーパスアドレスレジスタ４
１０は、データ受信装置２００ｅ中の再送禁止回路２２
０からの再送禁止信号１６を受け取った際にアドレスラ
ッチ２１６が保持している再送アドレスを相互結合網５
００の複数の経路のうちの障害経路のアドレスとして保
持しておき、かつ以後データ受信装置２００ｅ中のアド
レス生成回路２１４に対して前記障害経路のアドレスと
一致する装置アドレスの生成を禁止するための回路であ
る。

【００７２】本実施例によれば、Ｎ個のプロセッサエレ
メント４００(1) 〜(N) の中から任意に選択された２つ
のプロセッサエレメントの間でデータ再送を含むパイプ
ラインデータ転送が実行される。しかも、エラーパスア
ドレスレジスタ４１０の作用により、例えば相互結合網
５００の一部に永久故障が発生した場合の障害経路の再
使用が回避される。該レジスタ４１０に障害経路のアド
レスが格納された時点でプロセッサ４０２に割り込みを
かけるようにすれば、データ伝送路に障害が発生したこ
とが該プロセッサ４０２に伝えられる。プロセッサ４０
２は、該エラーパスアドレスレジスタ４１０の参照を通
して相互結合網５００中の障害経路を特定する情報を得
ることができ、該情報に基づいて使用経路を変更するこ
とも可能である。

【００７３】以上、図面に基づいて本発明に係る５つの
実施例を説明してきたが、当業者にとっては種々の変更
が可能である。例えば、前記再送データ及び再送アドレ
スを各々保持しておくためのデータラッチ１０８及びア
ドレスラッチ２１６は、複数のデータ又はアドレスを保
持することができるメモリ（好ましくはＦＩＦＯメモ
リ）にそれぞれ置き換えることができる。また、ＥＣＣ
回路１０６，１５６，２０６に代えてパリティチェック
回路等の他の回路構成を採用することも可能である。こ
れらの変更が本願発明の技術範囲から外れるものでない
かぎり、本願発明に含まれる。

【００７４】

【発明の効果】以上説明してきたとおり、請求項１の発
明によれば、データを順次送信しかつ該送信したデータ
中の誤りが検出された際に返送されてくる再送要求信号
を受信する機能を有するデータ送信装置において、送信
したデータに係る再送要求信号の受信の有無を確認しな
いまま、再送データの準備を行ないながら次期データを
パイプライン方式で連続的に送信し、しかも再送要求信
号を受信した場合には準備しておいた再送データを直ち
に送信する構成を採用したので、高速データ転送と円滑
なデータ再送とを同時に実現することができる。

【００７５】請求項２の発明によれば、外部から与えら
れるアドレスに基づいて送信データ記憶手段から送信す
べきデータを順次取り出す構成を採用したので、該送信
データ記憶手段のランダム・アクセスが可能である。

【００７６】請求項３の発明によれば、ＦＩＦＯポイン
タに基づいてＦＩＦＯメモリから送信すべきデータを順
次取り出す構成を採用したので、送信データの取り出し
のために外部からアドレスを与える必要がない。つま
り、送信すべきデータをＦＩＦＯメモリに書き込んでお
くだけで、データの順次自動送信が実行される。

【００７７】請求項４の発明によれば、同一データに係
る所定回数の再送要求信号を受信した場合にはデータ再
送信動作を終了させる構成を採用したので、データ再送
信動作の無限繰り返しが回避され、データ送信装置の信
頼性が向上する。

【００７８】請求項５の発明によれば、転送されるべき
データを指定するためのアドレスを順次送信しかつ該送
信したアドレスに基づいて転送されてくるデータを順次
受信する機能を有するデータ受信装置において、転送さ
れてくるデータ中の誤りの有無を確認しないまま、再送
アドレスの準備を行ないながら次期アドレスをパイプラ
イン方式で連続的に送信し、しかも誤り検出信号が生成
された場合には準備しておいた再送アドレスを直ちに送
信する構成を採用したので、高速データ転送と円滑なデ
ータ再送とを同時に実現することができる。

【００７９】請求項６の発明によれば、受信データ中に
訂正不可能な誤りがある場合にかぎり誤り検出信号を生
成する構成を採用したので、アドレス再送信動作の実行
回数が低減され、データの連続受信を妨げる要因を減ら
すことができる。

【００８０】請求項７の発明によれば、同一データに係
る所定回数の誤り検出信号の生成があった場合にはアド
レス再送信動作を終了させる構成を採用したので、アド
レス再送信動作の無限繰り返しが回避され、データ受信
装置の信頼性が向上する。

【００８１】請求項８の発明によれば、受信したデータ
中の誤りの有無を確認しないまま、受信データ記憶手段
へのデータ格納を行ないながら次期データをパイプライ
ン方式で連続的に受信し、しかも誤り検出信号が生成さ
れた場合には誤りが検出された受信済みのデータと受信
済みの次期データとをいずれも廃棄する構成を採用した
ので、受信順序の混乱を生じさせずにデータ受信の高速
化を実現することができる。

【００８２】請求項９の発明によれば、受信したデータ
をＦＩＦＯポインタに基づいてＦＩＦＯメモリへ順次格
納する構成を採用したので、該受信データの格納のため
に外部からアドレスを与える必要がない。

【００８３】請求項１０の発明によれば、同一データに
係る所定回数の誤り検出信号の生成があった場合にはデ
ータ再受信動作を終了させる構成を採用したので、デー
タ再受信動作の無限繰り返しが回避され、データ受信装
置の信頼性が向上する。

【００８４】請求項１１の発明によれば、データ受信装
置から送信される装置アドレスに基づいてデータ転送元
としての１つのデータ送信装置を選択する構成を備えた
データ転送装置において、データ受信装置は、送信した
装置アドレスに基づいて転送されてくるデータ中の誤り
の有無を確認しないまま、再送装置アドレスの準備を行
ないながら次期装置アドレスをパイプライン方式で連続
的に送信し、しかも誤り検出信号が生成された場合には
準備しておいた再送装置アドレスを直ちに送信する構成
を採用したので、データ転送元の選択と並行した高速デ
ータ転送と円滑なデータ再送とを同時に実現することが
できる。

【００８５】請求項１２の発明によれば、マルチプロセ
ッサシステムを構築するように相互結合網を介して互い
にリンクされる複数のプロセッサエレメントの各々に内
蔵されるデータ転送装置において、転送されるべきデー
タを指定するためのアドレスを順次送信する機能を有す
るデータ受信装置を設け、該データ受信装置が他のプロ
セッサエレメントから受信した同一のデータに係る所定
回数の誤り検出信号の生成時すなわち再送禁止信号の生
成時に、保持しておいた再送アドレスを相互結合網の障
害経路のアドレスとして記憶しておき、かつ以後該障害
経路のアドレスの送信を禁止する構成を採用したので、
例えば相互結合網の一部に永久故障が発生した場合の障
害経路の再使用が回避され、マルチプロセッサシステム
の信頼性向上に貢献することができる。

【図面の簡単な説明】

【図１】本発明の実施例１に係るデータ転送装置の構成
を示すブロック図である。

【図２】図１中のデータ送信装置の動作を示すフローチ
ャート図である。

【図３】図１中のデータ受信装置の動作を示すフローチ
ャート図である。

【図４】図１のデータ転送装置の動作を示すタイムチャ
ート図である。

【図５】図１中のデータ受信装置の動作を示す状態遷移
図である。

【図６】図１のデータ転送装置の変形例の構成を示すブ
ロック図である。

【図７】本発明の実施例２に係るデータ転送装置の構成
を示すブロック図である。

【図８】図７中のデータ送信装置の動作を示すフローチ
ャート図である。

【図９】図７中のデータ受信装置の動作を示すフローチ
ャート図である。

【図１０】図７中のデータ受信装置の動作を示すタイム
チャート図である。

【図１１】本発明の実施例３に係るデータ転送装置の構
成を示すブロック図である。

【図１２】本発明の実施例４に係るデータ転送装置の構
成を示すブロック図である。

【図１３】本発明の実施例５に係るデータ転送装置を各
々有する複数のプロセッサエレメントを備えたマルチプ
ロセッサシステムの構成を示すブロック図である。

【図１４】従来のデータ転送装置を各々有する複数のプ
ロセッサエレメントを備えたマルチプロセッサシステム
の構成を示すブロック図である。

【図１５】図１４中のデータ転送装置のＥＣＣ回路の内
部構成を示すブロック図である。

【図１６】図１４中のデータ転送装置の動作を示すタイ
ムチャート図である。

【符号の説明】

１０ データ １２ 誤り検出信号 １４ 再送要求信号 １６ 再送禁止信号 １８ アドレス ２０，２２ 双方向バス ２４ 誤り検出信号 １００ａ，１００ｂ データ送信装置 １０２ ＦＩＦＯメモリ（送信データ記憶手段） １０４ ＦＩＦＯ制御回路（データ取り出し制御手段） １０６ ＥＣＣ回路 １０８ データラッチ（データ保持手段） １１０ データセレクタ（データ送信手段） １１２ データ送信制御回路（データ送信制御手段） １１４ 再送禁止回路（データ再送信停止手段） １１６ エラーカウンタ １１８ 最大リトライ回数設定回路 １２０ 比較器 １５０ａ，１５０ｂ データ送信装置 １５２ データメモリ（送信データ記憶手段） １５４ メモリアクセス制御回路（データ取り出し制御
手段） １５６ ＥＣＣ回路 １５８ データラッチ １６０ アドレスラッチ（アドレス受信手段） ２００ａ〜２００ｅ データ受信装置 ２０２ データ受信回路（データ受信手段） ２０４ データラッチ ２０６ ＥＣＣ回路 ２０８ ＦＩＦＯメモリ（受信データ記憶手段） ２１０ ＦＩＦＯ制御回路（データ格納制御手段） ２１２ データ受信制御回路（データ受信制御手段） ２１３ 割り込み制御回路 ２１４ アドレス生成回路（アドレス生成手段） ２１６ アドレスラッチ（アドレス保持手段） ２１８ アドレスセレクタ（アドレス送信手段） ２２０ 再送禁止回路（アドレス再送信停止手段，デー
タ再受信停止手段） ３００ デコーダ ３０１〜３０４ チップセレクト信号 ４００，６００ プロセッサエレメント ４０２，６０２ プロセッサ ４０４，６０４ メモリ ４０６，６０６ 内部バス ４０８，６０８ データ転送装置 ４１０ エラーパスアドレスレジスタ（エラーパス記憶
手段） ４１２，６１８ 外部バス ５００，７００ 相互結合網 ６１０ アドレス生成回路 ６１２ ＥＣＣ回路 ６１４ データラッチ ６１６ 同期処理回路 ６５０ 誤り訂正符号付加回路 ６５２ 誤り検査・訂正回路 ６５４ 誤り検出信号出力回路

フロントページの続き (56)参考文献 特開 昭58−219856（ＪＰ，Ａ) 特開 昭59−168537（ＪＰ，Ａ) 特開 昭63−180445（ＪＰ，Ａ) 特開 平１−228340（ＪＰ，Ａ) 特開 平２−228147（ＪＰ，Ａ) 特開 昭61−198865（ＪＰ，Ａ) 狩野信吾 他３名，並列計算機ＡＤＥ ＮＡにおけるプロセッサ間通信の高効率 化方式，1990年電子情報通信学会春季全 国大会講演論文集（分冊６），日本，電 子情報通信学会，1990年３月５日，ｐ. ６＿110（Ｄ−110) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/00 G06F 15/00 H04L 12/00 H04L 29/00

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 データを順次送信し、かつ該送信したデ
   ータ中の誤りが検出された際に返送されてくる再送要求
   信号を受信する機能を有するデータ送信装置であって、 送信すべき複数のデータを蓄えておくための送信データ
   記憶手段と、 前記送信データ記憶手段からデータを順次取り出すため
   のデータ取り出し制御手段と、 前記送信データ記憶手段から取り出されたデータを順次
   保持するためのデータ保持手段と、 前記送信データ記憶手段からのデータと前記データ保持
   手段が保持しているデータとのうちのいずれか一方のデ
   ータを送信するためのデータ送信手段と、 前記再送要求信号を受信し、かつ該再送要求信号の受信
   の有無に応じて前記データ取り出し制御手段、データ保
   持手段及びデータ送信手段の各々の動作を制御するため
   のデータ送信制御手段とを備え、 前記データ送信制御手段は、 前記データ取り出し制御手段に前記送信データ記憶手段
   から現データを取り出させ、該送信データ記憶手段から
   の現データを前記データ送信手段に送信させ、かつ該送
   信データ記憶手段からの現データを前記データ保持手段
   に保持させたうえ、 前記データ取り出し制御手段に前記送信データ記憶手段
   から次期データを取り出させ、かつ該送信データ記憶手
   段からの次期データを前記データ送信手段に送信させた
   後、 前記現データに係る再送要求信号の受信の有無を判定
   し、 該判定の結果前記現データに係る再送要求信号を受信し
   ていないことが判明した場合には、前記送信データ記憶
   手段からの次期データを前記データ保持手段に保持さ
   せ、前記データ取り出し制御手段に前記送信データ記憶
   手段から次々期データを取り出させ、かつ該送信データ
   記憶手段からの次々期データを前記データ送信手段に送
   信させる一連のデータ連続送信動作を実行し、 前記判定の結果前記現データに係る再送要求信号を受信
   したことが判明した場合には、前記データ保持手段が保
   持している現データを前記送信データ記憶手段からの次
   期データに更新することなく維持させ、前記データ取り
   出し制御手段による前記送信データ記憶手段からの次々
   期データの取り出しを禁止し、かつ前記データ保持手段
   が保持している現データを前記データ送信手段に再送デ
   ータとして送信させる一連のデータ再送信動作を実行す
   る機能を有することを特徴とするデータ送信装置。
2. 【請求項２】 請求項１記載のデータ送信装置におい
   て、 送信すべきデータを順次指定するためのアドレスを受信
   する機能を有するアドレス受信手段を更に備え、 前記データ取り出し制御手段は、前記送信データ記憶手
   段中の前記アドレス受信手段が受信したアドレスで示さ
   れる領域からデータを取り出す機能を有することを特徴
   とするデータ送信装置。
3. 【請求項３】 請求項１記載のデータ送信装置におい
   て、 前記送信データ記憶手段は、送信すべき複数のデータを
   蓄えておくための先入れ先出し方式のＦＩＦＯメモリを
   備え、 前記データ取り出し制御手段は、前記ＦＩＦＯメモリ中
   のいずれの領域からデータを取り出すべきかを示すＦＩ
   ＦＯポインタを有するＦＩＦＯ制御回路を備え、 前記ＦＩＦＯ制御回路は、データの取り出しが前記デー
   タ送信制御手段により許可されている場合には前記ＦＩ
   ＦＯポインタを更新し、データの取り出しが前記データ
   送信制御手段により禁止された場合には前記ＦＩＦＯポ
   インタの更新を中断する機能を有することを特徴とする
   データ送信装置。
4. 【請求項４】 請求項１記載のデータ送信装置におい
   て、 再送の対象となった同一のデータに係る所定回数の再送
   要求信号の受信を検出した場合には前記データ送信制御
   手段の一連のデータ再送信動作を終了させるためのデー
   タ再送信停止手段を更に備えたことを特徴とするデータ
   送信装置。
5. 【請求項５】 転送されるべきデータを指定するための
   アドレスを順次送信し、かつ該送信したアドレスに基づ
   いて転送されてくるデータを順次受信する機能を有する
   データ受信装置であって、 送信すべきアドレスを順次生成するためのアドレス生成
   手段と、 前記アドレス生成手段からのアドレスを順次保持するた
   めのアドレス保持手段と、 前記アドレス生成手段からのアドレスと前記アドレス保
   持手段が保持しているアドレスとのうちのいずれか一方
   のアドレスを送信するためのアドレス送信手段と、 前記アドレス送信手段から送信されたアドレスに基づい
   て転送されてくるデータを順次受信し、該受信したデー
   タ中の誤りの有無を検査し、該受信したデータを出力
   し、かつ前記検査の結果該受信したデータ中に誤りがあ
   ることが判明した場合には誤り検出信号を生成するため
   のデータ受信手段と、 前記データ受信手段による誤り検出信号の生成の有無に
   応じて前記アドレス生成手段、アドレス保持手段及びア
   ドレス送信手段の各々の動作を制御するためのデータ受
   信制御手段とを備え、 前記データ受信制御手段は、 前記アドレス生成手段に現アドレスを生成させ、該アド
   レス生成手段からの現アドレスを前記アドレス送信手段
   に送信させ、かつ該アドレス生成手段からの現アドレス
   を前記アドレス保持手段に保持させたうえ、 前記アドレス生成手段に次期アドレスを生成させ、かつ
   該アドレス生成手段からの次期アドレスを前記アドレス
   送信手段に送信させた後、 前記アドレス送信手段から送信された現アドレスに基づ
   いて転送されてくる現データに係る前記データ受信手段
   による誤り検出信号の生成の有無を判定し、 該判定の結果前記現データに係る誤り検出信号が生成さ
   れていないことが判明した場合には、前記アドレス生成
   手段からの次期アドレスを前記アドレス保持手段に保持
   させ、前記アドレス生成手段に次々期アドレスを生成さ
   せ、かつ該アドレス生成手段からの次々期アドレスを前
   記アドレス送信手段に送信させる一連のアドレス連続送
   信動作を実行し、 前記判定の結果前記現データに係る誤り検出信号が生成
   されたことが判明した場合には、前記アドレス保持手段
   が保持している現アドレスを前記アドレス生成手段から
   の次期アドレスに更新することなく維持させ、前記アド
   レス生成手段による次々期アドレスの生成を禁止し、か
   つ前記アドレス保持手段が保持している現アドレスを前
   記アドレス送信手段に再送アドレスとして送信させる一
   連のアドレス再送信動作を実行する機能を有することを
   特徴とするデータ受信装置。
6. 【請求項６】 請求項５記載のデータ受信装置におい
   て、 前記データ受信手段は、受信データ中に訂正不可能な誤
   りがあることを条件として前記誤り検出信号を生成し、
   かつ該受信データ中の誤りが訂正可能である場合には該
   受信データに訂正を施して得たデータを出力する機能を
   有することを特徴とするデータ受信装置。
7. 【請求項７】 請求項５記載のデータ受信装置におい
   て、 再送の対象となった同一のデータに係る所定回数の誤り
   検出信号が前記データ受信手段により生成されたことを
   検出した場合には前記データ受信制御手段の一連のアド
   レス再送信動作を終了させるように再送禁止信号を出力
   するためのアドレス再送信停止手段を更に備えたことを
   特徴とするデータ受信装置。
8. 【請求項８】 請求項５記載のデータ受信装置におい
   て、 前記データ受信手段からのデータを蓄えるための受信デ
   ータ記憶手段と、 前記受信データ記憶手段へデータを格納するためのデー
   タ格納制御手段とを更に備え、 前記データ受信制御手段は、 前記アドレス送信手段から送信された現アドレスに基づ
   いて転送されてくる現データに係る前記データ受信手段
   による受信、検査及び出力を各々実行させ、該データ受
   信手段から出力された現データを前記データ格納制御手
   段に前記受信データ記憶手段へ格納させたうえ、 前記アドレス送信手段から送信された次期アドレスに基
   づいて転送されてくる次期データを前記データ受信手段
   に受信させた後、 前記データ受信手段による前記現データに係る誤り検出
   信号の生成の有無を判定し、 該判定の結果前記現データに係る誤り検出信号が生成さ
   れていないことが判明した場合には、前記データ格納制
   御手段により前記受信データ記憶手段に格納された現デ
   ータを承認し、前記受信済みの次期データに係る前記デ
   ータ受信手段による検査及び出力を各々実行させ、該デ
   ータ受信手段から出力された次期データを前記データ格
   納制御手段に前記受信データ記憶手段へ格納させ、かつ
   前記アドレス送信手段から送信された次々期アドレスに
   基づいて転送されてくる次々期データを前記データ受信
   手段に受信させる一連のデータ連続受信動作を実行し、 前記判定の結果前記現データに係る誤り検出信号が生成
   されたことが判明した場合には、前記データ格納制御手
   段により前記受信データ記憶手段に格納された現データ
   を廃棄するように該データ格納制御手段に指示を与え、
   前記受信済みの次期データに係る前記データ受信手段に
   よる検査及び出力を各々禁止し、前記アドレス送信手段
   から再送アドレスとして送信された現アドレスに基づい
   て転送されてくる再送データに係る前記データ受信手段
   による受信、検査及び出力を各々実行させ、かつ該デー
   タ受信手段から出力された再送データを前記データ格納
   制御手段に前記受信データ記憶手段へ格納させる一連の
   データ再受信動作を実行する機能を更に有することを特
   徴とするデータ受信装置。
9. 【請求項９】 請求項８記載のデータ受信装置におい
   て、 前記受信データ記憶手段は、前記データ受信手段からの
   データを蓄えるための先入れ先出し方式のＦＩＦＯメモ
   リを備え、 前記データ格納制御手段は、前記ＦＩＦＯメモリ中のい
   ずれの領域へデータを格納すべきかを示すＦＩＦＯポイ
   ンタを有するＦＩＦＯ制御回路を備え、 前記ＦＩＦＯ制御回路は、データの格納が前記データ受
   信制御手段により承認を受けた場合には前記ＦＩＦＯポ
   インタを更新し、データを廃棄するように前記データ受
   信制御手段から指示を受けた場合には前記ＦＩＦＯポイ
   ンタの更新を中断する機能を有することを特徴とするデ
   ータ受信装置。
10. 【請求項１０】 請求項８記載のデータ受信装置におい
    て、 再送の対象となった同一のデータに係る所定回数の誤り
    検出信号が前記データ受信手段により生成されたことを
    検出した場合には前記データ受信制御手段の一連のデー
    タ再受信動作を終了させるためのデータ再受信停止手段
    を更に備えたことを特徴とするデータ受信装置。
11. 【請求項１１】 複数のデータ送信装置と、 請求項５に記載の構成を有し、かつ前記転送されるべき
    データを指定するためのアドレスとして前記複数のデー
    タ送信装置のうちの１つを選択するための装置アドレス
    を順次送信し、かつ該送信した装置アドレスに基づいて
    転送されてくるデータを順次受信する機能を有する１つ
    のデータ受信装置と、 前記データ受信装置から順次送信される装置アドレスに
    基づいて前記複数のデータ送信装置の各々を順次前記デ
    ータ受信装置に対するデータ転送元として選択するため
    のデコーダとを備えたことを特徴とするデータ転送装
    置。
12. 【請求項１２】 複数の経路を備えた相互結合網を介し
    て互いにリンクされる複数のプロセッサエレメントの各
    々に内蔵されるデータ転送装置であって、 他のプロセッサエレメントからの転送データを受信する
    ための請求項７に記載の構成を有するデータ受信装置を
    備え、 前記アドレス再送信停止手段からの再送禁止信号を受け
    取った際に前記アドレス保持手段が保持している再送ア
    ドレスを前記相互結合網の複数の経路のうちの障害経路
    のアドレスとして保持しておき、かつ以後前記アドレス
    生成手段に対して前記障害経路のアドレスと一致するア
    ドレスの生成を禁止するためのエラーパス記憶手段を更
    に備えたことを特徴とするデータ転送装置。