JP3262508B2 - グラフィックス・ディスプレイ・サブシステム及び方法 - Google Patents

グラフィックス・ディスプレイ・サブシステム及び方法

Info

Publication number
JP3262508B2
JP3262508B2 JP02885497A JP2885497A JP3262508B2 JP 3262508 B2 JP3262508 B2 JP 3262508B2 JP 02885497 A JP02885497 A JP 02885497A JP 2885497 A JP2885497 A JP 2885497A JP 3262508 B2 JP3262508 B2 JP 3262508B2
Authority
JP
Japan
Prior art keywords
display
buffer
frame
stereo
attribute
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP02885497A
Other languages
English (en)
Other versions
JPH09244601A (ja
Inventor
ロデリック・マイケル・ピーターズ・ウェスト
エドワード・ケリー・エバンス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH09244601A publication Critical patent/JPH09244601A/ja
Application granted granted Critical
Publication of JP3262508B2 publication Critical patent/JP3262508B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
    • G09G5/30—Control of display attribute
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N13/00—Stereoscopic video systems; Multi-view video systems; Details thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/001—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes using specific devices not provided for in groups G09G3/02 - G09G3/36, e.g. using an intermediate record carrier such as a film slide; Projection systems; Display of non-alphanumerical information, solely or in combination with alphanumerical information, e.g. digital display on projected diapositive as background
    • G09G3/003—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes using specific devices not provided for in groups G09G3/02 - G09G3/36, e.g. using an intermediate record carrier such as a film slide; Projection systems; Display of non-alphanumerical information, solely or in combination with alphanumerical information, e.g. digital display on projected diapositive as background to produce spatial visual effects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0229—De-interlacing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/10—Mixing of images, i.e. displayed pixel being the result of an operation, e.g. adding, on the corresponding input pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/14—Display of multiple viewports

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Controls And Circuits For Display Device (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、コン
ピュータ・グラフィックス・システム及びサブシステム
に関し、特に、表示属性として経時変化特性を有するグ
ラフィックス・サブシステムに関する。さらに、本発明
は、コンピュータ・グラフィックス・システム及びサブ
システムにおいてステレオ表示、輝度変化、又は画像混
成を実現するタイミング機構に関する。
【０００２】
【従来の技術】コンピュータ・グラフィックスの分野に
おいては、多数のアプリケーションが、ステレオ表示機
能を設けることを必要とする。ステレオ表示は、２次元
画面から３次元(３Ｄ)表示の幻影を与える。コンピュー
タ・グラフィックスにおけるステレオ表示は、一般的
に、分子模型、高度ＣＡＤ／ＣＡＭ、建築等のアプリケ
ーション及び他のアプリケーションにおいて用いられ、
立体表示によって所定の課題の理解や視覚化（科学的視
覚化）が改善される。また、コンピュータ・アプリケー
ションに対していわゆる「仮想現実(Virtual Realit
y)」を実現するためにステレオ表示を利用する傾向が見
られる。これらのアプリケーションの幾つかは、科学的
視覚化(Scientific Visualization)用であるが、３Ｄ及
びステレオ・アプリケーションの大多数は、娯楽（ゲー
ム）や教育用となるであろうと予想されている。このよ
うなアプリケーションの大きな市場可能性を現実のもの
とするために、ステレオ表示の性能を格段に向上させる
と共に複雑さとコストを低減するべく商品性における努
力がなされている。
【０００３】従来、２次元画面から３次元表示の幻影を
作成するために、多数のステレオ技術が用いられてき
た。これらの技術は全て、観察者の自然な立体視覚を真
似るために各々の目に対して僅かに異なる画像を固有に
かつ独立に与えようとするものである。従来の技術は、
左目と右目に対して同時であれ順次であれ別々の画像を
与えるものに分けられる。これらと同様の技術は、電子
的技術（コンピュータのＣＲＴ表示装置等）又は光学的
技術（映画の画面等）のいずれにおいても、ほとんどの
タイプのプレゼンテーション媒体へ適用できる。ステレ
オ３Ｄアプリケーションにおいて用いられるコンピュー
タ・ディスプレイは、一般的に前者の範疇に属してお
り、単一の表示画面からそれぞれの目に対して独自に交
互のフレームを提示する。本質的に、左目は、右目に対
して向けられたフレームを感知せず、また、その逆も同
様である。これは、ユーザがゴーグルを装着することに
より、右目に向けられるフレームが表示されるときには
左目の視野を遮り、また逆の場合は右目の視野を遮るこ
とによって行われる。さらに、重要な点は、それぞれの
目に与えられる別々のビュー（view:光景）が、連続的
に続く交互の表示フレームで提示されることである。
【０００４】コンピュータ・グラフィックスでは、表示
される画像が、多数の不連続なピクチャ・エレメントす
なわち画素へ分割されている。各画素は、出力表示モニ
タ上の物理的位置を表現し、そしてそれに関連する色又
は固有の陰影（グレイ）を具備することができる。画像
及びグラフィックス・システムでは、ディスプレイの各
画素が、メモリ素子に記憶されたデータにより表され
る。このディスプレイの表現を記憶するメモリ素子は、
通常、フレーム・バッファと称される。高解像度ディス
プレイは、通常、１６００×１２８０の画像すなわち２
０４８０００個の画素を有する。各画素値は、１〜３２
個又はそれ以上のビットにより表現することができ、従
って、画像を記憶するために大容量のメモリが必要とな
る。このような大容量の高速メモリが必要とされるの
で、ＤＲＡＭ(Dynamic Random AccessMemory)等の高密
度メモリ素子を使用しなければならない。
【０００５】ビデオ・ディスプレイ操作パターン及び更
新速度の特性のために、フレーム・バッファの更新につ
いては、（ビデオ発生回路を介する）ビデオ・モニタ表
示用の記憶値の走査から切り離す必要がある。その結
果、グラフィックス・フレーム・バッファの内容を画面
へ表示すると同時にグラフィックス・プロセッサすなわ
ち画像プロセッサがフレーム・バッファを新しいデータ
で更新できるように、ビデオＲＡＭ(ＶＲＡＭ)と称され
る特殊な形態のＤＲＡＭが開発された。ＶＲＡＭは、２
つの入出力(Ｉ／Ｏ)ポート（１つはランダム・アクセス
用、もう１つはシリアル・アクセス用）と、１つのアド
レス・ポートとを具備する。このようなメモリは、しば
しば、デュアルポート・メモリと称される。
【０００６】通常、ステレオ表示は、「ダブル・バッフ
ァ(Double Buffer)」技術を利用することによりコンピ
ュータ・グラフィックスにおいて実施される。ダブル・
バッファとして表示される画素表示データは、２つのサ
ブ画素フィールドヘ分けられる。これらの２つのフィー
ルドは、バッファＡ及びバッファＢとして割り当てられ
る。システムにより与えられる「バッファ選択(Buffer
Select)」信号は、２つのバッファのいずれを（他の属
性に従って）処理しかつ表示すべきかを示す。バッファ
選択信号を単純に変更することにより、ダブル・バッフ
ァアプリケーションに属している全てのダブル・バッフ
ァ画素が、ディスプレイ全体の任意の場所においてバッ
ファＡとバッファＢとの間で即座に切り換わる。さらに
別の好適な手段としては、次の表示フレームの開始ま
で、パレットＤＡＣ装置によりバッファＡとバッファＢ
との間の切り換えを切り離しておくことができる。
【０００７】ステレオ表示を行うとき、バッファＡが左
目の画像を含み、そしてバッファＢが右目の画像を含む
ことができる。各表示フレームの終わりにおいてステレ
オ・アプリケーションは、次の表示フレームが始まる前
にバッファＡとバッファＢとの間を切り換えることがで
きる。さらに、次の表示フレームが始まる前にステレオ
・アプリケーションは、表示が左目と右目との間で切り
換えられたという信号をステレオ・ビジョン・システム
に対して送らなければならない。バッファ切換及びステ
レオ・ビジョン・システムへの信号発生は、フレーム・
ブランキング期間に対してタイミング的に正確に合わせ
ることが重要である。そうしなければ、ステレオ表示効
果が全く損なわれてしまうであろう。このようなタイミ
ングずれによる視覚的影響は、ダブル・バッファ式コン
ピュータ・アニメーション・アプリケーションにおける
タイミングずれに比べて著しく悪化するであろう。従っ
て、ステレオ表示においては、それぞれの目に対して設
けられた別個のビューが交互に表示フレーム上に提示さ
れることが重要である。これらの別個のビューは、極め
て速いフレーム速度で連続的に提示されなければならな
い。なぜなら、それぞれの目は、フレームの半分を見る
だけだからである。表示のちらつき(flicker)を最小限
とするために、それぞれの目が一分間に少なくとも６０
フレームを受像しなければならず、従って、全体のフレ
ーム速度は少なくとも毎秒１２０フレームとなる。
【０００８】
【発明が解決しようとする課題】ダブル・バッファ方式
を用いるステレオ表示における主な問題点は、２つのバ
ッファ間のタイミング及び正確な同期である。ステレオ
表示は、非常に高速のフレーム速度を必要とし、さら
に、２つのバッファ間の切換がフレーム毎に生じること
を必要とする。このことは、フレーム速度が遅い上に完
全なフレーム同期の必要もなく数フレーム毎にバッファ
切換が発生するダブル・バッファ方式のアニメーション
とは対照的である。ステレオ・アプリケーションは、非
常に正確にバッファ選択を制御する必要があるのみでな
く、左右の目の遮蔽を可能とするためにステレオ・ビジ
ョン・システムに対して左右の切換を示す信号を正確に
発生しなければならない。
【０００９】表示に対して経時変化特性を与えるアプリ
ケーション、例えばステレオ・アプリケーションは、一
般的に、コンピュータ・システムの中央演算処理装置
（ＣＰＵ）で実行される。これらの特性を適切に制御す
るべく正確に同期された制御を可能とするために、ＣＰ
Ｕは、コンピュータのグラフィックス・システム内のフ
レーム・ブランキングの状態を監視しなければならなく
なる。一般的には「ポーリング方式」を用いる（幾つか
のグラフィックス・システムでは、垂直ブランキング割
込み方式を用いる）。ポーリング方式は、連続ループで
実行されるソフトウェアによるが、状態の変化を待ちな
がら状態レジスタを読み続けるものであり、これはＣＰ
Ｕサイクルを非常に無駄にする。フレーム・ブランキン
グが生じると同時に、ＣＰＵは、例えば適宜のウィンド
ウ属性テーブル(Window AttributeTable)のエントリ内
のバッファ選択信号を更新し、そしてステレオ・ビジョ
ン・システムに対して左右の切換が生じたことを示す信
号を送らなければならない。ＣＰＵは、グラフィックス
・システム及びステレオ・ビジョン・システムとの間の
信号入出の遅延（及びボトルネック）を考慮しつつ、こ
れらのオペレーションのタイミング制御を極めて正確に
行わなければならない。ＣＰＵがリアルタイムＯＳ（オ
ペレーティング・システム）を実行している場合には、
十分に正確なタイミングが実現されるが、多くのコンピ
ュータ（特に、デスクトップ・コンピュータ）はリアル
タイムＯＳを用いては実行されない。このため、ＣＰＵ
で実行されるステレオ・アプリケーションは、頻繁に優
先割込みをされやすく、長時間スワップアウトされる可
能性があるので、バッファ切換のミスタイミングの確率
が極めて高い。この問題は、ステレオ・アプリケーショ
ンがＣＰＵを完全に占有して他の全てのアプリケーショ
ンを締め出すことにより部分的に緩和することができる
が、コンピュータ上の他の全てのアプリケーションは、
ＯＳ自体も含めて無駄な停止状態となってしまう。これ
は、プログラミング形式として好ましくないだけでな
く、コンピュータを「ハング状態」としたりユーザを締
め出したりすることもある。従って、２つのバッファ間
の切換及びステレオ・ビジョン・システムへの信号発生
の完全なタイミング及び同期は、補償されていない。こ
のように、ステレオ効果を維持するためにリアルタイム
でバッファ選択を実行しなければならず、かつ、それは
ＣＰＵ及びシステム・バスのサイクルを多量に消費する
ので、そのコンピュータ・システムの性能は著しく低下
させられる。
【００１０】
【課題を解決するための手段】グラフィックス・ディス
プレイ・サブシステムは、表示属性として、内部的にタ
イミング制御される経時変化特性を提示する。このグラ
フィックス・ディスプレイ・サブシステムは、可変の表
示特性をもつ画素の連続的画像フレームを表示する表示
装置と、画像フレームをその表示装置へ転送する回路と
を有する。１又は複数の画素に関連する表示属性が属性
テーブルにセットされているとき、１又は複数の画素が
選択される。回路は、選択された時間間隔の間、表示装
置上に表示されている選択された画素の表示特性を変化
させる。好適例では、可変の表示特性は、ステレオ画像
表示、画像輝度制御、又は、画像混成制御のいずれかで
ある。本発明における上記及び他の目的、特徴、及び利
点は、以下の詳細な説明により明らかとされよう。
【００１１】
【発明の実施の形態】図１は、本発明の好適例において
用いられるグラフィックス・ディスプレイ・システムの
ブロック図である。グラフィックス・ディスプレイ・シ
ステムは、グラフィックス制御装置１０、グラフィック
ス・メモリ（ＶＲＡＭ）２０、グラフィックス・デジタ
ル−アナログ変換器（パレットＤＡＣ）１００、及び表
示装置５０を有する。パレットＤＡＣは、しばしば「Ｒ
ＡＭＤＡＣ」又は「ＬＵＴ−ＤＡＣ」とも称される。シ
ステム・バス４０は、グラフィックス・ディスプレイ・
システムを、コンピュータ・システムの他の部分へ接続
する。グラフィックス制御装置１０は、システム・バス
４０へ接続された中央演算処理装置又はメモリ素子（図
示せず）から、ＣＲＴ表示装置上に表示されるべき情報
を受信する。この情報は、表示画素データを含む。グラ
フィックス制御装置１０は、グラフィックス・メモリ２
０を更新するために、表示画素データ、アドレス指定情
報、及び制御信号を伝送する。グラフィックス・メモリ
２０は、パレットＤＡＣ１００へのシリアル・データ・
バス上へシリアル画素データを与える。パレットＤＡＣ
１００は、受信された表示画素データを処理し、それを
アナログ信号へと変換する。このアナログ信号は、視覚
的画像として提示するべく付設された表示装置５０（通
常、ＣＲＴ）を駆動する。
【００１２】図２は、本発明の好適例による、内部的に
タイミング制御されるステレオ表示をもつパレットＤＡ
Ｃ１００を示すブロック図である。グラフィックス・メ
モリ２０は、立体的な表示データの１又は複数の画像フ
レームを格納し、各フレームは複数の画素を有し、そし
て各画素は２又はそれ以上のサブ画素フィールドを有す
る。サブ画素フィールドは、そのフレームの多数のフレ
ーム・バッファを表す。パレットＤＡＣ１００は、現在
表示されている画像の一部としてグラフィックス・メモ
リ２０から複数の画素のうちの代表的画素１０２を受信
する。図２に示すように、各画素１０２は、第１のサブ
画素フィールド１１２（バッファＡ）と第２のサブ画素
フィールド１１４（バッファＢ）とに分割される。フレ
ーム・バッファの１つであるバッファＡ又はバッファＢ
は、現在の画像フレームの左目フレーム・バッファを格
納し、そしてもう一方は右目フレーム・バッファを格納
する。バッファＡ及びバッファＢは、パレットＤＡＣ１
００に対して同時に与えられる。例えば、３２ビットの
画素は、２つの１６ビットのサブ画素フィールドを有す
るものとしてパレットＤＡＣ１００により処理される。
この場合、ステレオ表示を与えるために、一方のサブ画
素フィールドは左目フレーム用であり、もう一方のサブ
画素フィールドは右目フレーム用である。パレットＤＡ
Ｃ１００がダブル・バッファ・アプリケーション用にプ
ログラミングされているとき、パレットＤＡＣは、バッ
ファＡのデータ又はバッファＢのデータのいずれかを処
理することにより、ダブル・バッファ画素フォーマット
を用いて表示画素データに対して作用する。
【００１３】一般的に、ワークステーション・グラフィ
ックス、そして特に、マルチメディア・ワークステーシ
ョン・ディスプレイは、ダブル・バッファ表示機能を実
現する。ダブル・バッファ表示は、本来、更新された表
示フレーム間の継ぎ目のない変化を可能とするために工
夫された。１つのバッファが表示されているとき、前面
画面においていかなる好ましくない加工も生じることな
くもう１つのバッファを更新することができる。そのバ
ッファの更新が完了し、そして現在の表示フレームの末
尾の直後にバッファ選択を切り換えることができ、次の
フレームにおいて新たに更新されたバッファの表示が可
能となる。このプロセス自体は、次のフレームにおいて
繰り返される。すなわち、新たに更新されたバッファが
表示され、そしてもう一方のバッファの表示データが後
のフレームのために更新される。このようにして、ダブ
ル・バッファ表示は、表示データの実際の更新を観察者
から隠すことにより、更新が完了したならば直ちにその
更新の結果を表示装置へ転送することができる手段を提
供する。
【００１４】高度なワークステーション・グラフィック
スにおいては、シングル・バッファ・アプリケーション
表示する第１のウィンドウとダブル・バッファ・アプリ
ケーションを表示する第２のウィンドウが、画面上に同
時に表示される場合がある。これは、ワークステーショ
ンのパレットＤＡＣに対し、各画素について２つのタイ
プのデータ、すなわちウィンドウ識別子(Window Identi
fier)と画素表示データを伝送することにより行われ
る。ＷＩＤは、その画素が属するウィンドウ、アプリケ
ーション、又は画素クラスを識別するポインタである。
ＷＩＤは、パレットＤＡＣ１００のメモリ１０４に常駐
するウィンドウ属性テーブル（ＷＡＴ）からその画素の
種々の属性を調べるために、パレットＤＡＣにより用い
られる。ＷＡＴに格納される属性は、画素データのフォ
ーマット、その画素データに関連する表示層の存在と番
号、その画素データを表示層間に区分けする方法、各表
示層の画素データに対して適用される処理形式、及び、
いずれの層を表示するかを決定する基準を規定する。種
々の画素クラスのこれらの属性は、ワークステーション
上で実行中のアプリケーション・ソフトウェアによりＷ
ＡＴへロードされる。
【００１５】ウィンドウ属性テーブルへ与えられる属性
の１つは、「ダブル・バッファ」のアプリケーションと
「シングル・バッファ」のアプリケーションとを区別す
るために用いられる。（所与のＷＩＤについての）ＷＡ
Ｔからの属性が、ダブル・バッファ・アプリケーション
の存在を示すとき、そのＷＩＤをもつ画素表示データが
２つのサブ画素フィールドへ分割される。これら２つの
フィールドは、バッファＡ及びバッファＢとして割り当
てられる。ＷＡＴからの更なる属性（ダブル・バッファ
選択）は、２つのバッファのいずれが（他の属性に従っ
て）処理され表示されるべきかを示す。所与のＷＩＤに
ついてのＷＡＴないのダブル・バッファ選択属性を単純
に変更することにより、同じＷＩＤをもつダブル・バッ
ファ・アプリケーションに属する全てのダブル・バッフ
ァ画素が、表示全体のいずれの場所においてもバッファ
ＡとバッファＢとの間で即座に切り換わる。別の好適な
手段としては、パレットＤＡＣ装置が、次の表示フレー
ムの開始までバッファＡとバッファＢとの間の切り換え
を切り離しておくことができる。シングル・バッファ・
アプリケーションは、１つのバッファのデータのみをパ
レットＤＡＣへ与えるので、バッファ選択属性を設けて
いないかあるいはその代わりに、バッファ選択属性を、
単一のバッファ・データをロードされるバッファ（例え
ば、バッファＡ）へ常時セットしている。
【００１６】自明であるが、このような高度なグラフィ
ックス・システム及びワークステーションは、各ウィン
ドウベースでダブル・バッファ表示機能を可能とする。
しかしながら、設けられる制御は、各画素ベースであ
る。このことにより、アプリケーションを任意の形状の
ウィンドウに表示することが可能となる。ＷＩＤ及びＷ
ＡＴ内に置かれる属性を用いることにより、ダブル・バ
ッファ表示機能を任意のウィンドウ又はウィンドウの組
に対して選択的に適用することができ、ダブル・バッフ
ァ・アプリケーションとシングル・バッファ・アプリケ
ーションとを同時に表示することが可能となる。
【００１７】図２に示すように、ステレオ表示（及びダ
ブル・バッファ表示）の間、画素１０２は、第１のサブ
画素フィールド１１２（バッファＡ）及び第２のサブ画
素フィールド１１４（バッファＢ）へ分割される。当業
者には自明であるが、各表示画素は、バッファＡ及びバ
ッファＢにそれぞれ格納される２つのサブ画素フィール
ド１１２、１１４からなる。従って、バッファＡは、一
方の目（例えば、右目）の画像フレームの表示画素デー
タを含み、そのデータはその画像フレーム内の各画素に
ついてのサブ画素フィールド１１２からなる。そして、
バッファＢは、他方の目（例えば、左目）の画像フレー
ムの表示画素データを含み、そのデータはその画像フレ
ーム内の各画素についてのサブ画素フィールド１１４か
らなる。例えば、画素１６ビットのステレオ・アプリケ
ーションは、画素あたり３２ビットのアプリケーション
としてシステムのＶＲＡＭへロードされることになる。
特定の表示フレーム（すなわち、バッファ）が選択さ
れ、その選択されたサブ画素フィールド１１２又は１１
４内の１６ビットが、パレットＤＡＣ１００により処理
され変換される。
【００１８】当業者には自明であるが、メモリ素子２０
は、ＶＲＡＭ当の高速ＤＲＡＭ素子である。ステレオ表
示の間、メモリ素子２０に記憶された画素データは、論
理的に２つの論理フレームバッファ、バッファＡ及びバ
ッファｂへ分割され、それぞれが各画素についての２つ
のサブ画素フィールドの１つを格納する。別の手段とし
て、各論理バッファを、物理的に分離されたメモリ素子
に記憶してもよい。本発明は、任意の形式のメモリ構成
において具現化することができ、よって本発明は、本発
明の好適例のメモリ構成に限定されない。
【００１９】図２に示すように、本発明のバッファ選択
回路は、現在の画像フレーム中にアクセスされその画素
データを画素処理回路１３０へ出力する、バッファＡ又
はバッファＢの１つを選択するためにバッファ選択信号
を発生する。画素処理回路１３０は、カラー検索テーブ
ル（「パレット」）、ガンマ補正テーブル、カラー空間
変換、直接カラー拡大、及び、直接カラー・バイパス回
路を含み、これらの全てが、アクセスされた画素データ
を既知の技術により処理する。その後、処理された画素
データは、ＲＧＢ ＤＡＣ１１６へ出力され、ＣＲＴ等
のモニタ表示装置を駆動するためのアナログ・ビデオ信
号（ＲＧＢ＿ＯＵＴ）又はＬＣＤ表示装置を駆動するた
めに用いられるデジタル信号へと変換される。
【００２０】パレットＤＡＣ１００は、メモリ又はレジ
スタ１０４を含む。メモリ１０４は、パレットＤＡＣ装
置のＷＡＴからなる。ＷＡＴの各エントリは、３つの属
性ビット（及び、図示しない他の属性ビット）を含み、
これらは、所与の画素クラスのステレオ表示機能を制御
しかつ選択する。その画素クラスは、任意の所与のアプ
リケーション・ウィンドウ又はアプリケーション・ウィ
ンドウの組を表現することができ、画面上の任意の場所
に表示することができる。ステレオ表示へ適用可能な３
つの属性ビットは、ダブル・バッファ・イネーブル、ダ
ブル・バッファ選択、及び、ステレオ表示イネーブルで
あり、これらはそれぞれ、ＤＢＥレジスタ１０６、ＤＢ
Ｓレジスタ１０８、及びＳＤＥレジスタ１１０へ記憶さ
れる。この好適例では別々のレジスタが図示されている
が、全ての属性を、単一のレジスタ又はメモリ内の１又
は複数のビット属性として記憶することができる。さら
に、別の好適例では、他の属性をＷＡＴ内に表すことも
できる。例えば、一好適例では、「輝度属性」が含まれ
る。輝度属性がＣＰＵによりセットされるとき、パレッ
トＤＡＣ１００は、セットされた属性に関連する画素ク
ラスの輝度レベルを所定の時間の間変更することができ
る。このようにして、例えば、所与のウィンドウの表示
画像が、表示画面からゆっくりと消えていくようにする
ことができる。別の実施例では、ＷＡＴ内に「混成属
性」が含まれる。混成属性がＣＰＵによりセットされる
とき、パレットＤＡＣ１００は２つの別個の画像フレー
ムからの画素データを組み合わせて表示される画像を作
成する。所与の画像フレームから導出される表示画像の
パーセントは、所定のレベルから開始して、所定の時間
の間増加し又は減少する。このようにして、例えば、表
示画面上において第１の画像が第２の画像へとゆっくり
と「変移」していくようにすることができる。
【００２１】ＤＢＥレジスタ１０６は、ダブル・バッフ
ァ・イネーブル属性を格納し、この属性は、双方のダブ
ル・バッファ又はステレオ表示をイネーブルとする。Ｄ
ＢＳレジスタ１０８は、ダブル・バッファ選択属性を格
納し、この属性は、ダブル・バッファ表示のための適切
なフレーム・バッファを選択し、そしてステレオ表示の
ために右目の画像フレームとしてフレーム・バッファＡ
又はフレーム・バッファＢを選択する。ＳＤＥレジスタ
１１０は、ステレオ表示イネーブル属性を格納し、この
属性は、関連するウィンドウ識別子（ＷＩＤ）について
いずれの画素クラスがステレオ表示として表示されるべ
きかを示す。ステレオ表示イネーブル属性がセットされ
ていれば、グラフィックス・メモリ２０内のフレーム・
バッファは、ステレオ表示のために左右の画像フレーム
を連続的に記憶し続ける。
【００２２】ダブル・バッファ又はステレオ表示を実行
するべくパレットＤＡＣ１００イネーブルとするため
に、グラフィックス・アプリケーションによりＤＢＥレ
ジスタ１０６内のダブル・バッファ・イネーブル・ビッ
トをセットしなければならない。従って、ＤＢＥが
「１」に等しいとき、画素データがダブル・バッファ又
はステレオ・バッファをもつと解釈され、「１」でない
とき、シングル・バッファと解釈される。ＤＢＥが「ダ
ブル・バッファ」の存在を示すとき、ステレオ表示イネ
ーブル属性は、バッファ対の画素データが汎用的なダブ
ル・バッファであるか又は「ステレオ・ダブル・バッフ
ァ」であるかを示す。その画素データがステレオ・ダブ
ル・バッファであるならば、パレットＤＡＣ１００は、
フレーム空白期間毎に内部でフレーム・バッファを切り
換える。このようにパレットＤＡＣ装置によって、ステ
レオ・アプリケーション及びＣＰＵは、フレーム空白期
間毎にバッファを切り換えるタスクを行う必要がなくな
った。
【００２３】好適例では、フレーム・バッファＡは、一
方の目についての画像フレームを格納し、フレーム・バ
ッファＢは他方の目についての画像フレームを格納す
る。ステレオ表示アプリケーションは、ＤＢＳレジスタ
１０８内のダブル・バッファ選択属性をセットすること
により、いずれのフレーム・バッファが右目の画像フレ
ームを格納するかを指標する。バッファＡが右目の画像
フレームを格納する場合、ＤＢＳレジスタ１０８がセッ
トされており、そしてバッファＢが右目の画像フレーム
を格納する場合、ＤＢＳレジスタ１０８がリセットされ
ている。
【００２４】ステレオ選択信号発生器１２６は、ステレ
オ表示のためのシーケンスを与える。ステレオ選択信号
発生器１２６は、「０」と「１」との間で変わる出力状
態を有し、表示装置（ＣＲＴ５０）のフレーム空白期間
に応答して状態を変更する双安定機構又はラッチ機構を
設けている。ステレオ選択信号は、表示装置の第１のフ
レーム空白期間の間に第１の極性へと切り換わり、表示
装置の次のフレーム空白期間の間に第２の極性へと切り
換わる。好適例では、「０」状態が左目フレームを示す
ために用いられ、「１」状態が右目フレームを示すため
に用いられる。ステレオ選択信号発生器１２６は、ＡＮ
Ｄゲート１２４に対してステレオ選択信号を出力する。
この双安定機構又はラッチ機構の状態は、現在の画像フ
レームにおいていずれのフレーム（右／左）が表示され
ているかを示す信号をステレオ・ビジョン・システムに
対して送るためにパレットＤＡＣ１００による出力とし
ても与えられる。
【００２５】ステレオ表示イネーブル属性がＳＤＥレジ
スタ１１０にセットされている場合、ＡＮＤゲート１２
４の出力がステレオ選択信号と一致する。この出力は、
ＤＢＳレジスタ１０８に記憶されたダブル・バッファ選
択属性と共にＸＯＲゲート１２２へ入力される。ＸＯＲ
ゲート１２２の出力及びＤＢＥレジスタ１０６に記憶さ
れたダブル・バッファ・イネーブル属性は、ＡＮＤゲー
ト１１８へ入力される。ＡＮＤゲート１１８は、マルチ
プレクサ（ＭＵＸ）１２０を制御するために用いられる
バッファ選択信号を発生する。マルチプレクサ１２０の
出力として、バッファ選択信号「０」は、所与の画素１
０２のサブ画素フィールド１１２を選択し、バッファ選
択信号「１」は、所与の画素１０２のサブ画素フィール
ド１１４を選択する。
【００２６】当業者には自明であるが、グラフィックス
・メモリ２０からパレットＤＡＣ１００へ転送される画
像フレームの各画素について、マルチプレクサ１２０を
制御するべく発生されたバッファ選択信号により適宜の
左目又は右目のサブ画素フィールドが選択される。適宜
のサブ画素フィールドが画像フレーム全体について選択
されることにより、左又は右のフレーム・バッファ全体
が画素処理回路１３０により処理される。表示フレーム
のシーケンスは、左目及び右目を示す２つのフレームタ
イプの交互のシーケンスとなるように配慮される。ステ
レオ表示の属性をもたない全ての画素データについて
は、左目フレーム及び右目フレームの双方に同じデータ
が表示される。ＤＢＥが「１」の場合、ＤＢＳはいずれ
のバッファ（バッファＡ又はバッファＢ）が右目の画像
フレームを格納するかを示すために用いられる。ＤＢＥ
が「１」でありかつＳＤＥが「０」である場合、ダブル
・バッファは、ＤＢＳの値に完全にかつ静的に依存して
選択されるバッファ選択による汎用的タイプのダブル・
バッファ表示である。ＤＢＥが「１」でありかつＳＤＥ
が「１」である場合、ステレオ表示がイネーブルとされ
かつ選択されるバッファ選択がバッファＡとバッファＢ
との間でフレーム毎に交代する。ステレオ表示がイネー
ブルとされる（ＳＤＥが「１」）場合、ＤＢＳが「１」
のときバッファＢは左目フレームに表示され、バッファ
Ａは右目フレームに表示される。パレット１００の上記
の回路についての論理表を、下の表１に示す。ここで、
ＤＢＥが「０」のとき、画素データがシングル・バッフ
ァとして解釈されることにより画素全体１０２が各画像
フレームについて画素処理回路１３０により処理される
ことになることを注記する。
【００２７】
【表１】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＤＢＥ ＳＤＥ ＤＢＳ 右目 バッファ選択 −−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ Ｘ Ｘ Ｘ ０→バッファＡ １ ０ ０ Ｘ ０→バッファＡ １ ０ １ Ｘ １→バッファＢ １ １ ０ ０ ０→バッファＡ １ １ ０ １ １→バッファＢ １ １ １ ０ １→バッファＢ １ １ １ １ ０→バッファＡ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【００２８】上記のように、ＣＰＵ又はアプリケーショ
ン・ソフトウェアからの介入なくバッファ間の切り換え
とフレーム空白期間との絶対的に正確な同期を実現する
ための本発明のパレットＤＡＣは、非常に簡単である。
各表示フレームの終わりにおいて、ステレオ・アプリケ
ーションは、次の表示フレームが始まる前にバッファＡ
とバッファＢを切り換える。バッファの切り換え及びス
テレオ・ビジョン・システムへの信号発生は、ステレオ
表示効果を保存しつつフレーム空白期間に対して正確に
タイミングを合わせられる。このようにして、それぞれ
の目に対して与えられる別個の視野が、交互の表示フレ
ーム上に提示されることになる。それぞれの目はフレー
ムの半分のみを見るので、これらの別個の視野は極めて
速いフレーム速度で連続的に提示される。表示フリッカ
を最小限に維持するためには、それぞれの目が少なくと
も毎秒６０フレームを受像しなければならない。すなわ
ち、全体のフレーム速度は、少なくとも毎秒１２０フレ
ームとなる。
【００２９】さらに、本発明の好適例では、ユーザのゴ
ーグルにおける目の空白を切り換えるためにステレオ・
ビジョン・システムに対して信号のタイミングを正確に
合わせるタスクを、アプリケーション及びＣＰＵが行わ
なくともよいように、パレットＤＡＣ１００は、左目フ
レーム又は右目フレームのいずれが現在表示されている
のかを示す外部出力信号（左／右）を設けている。さら
に、次の表示フレームが始まる前に、表示が左目と右目
との間で切り換わったことを示す信号をステレオ・ビジ
ョン・システムに対して送る。ここで、ステレオ表示の
制御は各画素ベースで設けられるが、ステレオ表示機能
は各ウィンドウベースで設けられることは明らかであろ
う。これにより、アプリケーションを、任意の形状のウ
ィンドウに表示することができる。ステレオ属性は、任
意のウィンドウ又はウィンドウの組に対して選択的に適
用できるので、ステレオ・アプリケーションと非ステレ
オ・アプリケーションとを同時に表示することが可能で
ある（非ステレオ・アプリケーションでは、右目フレー
ムと左目フレームの双方に同じ画像を表示する。）
【００３０】図３は、本発明の好適例による、内部的に
タイミング制御されるステレオ表示を実現するグラフィ
ックス・ディスプレイ・サブシステムにおける方法の流
れ図である。このプロセスは、パレットＤＡＣ１００が
表示装置上に表示する現在の画像フレームの受信を開始
するとき、ステップ２００において開始する。ステップ
２０２において、各画像毎に左目バッファと右目バッフ
ァとを交互に選択するバッファ選択信号が発生される。
バッファ選択信号は、現在の画像フレームの間、ダブル
・バッファ選択属性により選択されるとおりに左目バッ
ファ又は右目バッファを選択する。そして、次の画像フ
レームの間、もう一方のバッファを選択する。同様に、
新たな各画像フレーム毎に左目バッファと右目バッファ
との間を交互に選択し続ける。このようにして、連続す
る左目画像フレームと右目画像フレームとが、１つおき
にユーザに対して交互に提示される。
【００３１】ステップ２０４において、現在の画像フレ
ームの画素がパレットＤＡＣ１００により受信される。
受信された画素は、関連するＷＩＤをもち、受信された
画素がいずれの画素クラスに属するかを示す。判断ブロ
ック２０６において、受信された画素についてダブル・
バッファ・イネーブル属性がセットされているか否かが
判断される。この属性は、受信された画素のＷＩＤにつ
いてのＷＡＴ内に示されている。ダブル・バッファ・イ
ネーブル属性がセットされていない場合、ステップ２０
８において、受信された画素がシングル・バッファ表示
として表示される。ダブル・バッファ・イネーブル属性
がセットされている場合、判断ブロック２１０へ進み、
受信された画素についてステレオ表示イネーブル属性が
セットされているか否かが判断される。この属性も、受
信された画素のＷＩＤについてのＷＡＴ内に示されてい
る。ステレオ表示イネーブル属性がセットされていない
場合、ステップ２１２において、受信された画素がダブ
ル・バッファ表示として表示される。受信された画素に
ついてステレオ表示イネーブル属性がセットされている
場合、判断ブロック２１４へ進み、受信された画素につ
いてダブル・バッファ選択属性がセットされているか否
かが判断される。ダブル・バッファ選択属性がセットさ
れている場合、ステップ２１６において、バッファＡが
右目バッファとしてセットされる。受信された画素につ
いてダブル・バッファ選択属性がセットされていない場
合、ステップ２１８において、バッファＢが右目バッフ
ァとしてセットされる。
【００３２】その後、プロセスはステップ２２０へ進
み、バッファ選択信号により選択されたバッファに格納
された画素データが表示される。バッファ選択信号は、
ステップ２０２で与えられた現在の画素フレームについ
ての左目バッファ又は右目バッファを選択することにな
る。現在の画像フレームについて受信された画素のいず
れのサブ画素フィールドが表示されることになるかは、
このバッファ選択信号及びダブル・バッファ選択属性の
関数であり、いずれのサブ画素フィールドが左目フレー
ムでありいずれのサブ画素フィールドが右目フレームで
あるかを示す。
【００３３】ステップ２２０、ステップ２０８、又はス
テップ２１２において受信された画素について選択され
たサブ画素フィールドを表示した後、プロセスは、判断
ブロック２２２へ進み、現在の画像フレームの全ての画
素がパレットＤＡＣ１００により受信されたか否かが判
断される。全て画素が受信されていない場合、プロセス
はステップ２０４へ戻り、現在の画像フレームの次の画
素が受信され処理される。全ての画素が受信され表示さ
れた場合、ステップ２２４へ進み、新たな画像フレーム
が現在の画像フレームとして選択される。そしてステッ
プ２０４へ戻り、その新たな現在の画像フレームの第１
の画素が、パレット１００により受信される。新たな画
像フレームの間、バッファ選択信号は、それ以前のフレ
ームからもう一方のバッファを選択するために切り換わ
っている。その後、新たな現在の画像レームについて、
本発明のプロセスが繰り返される。
【００３４】本発明の別の実施例では、ＣＰＵによりメ
モリ１０４のレジスタに輝度属性がセットされ、所与の
時間間隔の間表示される画像フレームの輝度レベルを下
げる。このようにして、表示画像がゆっくりと表示画面
から消える。図４は、本発明の好適例による、内部的に
タイミング制御される表示画像の輝度変化を実現するグ
ラフィックス・ディスプレイ・サブシステムのブロック
図を示す。画素データは、パレットＤＡＣ ＶＲＡＭ内
のフレーム・バッファで受信される。画素データは、画
素表示データへ分割され、画素表示データ処理回路３０
０へ入力される。そして、各画素についての画素ＷＩＤ
は、ウィンドウ属性テーブル３０２へ渡される。標準的
画素属性は、画素表示データ処理回路３００へ送られ、
表示画像出力のウィンドウ・サイズ、位置、重なり等を
指示する。ウィンドウ属性テーブル３０２はさらに、
「０」と「１」との間で上昇又は下降する任意の範囲に
亘って所定の時間の間変化する「輝度属性」を出力す
る。輝度属性は、マルチプレクサ３０４〜３０８におい
て画素表示データ処理回路３００からのＲＧＢ信号出力
と掛け合わされる。これにより、所定の時間の間輝度の
変化する出力Ｒ′、Ｇ′、Ｂ′を表示装置に対して発生
する。輝度属性をいかに制御するかによって、後述する
ように、表示画像を表示画面上にゆっくりと出現させた
り消失させたりすることができる。
【００３５】図５は、本発明の好適例による、内部的に
タイミング制御される表示画像の輝度変化を実現する方
法の流れ図である。ステップ３５０において開始され
る。ステップ３５２において、画素又は画素クラスの輝
度属性が、ＣＰＵにおいて実行中のグラフィックス・ア
プリケーションによりＷＡＴにセットされる。その後、
ステップ３５４へ進み、ＷＡＴ内の輝度属性セットを有
する画素クラス内の全ての画素が表示され、又は表示さ
れ続ける。その後、ステップ３５６において、ＷＡＴ内
の輝度属性セットを有する画素クラス内の全ての画素の
輝度レベルが、選択された時間間隔の間、一定速度で変
化させられる。選択された時間間隔が終了すると、プロ
セスはステップ３５８において終わる。
【００３６】別の実施例においては、「混成属性」がＷ
ＡＴ内に含まれる。混成属性がＣＰＵによりセットされ
るとき、パレットＤＡＣ１００は、２つの別個の画像フ
レームからの画素データを組み合わせることにより表示
される画像を作成する。所与の画像フレームから導出さ
れる表示画像のパーセントは、所定のレベルから開始
し、所与の時間間隔の間増加し又は減少する。このよう
にして、例えば、表示画面上の第１の画像が、第２の画
面へとゆっくりと「変移」していくことができる。混成
機能を実施する装置及び方法は、本出願人による米国特
許出願第08/466,569号に開示されている。
【００３７】図６は、本発明の好適例による、内部的に
タイミング制御される混成機能を実現するグラフィック
ス・ディスプレイ・サブシステムのブロック図である。
画素データは、第１の画素表示データ処理回路４００及
び第２の画素表示データ処理回路４０２へ送られる画素
表示データと共に、ＶＲＡＭから受信される。画素表示
データ処理回路４００は、第１の表示層を発生する。画
素表示データ処理回路４０２は、例えば、重畳層として
用いることができる第２の表示層を発生する。各画素に
ついての画素ＷＩＤは、ウィンドウ属性テーブル４０４
へ渡される。標準的画素属性は、画素表示データ処理回
路４００及び４０２へ送られる。画素表示データ処理回
路４００、４０２からの第１のカラー出力の各々は、互
いに対となり、混成器４０６、４０８、４１０へそれぞ
れ入力される。すなわち、Ｒ１及びＲ２は混成器４０６
へ入力されてＲ′を生成し、Ｇ１及びＧ２は混成器４０
８へ入力されてＧ′を生成し、そしてＢ１及びＢ２は混
成器４１０へ入力されてＢ′を生成する。各混成器４０
６、４０８、４１０は、混成値（α）により制御され
る。混成値は、所与の時間間隔の間、例えば０．０〜
１．０若しくは１．０〜０．０の範囲で、あるいは０．
０〜１．０以内のもっと小さな範囲で変化する。各混成
器４０６、４０８、４１０の各々により生成された混成
出力は、式：αＡ＋（１−α）Ｂに従う混成値の関数と
して発生される。ここで、αは混成値であり、Ａは所与
の混成器の第１の入力でありＢは所与の混成器の第２の
入力である。混成出力Ｒ′、Ｇ′、Ｂ′は、混成画像を
生成するべく表示装置へ出力される。選択された時間間
隔の間、混成値が変化することにより、後述するよう
に、例えば表示画像が、第１の表示画像から開始してゆ
っくりと第２の表示画像へと混ざっていくようになる。
【００３８】図７は、本発明の好適例による、内部的に
タイミング制御される画像混成を実現する方法の流れ図
である。プロセスは、ステップ４５０において開始さ
れ、ステップ４５２において、第２の画像へと混成され
「移行」させられるべき表示画像の画素クラスについ
て、混成属性がＷＡＴ内にセットされる。ステップ４５
２へ進み、セットされた混成属性を有する画素クラス内
の全ての画素が、ＣＲＴ上に表示されるか又は表示され
続ける。その後、ステップ４５６において、２つの別個
の画像フレームの混成レベルが、選択された時間間隔の
間、セットされた混成属性を有する全ての画素について
変化させられる。選択された時間間隔が終了すると、ス
テップ４５８においてプロセスは終わる。
【００３９】図８は、本発明の好適例による、経時変化
する表示属性を生成するために内部的にタイミング制御
される回路のブロック図である。信号除算器５００が、
各表示フレームの終わる時を示す「フレーム終了」信号
を受信する。信号除算器５００は、入力するフレーム終
了信号をＮで割ることにより、Ｎ個のフレーム毎に１回
の信号を、Ｎ番目のフレームの終わりに出力する。信号
除算器５００の出力は、「ステップ・パラメータ・イネ
ーブル」信号と共にＡＮＤゲート５０２へ入力される。
ステップ・パラメータ・イネーブル信号は、ＷＡＴ内の
特定の表示属性が経時変化特性を有するために必要なと
きにセットされる。すなわち、このステップ・パラメー
タ・イネーブル信号は、混成属性や輝度属性等の表示属
性が、ＷＡＴ３０２、４０４からの表示属性の出力制御
においてステップ変化を必要とするときにセットされ
る。ＡＮＤゲート５０２の出力は、「ステップ・パラメ
ータ」信号であり、比較器５０６（初期設定）の出力と
共にＡＮＤゲート５０４へ入力される。ＡＮＤゲート５
０４からの出力は、レジスタ５０８の書込みイネーブル
ピンへ入力される。レジスタ５０８は、この経時変化回
路の出力として動作するパラメータ値を格納する。自明
であるが、このパラメータ値は、輝度属性又は混成値と
することができる。レジスタ５０８は、ＷＡＴ内のレジ
スタとして実施することも、あるいは、ＷＡＴ内のエン
トリにより指示されるレジスタの可変パラメータ・テー
ブル内のエントリとして別個に実施することもできる。
パラメータ値は、初期に所望の開始値でレジスタ５０８
へロードされる。レジスタ５０８の出力は、レジスタ５
１２に記憶されたステップ値と共に算術演算ユニット５
１０へ入力される。所望のステップ値もまた、レジスタ
５１２に予めロードされる。算術演算ユニット５１０
（増加又は減少のいずれかにセットされている）は、ス
テップ値によりパラメータ値を増加又は減少させ、レジ
スタ５０８の書込みイネーブルピンにおいてＡＮＤゲー
ト５０４からの信号が受信されたとき、Ｎ個のフレーム
毎に１回得られたパラメータ値をレジスタ５０８へロー
ドする。レジスタ５０８の出力もまた、レジスタ５１４
からの出力と共に比較器５０６へ入力される。レジスタ
５１４は、パラメータ値について所定のストップ値を格
納する。この予め選択されたストップ値もまた、レジス
タ５１４へ予めロードされている。パラメータ値が、比
較器５０６に設定された比較処理（等しい、より大き
い、又は、より小さいのいずれか）をトリガーすると
き、比較器５０６の出力はリセットされ、それによりＡ
ＮＤゲート５０４の出力をディスエーブルとする。この
時点、この選択された時間間隔の終了のとき、パラメー
タ値における変化が止まる。
【００４０】以上、本発明を特に好適例を参照して示し
説明したが、当業者であれば、本発明の趣旨及び範囲を
逸脱することなく形態及び詳細における様々な変形が可
能であることは自明であろう。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４２】（１）内部的にタイミング制御されるステ
レオ表示を有するグラフィックス・ディスプレイ・サブ
システムであって、画素データを記憶する第１のバッフ
ァ手段及び第２のバッファ手段と、連続的な画像フレー
ムを表示する表示装置と、前記グラフィックス・ディス
プレイ・サブシステム内にステレオ表示イネーブル属性
がセットされているとき、前記表示装置上に第１の画像
フレームとして表示するために前記第１のバッファ手段
から画素データを転送し、かつ、前記表示装置上に第２
の画像フレームとして表示するために前記第２のバッフ
ァ手段から画素データを転送する回路とを有するグラフ
ィックス・ディスプレイ・サブシステム。 （２）右目の画像フレームを含む右目バッファとして前
記第１のバッファ手段を規定するダブル・バッファ選択
属性と、ダブル・バッファ表示及びステレオ表示をイネ
ーブルとするダブル・バッファ・イネーブル属性とを含
む複数の属性が、前記グラフィックス・ディスプレイ・
サブシステムに格納される上記（１）に記載の内部的に
タイミング制御されるステレオ表示を有するグラフィッ
クス・ディスプレイ・サブシステム。 （３）前記回路が、前記表示装置の第１のフレーム空白
期間の間は第１の極性へと切り換え、かつ、前記表示装
置の次のフレーム空白期間の間は第２の極性へと切り換
えるステレオ選択信号を出力する信号発生器と、前記ス
テレオ選択信号及びステレオ・イネーブル信号を入力と
する第１のＡＮＤゲートと、前記第１のＡＮＤゲートの
出力及びダブル・バッファ選択信号を入力とするＸＯＲ
ゲートと、前記ＸＯＲゲートの出力及びダブル・バッフ
ァ・イネーブル信号を入力とし、かつ、現在の画像フレ
ームのためにいずれのバッファ手段が変換されるべきか
を示す出力をもつ第２のＡＮＤゲートとを有する上記
（２）に記載の内部的にタイミング制御されるステレオ
表示を有するグラフィックス・ディスプレイ・サブシス
テム。 （４）内部的にタイミング制御されるステレオ表示を有
するグラフィックス・ディスプレイ・サブシステムであ
って、所与の画像フレームの各画素が画素のクラスに属
しており、所与のフレーム速度で画素の画像フレームを
表示する表示装置と、その画素のクラスをステレオ表示
として表示すべきか否かを示すステレオ表示イネーブル
属性を含む、画素のクラスに適用される複数の属性を格
納するメモリと、第１のフレーム・バッファ及び第２の
フレーム・バッファを格納する画素データをそれぞれ記
憶する第１のバッファ手段及び第２のバッファ手段と、
第１の時間間隔の間は第１の極性へと切り換え、かつ、
次の時間間隔の間は第２の極性へと切り換えるステレオ
選択信号を出力する信号発生器と、前記ステレオ表示イ
ネーブル属性が所与の画像フレームの所与の画素をステ
レオ表示として表示すべきであることを示す場合に該画
素のために前記第１のフレーム・バッファ又は第２のフ
レーム・バッファのいずれか１つを選択するバッファ選
択信号を発生し、前記ステレオ選択信号を受信してその
受信されたステレオ選択信号が第１の極性の場合には前
記第１のフレーム・バッファを選択しそしてその受信さ
れたステレオ選択信号が第２の極性の場合には前記第２
のフレーム・バッファを選択するバッファ選択信号を発
生し、所与の画素について選択されたフレーム・バッフ
ァを前記所与の画像フレームの前記所与の画素として表
示するべく前記表示装置へ出力するバッファ選択回路と
を有するグラフィックス・ディスプレイ・サブシステ
ム。 （５）前記複数の属性が、一のバッファを前記第１のバ
ッファと規定するダブル・バッファ選択属性と、ダブル
・バッファ表示及びステレオ表示をイネーブルとするダ
ブル・バッファ・イネーブル属性とを含み、前記バッフ
ァ選択回路が、前記ダブル・バッファ・イネーブル属性
によりイネーブルとされる上記（４）に記載の内部的に
タイミング制御されるステレオ表示を有するグラフィッ
クス・ディスプレイ・サブシステム。 （６）前記バッファ選択回路が、前記ステレオ選択信号
及びステレオ・イネーブル信号を入力とする第１のＡＮ
Ｄゲートと、前記第１のＡＮＤゲートの出力及び前記ダ
ブル・バッファ選択信号を入力とするＸＯＲゲートと、
前記ＸＯＲゲートの出力及びダブル・バッファ・イネー
ブル信号を入力とし、かつ、前記バッファ選択信号を出
力とする第２のＡＮＤゲートとを有する上記（５）に記
載の内部的にタイミング制御されるステレオ表示を有す
るグラフィックス・ディスプレイ・サブシステム （７）前記表示装置が画像フレーム間のフレーム空白期
間を有し、かつ、前記ステレオ選択信号が該フレーム空
白期間の間に極性を切り換える上記（４）に記載の内部
的にタイミング制御されるステレオ表示を有するグラフ
ィックス・ディスプレイ・サブシステム。 （８）内部的にタイミング制御されるステレオ表示を行
うグラフィックス・ディスプレイ・サブシステムにおけ
る方法であって、ステレオ表示として表示されるべき画
像フレームの１又は複数の画素についてステレオ表示イ
ネーブル属性をセットするステップと、前記ステレオ表
示の各画像フレームにつき第１のバッファと第２のバッ
ファとを交互に選択するバッファ選択信号を発生するス
テップと、セットされたステレオ表示イネーブル属性を
有する画像フレームの各画素について前記バッファ選択
信号により選択されたバッファからの画素データを表示
するステップとを含むグラフィックス・ディスプレイ・
サブシステムにおける方法。 （９）前記バッファ選択信号を発生するステップが、前
記画像フレームを表示する表示装置のフレーム空白期間
の間にバッファの選択を切り換えるステップを含む上記
（８）に記載の内部的にタイミング制御されるステレオ
表示を行うグラフィックス・ディスプレイ・サブシステ
ムにおける方法。 （１０）ダブル・バッファ・イネーブル属性をセットす
るステップを含み、該ダブル・バッファ・イネーブル属
性がセットされている場合に前記画素データを表示する
ステップが実行される上記（８）に記載の内部的にタイ
ミング制御されるステレオ表示を行うグラフィックス・
ディスプレイ・サブシステムにおける方法。 （１１）内部的にタイミング制御される表示属性の経時
変化特性を実現するグラフィックス・ディスプレイ・サ
ブシステムにおける方法であって、表示属性をもつ画素
が関連する表示特性を有しており、表示されるべき画像
フレームの１又は複数の画素について該表示属性をセッ
トするステップと、セットされた表示属性をもつ前記１
又は複数の画素の前記関連する表示特性を、中央演算処
理装置によることなく、選択された時間間隔の間変化さ
せるステップと、セットされた表示属性をもつ前記１又
は複数の画素を前記選択された時間間隔の間表示するス
テップとを含むグラフィックス・ディスプレイ・サブシ
ステムにおける方法。 （１２）前記グラフィックス・ディスプレイ・サブシス
テムが、表示のためにアクセスされる画素データを格納
する２つのフレーム・バッファを含み、前記変化させら
れる表示特性が、特定の表示フレームについていずれの
フレーム・バッファをアクセスするかということである
上記（１１）に記載の内部的にタイミング制御される表
示属性の経時変化特性を実現するグラフィックス・ディ
スプレイ・サブシステムにおける方法。 （１３）前記グラフィックス・ディスプレイ・サブシス
テムが、表示のためにアクセスされる画素データを格納
する２つのフレーム・バッファを含み、前記変化させら
れる表示特性が、特定の画素を表示するために用いられ
る特定のフレーム・バッファからの前記画素データのパ
ーセントである上記（１１）に記載の内部的にタイミン
グ制御される表示属性の経時変化特性を実現するグラフ
ィックス・ディスプレイ・サブシステムにおける方法。 （１４）前記変化させられる表示特性が、関連する前記
画素の輝度レベルである上記（１１）に記載の内部的に
タイミング制御される表示属性の経時変化特性を実現す
るグラフィックス・ディスプレイ・サブシステムにおけ
る方法。 （１５）内部的にタイミング制御される表示属性の経時
変化特性を実現するグラフィックス・ディスプレイ・サ
ブシステムであって、画像フレームが複数の画素を含み
かつ各画素が表示特性をもっており、連続的な該画像フ
レームを表示する表示装置と、関連する表示属性により
１又は複数の画素を選択し、前記表示装置上に表示され
ている該１又は複数の選択された画素の前記表示特性を
選択された時間間隔の間変化させるように、前記表示装
置に対して画像フレームを転送する回路とを有するグラ
フィックス・ディスプレイ・サブシステム。 （１６）表示のためにアクセスされる画像フレームを格
納する２つのフレーム・バッファを有し、前記選択され
た画素について変化させられる前記表示特性が、特定の
表示フレームについていずれのフレーム・バッファをア
クセスするかということである上記（１５）に記載の内
部的にタイミング制御される表示属性の経時変化特性を
実現するグラフィックス・ディスプレイ・サブシステ
ム。 （１７）表示のためにアクセスされる画像フレームを格
納する２つのフレーム・バッファを有し、前記選択され
た画素について変化させられる前記表示特性が、特定の
画素を表示するために用いられる特定のフレーム・バッ
ファからの前記画素データのパーセントである上記（１
５）に記載の内部的にタイミング制御される表示属性の
経時変化特性を実現するグラフィックス・ディスプレイ
・サブシステム。 （１８）前記選択された画素について変化させられる前
記表示特性が、関連する前記画素の輝度レベルである上
記（１５）に記載の内部的にタイミング制御される表示
属性の経時変化特性を実現するグラフィックス・ディス
プレイ・サブシステム。
【図面の簡単な説明】
【図１】本発明の好適例において用いられるグラフィッ
クス・ディスプレイ・サブシステムの構成図である。
【図２】本発明の好適例による、内部的にタイミング制
御されるステレオ表示を有するパレットＤＡＣのより詳
細な構成図である。
【図３】本発明の好適例による、内部的にタイミング制
御されるステレオ表示を実現するグラフィックス・ディ
スプレイ・サブシステムにおける方法の流れ図である。
【図４】本発明の好適例による、グラフィックス・ディ
スプレイ画像の内部的にタイミング制御される輝度変化
を実現するグラフィックス・ディスプレイ・サブシステ
ムの構成図である。
【図５】本発明の好適例による、表示画像の内部的にタ
イミング制御される輝度変化を実現する方法の流れ図で
ある。
【図６】本発明の好適例による、内部的にタイミング制
御される画像混成機能を実現するグラフィックス・ディ
スプレイ・サブシステムの構成図である。
【図７】本発明の好適例による、内部的にタイミング制
御される画像混成機能を実現する方法の流れ図である。
【図８】本発明の好適例による、経時変化表示属性を実
現する内部的にタイミング制御される回路の構成図であ
る。
【符号の説明】
１０ グラフィックス制御装置 ２０ グラフィックス・メモリ ４０ システム・バス ５０ 表示装置 １００ パレットＤＡＣ １０２ フレーム・バッファ １０４ レジスタ １１２ バッファＡ １１４ バッファＢ １１６ ＤＡＣ １１８、１２４ ＡＮＤゲート １２０ マルチプレクサ １２２ ＸＯＲゲート １２６ ステレオ選択信号発生器 １３０ 画素処理回路 ３００、４００、４０２ 画素表示データ処理回路 ３０２、４０４ ウィンドウ属性テーブル ４０６、４０８、４１０ 混成器 ５００ 信号除算器 ５０２、５０４ ＡＮＤゲート ５０６ 比較器 ５０８ パラメータ値 ５１０ 算術演算ユニット ５１２ ステップ値 ５１４ ストップ値
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード・ケリー・エバンス アメリカ合衆国05452、バーモント州、 エセックス・ジャンクション、グリーン フィールド・ロード 53 (56)参考文献 特開 昭62−145993（ＪＰ，Ａ) 特開 平１−93789（ＪＰ，Ａ) 特開 平７−13544（ＪＰ，Ａ) 特開 平５−66763（ＪＰ，Ａ) 特開 平９−139957（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 510 G09G 5/06 G09G 5/397 G09G 5/399

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】内部的にタイミング制御されるステレオ表
    示を有するグラフィックス・ディスプレイ・サブシステ
    ムであって、 画素データを記憶する第１のバッファ手段及び第２のバ
    ッファ手段と、 連続的な画像フレームを表示する表示装置と、 ステレオ表示をイネーブルとするステレオ表示イネーブ
    ル属性と、右目用の画像フレームを含む右目バッファと
    して前記第１のバッファ手段を規定するダブル・バッフ
    ァ選択属性と、ダブル・バッファ表示をイネーブルとす
    るダブル・バッファ・イネーブル属性とを含む複数の属
    性を格納するメモリと、 前記ダブル・バッファ・イネーブル属性がセットされて
    いるとき、ダブル・バッファ表示をイネーブルとし、前
    記ダブル・バッファ・イネーブル属性がセットされてい
    ることに加えて前記ステレオ表示イネーブル属性が更に
    セットされているとき、前記ダブル・バッファ選択属性
    による右目バッファの規定に基づいて制御を行い、前記
    表示装置上への第１の画像フレームとして表示するため
    の前記第１のバッファ手段からの画素データの転送と前
    記表示装置上への第２の画像フレームとして表示するた
    めの前記第２のバッファ手段からの画素データの転送を
    交互に行う回路とを有し、 前記回路が、 前記表示装置の第１のフレーム空白期間の間は第１の極
    性へと切り換え、かつ、前記表示装置の次のフレーム空
    白期間の間は第２の極性へと切り換えるステレオ選択信
    号を出力する信号発生器と、 前記ステレオ選択信号及び前記ステレオ表示イネーブル
    属性を表すステレオ・イネーブル信号を入力とする第１
    のＡＮＤゲートと、 前記第１のＡＮＤゲートの出力及び前記ダブル・バッフ
    ァ選択属性を表すダブル・バッファ選択信号を入力とす
    るＸＯＲゲートと、 前記ＸＯＲゲートの出力及び前記ダブル・バッファ・イ
    ネーブル属性を表すダブル・バッファ・イネーブル信号
    を入力とし、かつ、現在の画像フレームのためにいずれ
    のバッファ手段が変換されるべきかを示す出力をもつ第
    ２のＡＮＤゲートとを有するグラフィックス・ディスプ
    レイ・サブシステム。
  2. 【請求項２】内部的にタイミング制御されるステレオ表
    示を有するグラフィックス・ディスプレイ・サブシステ
    ムであって、 所与の画像フレームの各画素が画素のクラスに属してお
    り、所与のフレーム速度で画素の画像フレームを表示す
    る表示装置と、 第１のフレーム・バッファ及び第２のフレーム・バッフ
    ァを格納する画素データをそれぞれ記憶する第１のバッ
    ファ手段及び第２のバッファ手段と、 前記画素のクラスをステレオ表示として表示すべきか否
    かを示すステレオ表示イネーブル属性と、一のバッファ
    を前記第１のバッファ手段と規定するダブル・バッファ
    選択属性と、ダブル・バッファ表示をイネーブルとする
    ダブル・バッファ・イネーブル属性とを含む、画素のク
    ラスに適用される複数の属性を格納するメモリと、 第１の時間間隔の間は第１の極性へと切り換え、かつ、
    次の時間間隔の間は第２の極性へと切り換えるステレオ
    選択信号を出力する信号発生器と、 前記ダブル・バッファ・イネーブル属性がセットされて
    いるとき、ダブル・バッファ表示をイネーブルとし、前
    記ダブル・バッファ・イネーブル属性がセットされてい
    ることに加えて前記ステレオ表示イネーブル属性が所与
    の画像フレームの所与の画素をステレオ表示として表示
    すべきであることを示す場合に、前記所与の画素のため
    に、前記ステレオ選択信号を受信してその受信されたス
    テレオ選択信号が第１の極性の場合には前記第１のフレ
    ーム・バッファを選択し、そしてその受信されたステレ
    オ選択信号が第２の極性の場合には前記第２のフレーム
    ・バッファを選択するバッファ選択信号を発生するバッ
    ファ選択回路とを有し、 前記所与の画素について選択されたフレーム・バッファ
    が前記所与の画像フレームの前記所与の画素として表示
    するための前記表示装置へ出力されるグラフィックス・
    ディスプレイ・サブシステム。
  3. 【請求項３】前記バッファ選択回路が、 前記ステレオ選択信号及び前記ステレオ表示イネーブル
    属性を表すステレオ・イネーブル信号を入力とする第１
    のＡＮＤゲートと、 前記第１のＡＮＤゲートの出力及び前記ダブル・バッフ
    ァ選択属性を表すダブル・バッファ選択信号を入力とす
    るＸＯＲゲートと、 前記ＸＯＲゲートの出力及び前記ダブル・バッファ・イ
    ネーブル属性を表すダブル・バッファ・イネーブル信号
    を入力とし、かつ、前記バッファ選択信号を出力とする
    第２のＡＮＤゲートとを有する請求項２に記載のグラフ
    ィックス・ディスプレイ・サブシステム。
  4. 【請求項４】前記表示装置が画像フレーム間のフレーム
    空白期間を有し、かつ、前記ステレオ選択信号が該フレ
    ーム空白期間の間に極性を切り換える請求項２に記載の
    グラフィックス・ディスプレイ・サブシステム。
  5. 【請求項５】内部的にタイミング制御されるステレオ表
    示を行うグラフィックス・ディスプレイ・サブシステム
    における方法であって、 画像フレームの各画素が画素のクラスに属しており、ダ
    ブル・バッファ表示として表示されるべき前記画素クラ
    スについて、ダブル・バッファ・イネーブル属性をセッ
    トするステップと、 ステレオ表示として表示されるべき前記画素クラスにつ
    いて、ステレオ表示イネーブル属性をセットするステッ
    プと、 セットされたダブル・バッファ・イネーブル属性とステ
    レオ表示イネーブル属性を有する画素のクラスに属する
    画素について第１のバッファと第２のバッファとを交互
    に選択するバッファ選択信号を発生するステップと、 セットされたダブル・バッファ・イネーブル属性とステ
    レオ表示イネーブル属性を有する画素のクラスに属する
    画素について前記バッファ選択信号により選択されたバ
    ッファからの画素データを表示するステップとを含むグ
    ラフィックス・ディスプレイ・サブシステムにおける方
    法。
  6. 【請求項６】前記バッファ選択信号を発生するステップ
    が、前記画像フレームを表示する表示装置のフレーム空
    白期間の間にバッファの選択を切り換えるステップを含
    む請求項５に記載のグラフィックス・ディスプレイ・サ
    ブシステムにおける方法。
  7. 【請求項７】内部的にタイミング制御される表示属性に
    対応して選択された時間間隔の間経時変化する表示特性
    を実現するグラフィック・ディスプレイ・サブシステム
    における方法であって、 フレーム・バッファに表示すべき画像フレームを格納す
    るステップと、 前記グラフィック・ディスプレイ・サブシステムの表示
    属性メモリに、画像フレームを前記フレーム・バッファ
    から表示装置に転送する間に選択された画素グループに
    対して実行する処理を規定する表示属性を、前記選択さ
    れた画素グループのＩＤと関連付けて格納するステップ
    と、 画像フレームを前記フレーム・バッファから表示装置に
    転送する間に、前記画像フレーム内の画素それぞれの画
    素グループＩＤを調べ、前記表示属性メモリに格納され
    た前記関連付けられた表示属性に対応して、選択された
    時間間隔の間、選択された画素グループＩＤを有する前
    記複数の画像フレーム内の画素の表示特性を、中央処理
    演算処理装置によらず前記グラフィック・ディスプレイ
    ・サブシステム内の回路により変化させるステップと、 前記画像フレームを、前記選択された時間間隔の間、前
    記表示装置に表示するステップとを含むグラフィック・
    ディスプレイ・サブシステムにおける方法。
  8. 【請求項８】前記グラフィックス・ディスプレイ・サブ
    システムが、表示のためにアクセスされる画素データを
    格納する２つのフレーム・バッファを含み、前記変化さ
    せられる表示特性が、特定の表示フレームについていず
    れのフレーム・バッファをアクセスするということであ
    る請求項７に記載のグラフィックス・ディスプレイ・サ
    ブシステムにおける方法。
  9. 【請求項９】前記グラフィックス・ディスプレイ・サブ
    システムが、表示のためにアクセスされる画素データを
    格納する２つのフレーム・バッファを含み、前記変化さ
    せられる表示特性が、それぞれの画像フレームの特定の
    画素を表示するためにそれぞれの前記２つのフレーム・
    バッファからの前記画素データのパーセントである請求
    項７に記載のグラフィックス・ディスプレイ・サブシス
    テムにおける方法。
  10. 【請求項１０】前記変化させられる表示特性が、前記選
    択された画素グループの前記画素の輝度レベルである請
    求項７に記載のグラフィックス・ディスプレイ・サブシ
    ステムにおける方法。
  11. 【請求項１１】内部的にタイミング制御される表示属性
    に対応して経時変化する表示特性を実現するグラフィッ
    クス・ディスプレイ・サブシステムであって、 表示すべき画像フレームを格納するフレーム・バッファ
    と、 それぞれの画像フレームが複数の画素を含みかつ各画素
    が表示特性と画素グループＩＤをもっており、連続的な
    該画像フレームを表示する表示装置と、 画像フレームを前記フレーム・バッファから前記表示装
    置に転送する間に選択された画素グループに対して実行
    する処理を規定する表示属性を前記選択された画素グル
    ープのＩＤと関連付けて記憶する表示属性メモリと、 画像フレームを前記フレーム・バッファから前記表示装
    置に転送し、前記選択された画素グループＩＤを有する
    画像フレーム内の画素データの表示特性を、選択された
    時間間隔の間、前記関連付けられた表示属性に対応して
    変化させる回路とを含むグラフィックス・ディスプレイ
    ・サブシステム。
  12. 【請求項１２】表示のためにアクセスされる画素データ
    を格納する２つのフレーム・バッファを有し、前記選択
    された画素グループＩＤを有する前記画素データについ
    て変化させられる前記表示特性が、特定の画像フレーム
    についていずれのフレーム・バッファをアクセスするか
    ということである請求項１１に記載のグラフィックス・
    ディスプレイ・サブシステム。
  13. 【請求項１３】表示のためにアクセスされる画素データ
    を格納する２つのフレーム・バッファを有し、前記選択
    された画素グループＩＤを有する前記画素データについ
    て変化させられる前記表示特性が、特定の画素を表示す
    るために用いられる前記２つのフレーム・バッファから
    の前記画素データのパーセントである請求項１１に記載
    のグラフィックス・ディスプレイ・サブシステム。
  14. 【請求項１４】前記選択された画素グループＩＤを有す
    る前記画素データについて変化させられる前記表示特性
    が、前記選択された画素グループＩＤを有する前記画素
    データの輝度レベルである請求項１１に記載のグラフィ
    ックス・ディスプレイ・サブシステム。
JP02885497A 1996-03-08 1997-02-13 グラフィックス・ディスプレイ・サブシステム及び方法 Expired - Fee Related JP3262508B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/612,704 US5831638A (en) 1996-03-08 1996-03-08 Graphics display system and method for providing internally timed time-varying properties of display attributes
US08/612704 1996-03-08

Publications (2)

Publication Number Publication Date
JPH09244601A JPH09244601A (ja) 1997-09-19
JP3262508B2 true JP3262508B2 (ja) 2002-03-04

Family

ID=24454302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02885497A Expired - Fee Related JP3262508B2 (ja) 1996-03-08 1997-02-13 グラフィックス・ディスプレイ・サブシステム及び方法

Country Status (5)

Country Link
US (2) US5831638A (ja)
JP (1) JP3262508B2 (ja)
KR (1) KR100240919B1 (ja)
CN (1) CN1324905C (ja)
GB (1) GB2312122B (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831638A (en) * 1996-03-08 1998-11-03 International Business Machines Corporation Graphics display system and method for providing internally timed time-varying properties of display attributes
DE19806547C2 (de) * 1997-04-30 2001-01-25 Hewlett Packard Co System und Verfahren zur Erzeugung von stereoskopischen Anzeigesignalen von einer Einzelcomputergraphikpipeline
US6157395A (en) * 1997-05-19 2000-12-05 Hewlett-Packard Company Synchronization of frame buffer swapping in multi-pipeline computer graphics display systems
US6122000A (en) * 1997-06-03 2000-09-19 Hewlett Packard Company Synchronization of left/right channel display and vertical refresh in multi-display stereoscopic computer graphics systems
US6628247B2 (en) * 1998-04-27 2003-09-30 Lear Automotive Dearborn, Inc. Display system with latent image reduction
US6542162B1 (en) 1998-06-15 2003-04-01 International Business Machines Corporation Color mapped and direct color OSD region processor with support for 4:2:2 profile decode function
US6246803B1 (en) 1998-12-27 2001-06-12 The University Of Kansas Real-time feature-based video stream validation and distortion analysis system using color moments
EP1258145B1 (en) * 1999-12-14 2006-07-05 General Instrument Corporation Mpeg re-multiplexer having multiple inputs and multiple outputs
US6710777B1 (en) * 2000-01-06 2004-03-23 International Business Machines Corporation Method and apparatus in a data processing system for installing appropriate WID values for a transparent region
US6573904B1 (en) * 2000-01-06 2003-06-03 International Business Machines Corporation Method and apparatus in a data processing system for updating color buffer window identifies when an overlay window identifier is removed
US7034791B1 (en) * 2000-12-14 2006-04-25 Gary Odom Digital video display employing minimal visual conveyance
US6959118B2 (en) * 2001-03-26 2005-10-25 Dynapel Systems, Inc. Method and system for the estimation and compensation of brightness changes for optical flow calculations
US6888550B2 (en) * 2001-07-19 2005-05-03 International Business Machines Corporation Selecting between double buffered stereo and single buffered stereo in a windowing system
US6760034B2 (en) * 2001-10-30 2004-07-06 Emagin Corporation Three dimensional display emulation method and system
US7064765B2 (en) * 2002-06-24 2006-06-20 Hewlett-Packard Development Company, L.P. System and method for grabbing frames of graphical data
US7477205B1 (en) 2002-11-05 2009-01-13 Nvidia Corporation Method and apparatus for displaying data from multiple frame buffers on one or more display devices
US6911991B2 (en) * 2003-03-20 2005-06-28 International Business Machines Corporation Apparatus and method for dynamically programming a window ID configuration based on an application environment
US20050151750A1 (en) * 2004-01-12 2005-07-14 International Business Machines Corporation Method and apparatus for managing infinitely configurable window attribute tables
JP5254612B2 (ja) 2004-05-21 2013-08-07 プレスコ テクノロジー インコーポレーテッド グラフィック再検査ユーザ設定インタフェース
US8274553B2 (en) * 2005-10-18 2012-09-25 Texas Instruments Incorporated System and method for displaying stereoscopic digital motion picture images
JP4179387B2 (ja) * 2006-05-16 2008-11-12 ソニー株式会社 伝送方法、伝送システム、送信方法、送信装置、受信方法及び受信装置
US8102401B2 (en) * 2007-04-25 2012-01-24 Atmel Corporation Display controller operating mode using multiple data buffers
BRPI0822032A2 (pt) * 2007-12-20 2015-07-21 Koninkl Philips Electronics Nv Método de codificação de imagem que permite renderização estereoscópica, portador de dados, codificador de imagem, decodificador de imagem, e, produto de programa de computador
US8704827B2 (en) * 2007-12-21 2014-04-22 Mako Surgical Corp. Cumulative buffering for surface imaging
TW201027506A (en) * 2009-01-08 2010-07-16 Acer Inc A display for three dimensional (3D) images
JP5502899B2 (ja) * 2009-12-24 2014-05-28 パナソニック株式会社 画像表示装置および画像表示方法
TWI457887B (zh) * 2011-07-19 2014-10-21 Au Optronics Corp 子像素陣列的佈局方法
CN102413349B (zh) * 2011-11-24 2014-01-01 深圳市华星光电技术有限公司 立体显示系统及其驱动方法
CN103345910B (zh) * 2013-06-09 2015-11-18 苏州国芯科技有限公司 单端口调色板sram控制器及其控制方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3989889A (en) * 1975-04-02 1976-11-02 Sonex International Corporation Digital dissolver
JPS53144621A (en) * 1977-05-24 1978-12-16 Sony Corp Video signal processing system
JPS56168484A (en) * 1980-05-29 1981-12-24 Matsushita Electric Ind Co Ltd Stereoscopic television system
US4679038A (en) * 1983-07-18 1987-07-07 International Business Machines Corporation Band buffer display system
US4700181A (en) * 1983-09-30 1987-10-13 Computer Graphics Laboratories, Inc. Graphics display system
US4723159A (en) * 1983-11-02 1988-02-02 Imsand Donald J Three dimensional television and video systems
GB2158318A (en) * 1984-04-26 1985-11-06 Philips Electronic Associated Fading circuit for video signals
US5109520A (en) * 1985-02-19 1992-04-28 Tektronix, Inc. Image frame buffer access speedup by providing multiple buffer controllers each containing command FIFO buffers
JPS61212190A (ja) * 1985-03-15 1986-09-20 Victor Co Of Japan Ltd 立体テレビジヨン装置
JPS6286997A (ja) * 1985-10-11 1987-04-21 Sharp Corp 立体静止画再生装置
US5109280A (en) * 1985-11-15 1992-04-28 Karlock James A Video switcher/effects generator
US4851901A (en) * 1986-09-03 1989-07-25 Kabushiki Kaisha Toshiba Stereoscopic television apparatus
US4754327A (en) * 1987-03-20 1988-06-28 Honeywell, Inc. Single sensor three dimensional imaging
WO1988009103A1 (fr) * 1987-05-07 1988-11-17 Sigrid Processeur de presentation stereoscopique d'images video
EP0312720A3 (en) * 1987-10-20 1990-06-13 Tektronix Inc. Double buffered graphics design system
US5396263A (en) * 1988-06-13 1995-03-07 Digital Equipment Corporation Window dependent pixel datatypes in a computer video graphics system
FR2633261B1 (fr) * 1988-06-28 1993-03-12 Magnier Equipement Sa Elevateur a godets en polyester arme
US5091717A (en) * 1989-05-01 1992-02-25 Sun Microsystems, Inc. Apparatus for selecting mode of output in a computer system
JPH0443773A (ja) * 1990-06-11 1992-02-13 Matsushita Electric Ind Co Ltd 演算回路
US5412479A (en) * 1990-10-01 1995-05-02 Digital F/X, Inc. Computer generated wipes for video editing systems
JPH06309425A (ja) * 1990-10-12 1994-11-04 Internatl Business Mach Corp <Ibm> グラフィックディスプレイ装置及び方法
US5258833A (en) * 1991-04-08 1993-11-02 Schenk Alan G Sterescopic television/video system
US5193000A (en) * 1991-08-28 1993-03-09 Stereographics Corporation Multiplexing technique for stereoscopic video system
US5241624A (en) * 1991-10-03 1993-08-31 International Business Machines Corporation Method for determining a user selected group of data objects for the propagation of attribute values
GB2267007B (en) * 1992-04-24 1995-09-13 Sony Broadcast & Communication Video special effect apparatus and method
JP3318680B2 (ja) * 1992-04-28 2002-08-26 サン・マイクロシステムズ・インコーポレーテッド 画像生成方法及び画像生成装置
DE4228111C1 (ja) * 1992-08-25 1993-06-17 Ice Oelsnitz Gmbh, O-9920 Oelsnitz, De
JPH0683852A (ja) * 1992-08-31 1994-03-25 Matsushita Electric Ind Co Ltd アルファ合成演算器
US5321809A (en) * 1992-09-11 1994-06-14 International Business Machines Corporation Categorized pixel variable buffering and processing for a graphics system
US5367632A (en) * 1992-10-30 1994-11-22 International Business Machines Corporation Flexible memory controller for graphics applications
JPH06178325A (ja) * 1992-12-07 1994-06-24 Mitsubishi Electric Corp 画像表示装置
US5394202A (en) * 1993-01-14 1995-02-28 Sun Microsystems, Inc. Method and apparatus for generating high resolution 3D images in a head tracked stereo display system
US5502462A (en) * 1993-11-01 1996-03-26 The 3Do Company Display list management mechanism for real-time control of by-the-line modifiable video display system
US5649173A (en) * 1995-03-06 1997-07-15 Seiko Epson Corporation Hardware architecture for image generation and manipulation
JP3355596B2 (ja) * 1995-06-06 2002-12-09 インターナショナル・ビジネス・マシーンズ・コーポレーション グラフィックス装置および表示方法
US5896140A (en) * 1995-07-05 1999-04-20 Sun Microsystems, Inc. Method and apparatus for simultaneously displaying graphics and video data on a computer display
US5629723A (en) * 1995-09-15 1997-05-13 International Business Machines Corporation Graphics display subsystem that allows per pixel double buffer display rejection
US5724560A (en) * 1995-12-14 1998-03-03 International Business Machines Corporation Display graphics adapter for processing different pixel sizes in a windowing system
US5831638A (en) * 1996-03-08 1998-11-03 International Business Machines Corporation Graphics display system and method for providing internally timed time-varying properties of display attributes

Also Published As

Publication number Publication date
GB9703610D0 (en) 1997-04-09
CN1162800A (zh) 1997-10-22
JPH09244601A (ja) 1997-09-19
GB2312122B (en) 2000-05-17
US5831638A (en) 1998-11-03
KR100240919B1 (ko) 2000-01-15
US6157374A (en) 2000-12-05
GB2312122A (en) 1997-10-15
CN1324905C (zh) 2007-07-04
KR970066987A (ko) 1997-10-13

Similar Documents

Publication Publication Date Title
JP3262508B2 (ja) グラフィックス・ディスプレイ・サブシステム及び方法
US6587112B1 (en) Window copy-swap using multi-buffer hardware support
US6157395A (en) Synchronization of frame buffer swapping in multi-pipeline computer graphics display systems
JP2512250B2 (ja) 動画表示ワ―クステ―ション
US5251298A (en) Method and apparatus for auxiliary pixel color management using monomap addresses which map to color pixel addresses
JP2001022343A (ja) グラフィカル・オブジェクトのアンチエイリアシング化イメージング方法およびモジュール、およびナビゲーションシステム
JPS62288984A (ja) ビデオ表示装置
EP0647931B1 (en) High speed method and apparatus for generating animation by means of a three-region frame buffer and associated region pointers
JPH1074068A (ja) Ｌｃｄパネル用にグラフィックス画像を拡張する方法および装置
US5216413A (en) Apparatus and method for specifying windows with priority ordered rectangles in a computer video graphics system
US5754170A (en) Transparent blocking of CRT refresh fetches during video overlay using dummy fetches
US5880741A (en) Method and apparatus for transferring video data using mask data
JP4707782B2 (ja) 画像処理装置およびその方法
US5629723A (en) Graphics display subsystem that allows per pixel double buffer display rejection
JP2976945B2 (ja) 画像描画装置
US5790125A (en) System and method for use in a computerized imaging system to efficiently transfer graphics information to a graphics subsystem employing masked span
EP0525986A2 (en) Apparatus for fast copying between frame buffers in a double buffered output display system
EP0312720A2 (en) Double buffered graphics design system
US6172686B1 (en) Graphic processor and method for displaying a plurality of figures in motion with three dimensional overlay
JPH02301824A (ja) コンピユータ出力システム
JPH07182526A (ja) グラフィックス表示装置の表示方法
JPS6383798A (ja) 階調表示方式
EP0216886B1 (en) Video display apparatus
JPH04174497A (ja) 表示制御装置
JP2858137B2 (ja) コンピュータ出力装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081221

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S202 Request for registration of non-exclusive licence

Free format text: JAPANESE INTERMEDIATE CODE: R315201

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091221

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees