JP3261004B2 - シェーディング補正方式 - Google Patents
シェーディング補正方式Info
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- JP3261004B2 JP3261004B2 JP11208095A JP11208095A JP3261004B2 JP 3261004 B2 JP3261004 B2 JP 3261004B2 JP 11208095 A JP11208095 A JP 11208095A JP 11208095 A JP11208095 A JP 11208095A JP 3261004 B2 JP3261004 B2 JP 3261004B2
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Description
【０００１】
【産業上の利用分野】本発明は、光学機器等の焦点検出
装置に関し、特に精度の良いシェーディング補正方式に
関する。
装置に関し、特に精度の良いシェーディング補正方式に
関する。
【０００２】
【従来の技術】カメラの自動焦点検出方式として、ＣＣ
Ｄ素子等のイメージセンサの受光面に設けた基準領域と
参照領域に被写体像を結像させ、基準領域の像に対して
参照領域の像を一致させることにより合焦点を検出す
る、いわゆる位相差検出法が知られている。かかる位相
差検出法に基づき、複数のセンサ列上での光量分布の不
均一性や非対象性、シェーディング現象を考慮して、各
センサの光電変換出力信号に補正をかける合焦検出装置
が特開昭６１−７３９１６号公報に開示されいる。ここ
で、同公報に記載された合焦検出装置における補正の考
え方を簡単に説明する。画素番号ｋ、一様輝度面を検出
した際の各画素の信号出力をａ(k) 、一様輝度面を検出
した際の各画素の出力のうち最大値もしくは最小値を
Ｃ、各画素の信号出力をＡ(k) として、補正後の各画素
の信号出力をＡ'(k)は数式３によって求められた。
Ｄ素子等のイメージセンサの受光面に設けた基準領域と
参照領域に被写体像を結像させ、基準領域の像に対して
参照領域の像を一致させることにより合焦点を検出す
る、いわゆる位相差検出法が知られている。かかる位相
差検出法に基づき、複数のセンサ列上での光量分布の不
均一性や非対象性、シェーディング現象を考慮して、各
センサの光電変換出力信号に補正をかける合焦検出装置
が特開昭６１−７３９１６号公報に開示されいる。ここ
で、同公報に記載された合焦検出装置における補正の考
え方を簡単に説明する。画素番号ｋ、一様輝度面を検出
した際の各画素の信号出力をａ(k) 、一様輝度面を検出
した際の各画素の出力のうち最大値もしくは最小値を
Ｃ、各画素の信号出力をＡ(k) として、補正後の各画素
の信号出力をＡ'(k)は数式３によって求められた。
【０００３】
【数３】
【０００４】また、図３(A) に示すような一様輝度面を
検出した際の光量の不均一を補正するために、一様輝度
面を検出した際の各画素の出力のうち最大値Ｃmax を所
望の信号出力として数式３に適用すれば、図３(B) のご
とく光量の不均一を除去することができた。
検出した際の光量の不均一を補正するために、一様輝度
面を検出した際の各画素の出力のうち最大値Ｃmax を所
望の信号出力として数式３に適用すれば、図３(B) のご
とく光量の不均一を除去することができた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のシェーディング補正においては、センサＧ
ＮＤ基準で補正を行うため、光量不均一の特徴を示すパ
ターンよりも補正に寄与しない信号のＤＣ（直流）分の
方が圧倒的に多くなり、Ａ／Ｄ変換時の量子化誤差やノ
イズの影響を受けて補正の信頼性を低下させるという問
題があった。
ような従来のシェーディング補正においては、センサＧ
ＮＤ基準で補正を行うため、光量不均一の特徴を示すパ
ターンよりも補正に寄与しない信号のＤＣ（直流）分の
方が圧倒的に多くなり、Ａ／Ｄ変換時の量子化誤差やノ
イズの影響を受けて補正の信頼性を低下させるという問
題があった。
【０００６】このため、かかるセンサ信号出力を増幅
し、Ｓ／Ｎ比を大きくすることが考えられるが、Ａ／Ｄ
変換で取り扱う電圧範囲に制限があるという問題があっ
た。
し、Ｓ／Ｎ比を大きくすることが考えられるが、Ａ／Ｄ
変換で取り扱う電圧範囲に制限があるという問題があっ
た。
【０００７】本発明は、シェーディング補正に寄与しな
い直流成分を除去することによって、出力信号の増幅が
可能となり、精度の良いシェーディング補正を提供する
ことを目的とする。
い直流成分を除去することによって、出力信号の増幅が
可能となり、精度の良いシェーディング補正を提供する
ことを目的とする。
【０００８】
【０００９】
【課題を解決するための手段】本発明は、これらの課題
解決するために、各画素の信号出力が均一となるように
予め各画素毎の補正値または補正値に対応したデータを
記憶しておき、各画素から信号出力を取り出す時に、前
記補正値または前記補正値に対応したデータによって各
画素の信号出力を適正化する焦点検出装置のシェーディ
ング補正において、画素番号ｉ、各画素の蓄積電荷量Ｖ
sig(i)、増幅度Ａの各画素の信号出力Ｖnml(i)、増幅度
Ａで所望の電圧レベルが得られるとして予め指定した画
素区間の平均値である信号出力ＶFLTAとした場合、各画
素の補正値Ｃ(i) を数式１より求めることを特徴とした
シェーディング補正方式を提案する。
解決するために、各画素の信号出力が均一となるように
予め各画素毎の補正値または補正値に対応したデータを
記憶しておき、各画素から信号出力を取り出す時に、前
記補正値または前記補正値に対応したデータによって各
画素の信号出力を適正化する焦点検出装置のシェーディ
ング補正において、画素番号ｉ、各画素の蓄積電荷量Ｖ
sig(i)、増幅度Ａの各画素の信号出力Ｖnml(i)、増幅度
Ａで所望の電圧レベルが得られるとして予め指定した画
素区間の平均値である信号出力ＶFLTAとした場合、各画
素の補正値Ｃ(i) を数式１より求めることを特徴とした
シェーディング補正方式を提案する。
【００１０】
【数１】
【００１１】また、各画素の信号出力が均一となるよう
に予め各画素毎の補正値または補正値に対応したデータ
を記憶しておき、各画素から信号出力を取り出す時に、
前記補正値または前記補正値に対応したデータによって
各画素の信号出力を適正化する焦点検出装置のシェーデ
ィング補正において、画素番号ｉ、各画素の蓄積電荷量
Ｖsig'(i) 、各画素の補正値Ｃ(i) 、増幅度ａの各画素
の信号出力Ｖnml'(i) とした場合、適正化した各画素の
信号出力Ｘ(i) を数式２より求めることを特徴としたシ
ェーディング補正方式を提案する。
に予め各画素毎の補正値または補正値に対応したデータ
を記憶しておき、各画素から信号出力を取り出す時に、
前記補正値または前記補正値に対応したデータによって
各画素の信号出力を適正化する焦点検出装置のシェーデ
ィング補正において、画素番号ｉ、各画素の蓄積電荷量
Ｖsig'(i) 、各画素の補正値Ｃ(i) 、増幅度ａの各画素
の信号出力Ｖnml'(i) とした場合、適正化した各画素の
信号出力Ｘ(i) を数式２より求めることを特徴としたシ
ェーディング補正方式を提案する。
【００１２】
【数２】
【００１３】
【００１４】すなわち、画素番号ｉ、各画素の蓄積電荷
量Ｖsig(i)、増幅度Ａの各画素の信号出力Ｖnml(i)、増
幅度Ａで所望の電圧レベルが得られるとして予め指定し
た画素区間の平均値である信号出力ＶFLTAとした場合、
各画素の補正値Ｃ(i) を数式１で求め記憶しておき、補
正をかける場合には、各画素の蓄積電荷量Ｖsig'(i) 、
記憶された各画素の補正値Ｃ(i) 、増幅度ａの各画素の
信号出力Ｖnml'(i) とした場合、適正化した各画素の信
号出力Ｘ(i) を数式２より求めるようにするものであ
る。
量Ｖsig(i)、増幅度Ａの各画素の信号出力Ｖnml(i)、増
幅度Ａで所望の電圧レベルが得られるとして予め指定し
た画素区間の平均値である信号出力ＶFLTAとした場合、
各画素の補正値Ｃ(i) を数式１で求め記憶しておき、補
正をかける場合には、各画素の蓄積電荷量Ｖsig'(i) 、
記憶された各画素の補正値Ｃ(i) 、増幅度ａの各画素の
信号出力Ｖnml'(i) とした場合、適正化した各画素の信
号出力Ｘ(i) を数式２より求めるようにするものであ
る。
【００１５】
【作用】本発明の補正方法によれば、光量不均一パター
ンの特徴部分のみを補正値として加味することができ、
信頼性のある精度の良いシェーディング補正が実現でき
る。
ンの特徴部分のみを補正値として加味することができ、
信頼性のある精度の良いシェーディング補正が実現でき
る。
【００１６】
【実施例】以下図面を用いて本発明の実施例を説明する
図１は本発明の一実施例の主要構成を示すブロック図で
あり、図２は図１に示す焦点検出用ＩＣにおけるイメー
ジセンサとその出力回路のブロック図である。図１にお
ける制御・演算処理部（２）は焦点検出用ＩＣ（１）を
制御するためのＩＣ制御部（４）、センサ出力信号をデ
ジタルデータに変換するためのＡ／Ｄ変換器（５）、シ
ェーディング補正及び焦点ずれ量演算等の各種演算処理
を行う演算処理部（６）、メモリに対して指定したアド
レスからのデータ読み出し及び格納を行うアドレスコン
トローラ（７）より構成される。一般にＣＰＵが用いら
れており、これらの制御・演算処理はソフトウェアによ
って実現される。
図１は本発明の一実施例の主要構成を示すブロック図で
あり、図２は図１に示す焦点検出用ＩＣにおけるイメー
ジセンサとその出力回路のブロック図である。図１にお
ける制御・演算処理部（２）は焦点検出用ＩＣ（１）を
制御するためのＩＣ制御部（４）、センサ出力信号をデ
ジタルデータに変換するためのＡ／Ｄ変換器（５）、シ
ェーディング補正及び焦点ずれ量演算等の各種演算処理
を行う演算処理部（６）、メモリに対して指定したアド
レスからのデータ読み出し及び格納を行うアドレスコン
トローラ（７）より構成される。一般にＣＰＵが用いら
れており、これらの制御・演算処理はソフトウェアによ
って実現される。
【００１７】図１における焦点検出用ＩＣ（１）は図２
のブロック図で示すように、大別してイメージセンサ
（８）、アナログ処理回路（９）、駆動制御回路（２
５）で構成され、これらがワンチップ化されている。
のブロック図で示すように、大別してイメージセンサ
（８）、アナログ処理回路（９）、駆動制御回路（２
５）で構成され、これらがワンチップ化されている。
【００１８】イメージセンサ（８）は公知のＣＣＤ形撮
像素子であり、基準領域と参照領域とを有するラインセ
ンサ（２１）、リセットゲート（２２）、シフトゲート
（２３）、ＣＣＤシフトレジスタ（２４）によって構成
される。このイメージセンサ（８）は、蓄積開始信号Ｓ
ｓを駆動制御回路（２５）に入力することによって、駆
動制御回路（２５）からリセットパルスφｒ（Ｌo ｗ）
がイメージセンサ（８）に入力されラインセンサ（８）
は電荷蓄積を開始する。また、蓄積停止信号Ｓｔが駆動
制御回路（２５）に送られることによって、リセットパ
ルスφｒが変化して（Ｈigh ）、電荷蓄積を中止すると
共に、シフトパルスφｓを入力し、蓄積した電荷がＣＣ
Ｄシフトレジスタ（２４）に移される。
像素子であり、基準領域と参照領域とを有するラインセ
ンサ（２１）、リセットゲート（２２）、シフトゲート
（２３）、ＣＣＤシフトレジスタ（２４）によって構成
される。このイメージセンサ（８）は、蓄積開始信号Ｓ
ｓを駆動制御回路（２５）に入力することによって、駆
動制御回路（２５）からリセットパルスφｒ（Ｌo ｗ）
がイメージセンサ（８）に入力されラインセンサ（８）
は電荷蓄積を開始する。また、蓄積停止信号Ｓｔが駆動
制御回路（２５）に送られることによって、リセットパ
ルスφｒが変化して（Ｈigh ）、電荷蓄積を中止すると
共に、シフトパルスφｓを入力し、蓄積した電荷がＣＣ
Ｄシフトレジスタ（２４）に移される。
【００１９】ＣＣＤシフトレジスタ（２４）の電荷は駆
動制御回路（２５）より入力する転送パルスφ1 、φ2
にしたがって順次送り出され、画像データ信号ＶOSとし
てアンプ（３６）を介して出力される。一方、上記イメ
ージセンサ（８）にはラインセンサ（２１）に入射する
光のコントラストからモニタ電圧Ｖｍを定めるために、
最大光検出回路（２６）と最小光検出回路（２７）とが
備えられている。最大光検出回路（２６）が出力するＶ
max 信号はアンプ（３０）とサンプルホールド回路（３
１）を介してセレクタ（３２）に、また、最小光検出回
路（２７）が出力するＶmin 信号はアンプ（３４）とサ
ンプルホールド回路（３５）を介して差動増幅回路（３
３）に送られる。尚、蓄積量モニター方式として、ＭＡ
Ｘ・ＭＩＮ検出方式を用いており、詳細については本出
願人による特開平１−２４５７７０号で開示されている
のでここでは省略する。
動制御回路（２５）より入力する転送パルスφ1 、φ2
にしたがって順次送り出され、画像データ信号ＶOSとし
てアンプ（３６）を介して出力される。一方、上記イメ
ージセンサ（８）にはラインセンサ（２１）に入射する
光のコントラストからモニタ電圧Ｖｍを定めるために、
最大光検出回路（２６）と最小光検出回路（２７）とが
備えられている。最大光検出回路（２６）が出力するＶ
max 信号はアンプ（３０）とサンプルホールド回路（３
１）を介してセレクタ（３２）に、また、最小光検出回
路（２７）が出力するＶmin 信号はアンプ（３４）とサ
ンプルホールド回路（３５）を介して差動増幅回路（３
３）に送られる。尚、蓄積量モニター方式として、ＭＡ
Ｘ・ＭＩＮ検出方式を用いており、詳細については本出
願人による特開平１−２４５７７０号で開示されている
のでここでは省略する。
【００２０】上記の動作条件下、蓄積電荷が画像データ
信号ＶOSとして順次送り出され、差動増幅回路（３３）
に入力する。既にサンプルホールドされたＶmin 信号が
差動増幅回路（３３）に入力されており、その結果、制
御・演算処理部（２）で指定する増幅度Ａ、制御・演算
処理部（２）への出力アンプ基準電圧ＶREF 、画素番号
ｉとして、この増幅回路は、
信号ＶOSとして順次送り出され、差動増幅回路（３３）
に入力する。既にサンプルホールドされたＶmin 信号が
差動増幅回路（３３）に入力されており、その結果、制
御・演算処理部（２）で指定する増幅度Ａ、制御・演算
処理部（２）への出力アンプ基準電圧ＶREF 、画素番号
ｉとして、この増幅回路は、
【００２１】
【数４】
【００２２】を出力する。この出力信号Ｖs(i)が制御・
演算処理部（２）に送られ、Ａ／Ｄ変換後に測距演算さ
れる。
演算処理部（２）に送られ、Ａ／Ｄ変換後に測距演算さ
れる。
【００２３】尚、駆動制御回路（２５）からＡ／Ｄタイ
ミング信号Ｓadが制御・演算処理部（２）に送られる。
このタイミング信号Ｓadは差動増幅回路（３３）の出力
信号Ｖs(i)が安定しＡ／Ｄ変換が可能であることを伝達
する信号である。
ミング信号Ｓadが制御・演算処理部（２）に送られる。
このタイミング信号Ｓadは差動増幅回路（３３）の出力
信号Ｖs(i)が安定しＡ／Ｄ変換が可能であることを伝達
する信号である。
【００２４】また、制御・演算処理部（２）から焦点検
出用ＩＣ（１）へ増幅度を指定する代わりに、画像デー
タ信号ＶOSのみを出力することができる。この場合の、
制御・演算処理部（２）への出力信号は、画素番号ｉ、
制御・演算処理部（２）への出力アンプ基準電圧ＶREF
として、
出用ＩＣ（１）へ増幅度を指定する代わりに、画像デー
タ信号ＶOSのみを出力することができる。この場合の、
制御・演算処理部（２）への出力信号は、画素番号ｉ、
制御・演算処理部（２）への出力アンプ基準電圧ＶREF
として、
【００２５】
【数５】
【００２６】を出力する。
【００２７】次に上記の構成によるシェーディング補正
方法を説明する。予め、以下のようにシェーディング補
正値を決める。画素番号をｉとし、一様輝度面に対する
各画素の蓄積電荷量Ｖsig(i)を式５にしたがって制御・
演算処理部（２）に入力する。
方法を説明する。予め、以下のようにシェーディング補
正値を決める。画素番号をｉとし、一様輝度面に対する
各画素の蓄積電荷量Ｖsig(i)を式５にしたがって制御・
演算処理部（２）に入力する。
【００２８】
【数６】
【００２９】画素番号ｉとし、一様輝度面に対する増幅
度Ａの各画素のセンサ出力電圧Ｖnml(i)を式４にしたが
って制御・演算処理部（２）に入力する。
度Ａの各画素のセンサ出力電圧Ｖnml(i)を式４にしたが
って制御・演算処理部（２）に入力する。
【００３０】
【数７】
【００３１】制御・演算処理部（２）において、増幅度
Ａの各画素のセンサ出力電圧Ｖnml(i)のうち、所望の電
圧レベルが得られるとして予め指定した画素区間（画素
数：ｎ）の平均値ＶFLTAを求めた後、その値と増幅度Ａ
の各画素のセンサ出力電圧Ｖnml(i)との差分をとり、更
に増幅度Ａ及び各画素の蓄積電荷量Ｖsig(i)で割る。こ
の値は、単位増幅度及び単位蓄積電荷量当たりの所望の
センサ出力電圧レベルに対する各画素の電圧レベルの差
を表していることになる。このようにして得られた値を
各画素毎のシェーディング補正値Ｃ(i) としてアドレス
コントローラ（７）を介してメモリ（３）に格納する。
Ａの各画素のセンサ出力電圧Ｖnml(i)のうち、所望の電
圧レベルが得られるとして予め指定した画素区間（画素
数：ｎ）の平均値ＶFLTAを求めた後、その値と増幅度Ａ
の各画素のセンサ出力電圧Ｖnml(i)との差分をとり、更
に増幅度Ａ及び各画素の蓄積電荷量Ｖsig(i)で割る。こ
の値は、単位増幅度及び単位蓄積電荷量当たりの所望の
センサ出力電圧レベルに対する各画素の電圧レベルの差
を表していることになる。このようにして得られた値を
各画素毎のシェーディング補正値Ｃ(i) としてアドレス
コントローラ（７）を介してメモリ（３）に格納する。
【００３２】
【数８】
【００３３】補正をかける場合には、画素番号をｉと
し、各画素の蓄積電荷量Ｖsig'(i) を式５にしたがって
制御・演算処理部（２）に入力する。
し、各画素の蓄積電荷量Ｖsig'(i) を式５にしたがって
制御・演算処理部（２）に入力する。
【００３４】
【数９】
【００３５】画素番号ｉとし、増幅度ａの各画素のセン
サ出力電圧Ｖnml'(i) を式４にしたがって制御・演算処
理部（２）に入力する。
サ出力電圧Ｖnml'(i) を式４にしたがって制御・演算処
理部（２）に入力する。
【００３６】
【数１０】
【００３７】制御・演算処理部（２）において、増幅度
ａの各画素のセンサ出力電圧Ｖnml'(i) に対し、アドレ
スコントローラ（７）によって対応するシェーディング
補正値Ｃ(i) をメモリ（３）から読み出し、各画素の蓄
積電荷量Ｖsig'(i) 及び増幅度ａを乗じたものを加算す
る。この値を補正後の各画素のセンサ出力電圧Ｘ(i)と
し、測距演算の入力データとして用いる。
ａの各画素のセンサ出力電圧Ｖnml'(i) に対し、アドレ
スコントローラ（７）によって対応するシェーディング
補正値Ｃ(i) をメモリ（３）から読み出し、各画素の蓄
積電荷量Ｖsig'(i) 及び増幅度ａを乗じたものを加算す
る。この値を補正後の各画素のセンサ出力電圧Ｘ(i)と
し、測距演算の入力データとして用いる。
【００３８】
【発明の効果】図４(A) に示すような一様輝度面を検出
した際に顕著に捉えることにできない光量の不均一に対
して、直流成分を除去し、光量不均一の特徴部分のみを
増幅したものに対し、所望のフラットレベルに補正をか
けることによって、図４(B) に示すような信頼性の高い
シェーディング補正を実現できる。
した際に顕著に捉えることにできない光量の不均一に対
して、直流成分を除去し、光量不均一の特徴部分のみを
増幅したものに対し、所望のフラットレベルに補正をか
けることによって、図４(B) に示すような信頼性の高い
シェーディング補正を実現できる。
【図１】本発明の一実施例における主要構成を示すブロ
ック図
ック図
【図２】焦点検出用ＩＣにおけるイメージセンサとその
出力回路のブロック図
出力回路のブロック図
【図３】一様輝度面を検出した際の光電変換信号と補正
信号
信号
【図４】本焦点検出用ＩＣにおける一様輝度面を検出し
た際の蓄積電荷量の一例とセンサ出力信号及び補正信号
の一例
た際の蓄積電荷量の一例とセンサ出力信号及び補正信号
の一例
１ 焦点検出用ＩＣ ２ 制御・演算処理部 ３ メモリ ４ 焦点検出用ＩＣ制御部 ５ Ａ／Ｄ変換器 ６ 演算処理部 ７ アドレスコントローラ ８ イメージセンサ ９ アナログ処理回路 ２１ ラインセンサ ２２ リセットゲート ２３ シフトゲート ２４ ＣＣＤシフトレジスタ ２５ 駆動制御回路 ２６ 最大光検出回路 ２７ 最小光検出回路 ３０ Ｖmax 信号出力アンプ ３１ Ｖmax 信号サンプルホールド回路 ３２ セレクタ回路 ３３ 差動増幅回路 ３４ Ｖmin 信号出力アンプ ３５ Ｖmin 信号サンプルホールド回路 ３６ Ｖos信号出力アンプ ３７ 比較回路 ３８ シフトパルス制御回路 ３９ シフトモニタ回路
Claims (2)
- 【請求項１】各画素の信号出力が均一となるように予め
各画素毎の補正値または補正値に対応したデータを記憶
しておき、各画素から信号出力を取り出す時に、前記補
正値または前記補正値に対応したデータによって各画素
の信号出力を適正化する焦点検出装置のシェーディング
補正において、 画素番号ｉ、各画素の蓄積電荷量Ｖsig(i)、増幅度Ａの
各画素の信号出力Ｖnml(i)、増幅度Ａで所望の電圧レベ
ルが得られるとして予め指定した画素区間の平均値であ
る信号出力ＶFLTAとした場合、各画素の補正値Ｃ(i) を
数式１より求めることを特徴としたシェーディング補正
方式。 【数１】 - 【請求項２】各画素の信号出力が均一となるように予め
各画素毎の補正値または補正値に対応したデータを記憶
しておき、各画素から信号出力を取り出す時に、前記補
正値または前記補正値に対応したデータによって各画素
の信号出力を適正化する焦点検出装置のシェーディング
補正において、 画素番号ｉ、各画素の蓄積電荷量Ｖsig'(i) 、各画素の
補正値Ｃ(i) 、増幅度ａの各画素の信号出力Ｖnml'(i)
とした場合、適正化した各画素の信号出力Ｘ(i)を数式
２より求めることを特徴としたシェーディング補正方
式。 【数２】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11208095A JP3261004B2 (ja) | 1995-05-10 | 1995-05-10 | シェーディング補正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11208095A JP3261004B2 (ja) | 1995-05-10 | 1995-05-10 | シェーディング補正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08304695A JPH08304695A (ja) | 1996-11-22 |
| JP3261004B2 true JP3261004B2 (ja) | 2002-02-25 |
Family
ID=14577587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11208095A Expired - Fee Related JP3261004B2 (ja) | 1995-05-10 | 1995-05-10 | シェーディング補正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3261004B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5424708B2 (ja) * | 2009-05-15 | 2014-02-26 | キヤノン株式会社 | 焦点検出装置 |
-
1995
- 1995-05-10 JP JP11208095A patent/JP3261004B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08304695A (ja) | 1996-11-22 |
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