JP3260673B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3260673B2 JP3260673B2 JP25223597A JP25223597A JP3260673B2 JP 3260673 B2 JP3260673 B2 JP 3260673B2 JP 25223597 A JP25223597 A JP 25223597A JP 25223597 A JP25223597 A JP 25223597A JP 3260673 B2 JP3260673 B2 JP 3260673B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に論理回路から構成される半導体集積回路装
置に関する。
に関し、特に論理回路から構成される半導体集積回路装
置に関する。
【０００２】
【従来の技術】近年、各種のディジタル技術応用機器・
装置の高機能化・高性能化が進み、これに伴う動作の高
速化に対応して、その安定動作のため、上記機器・装置
に使用される論理回路の遅延特性を高精度に保持するこ
とが重要になってきている。
装置の高機能化・高性能化が進み、これに伴う動作の高
速化に対応して、その安定動作のため、上記機器・装置
に使用される論理回路の遅延特性を高精度に保持するこ
とが重要になってきている。
【０００３】この種の論理回路の遅延特性の高精度化を
図った特開平８−２３２７１号公報記載の従来の半導体
集積回路装置をブロックで示す図４を参照すると、この
従来の半導体集積回路装置は、入力信号ＩＳを反転して
信号ＳＡを出力する初段のインバータ１０１と、それぞ
れＭ個，Ｎ個の直列接続したインバータ１０１と同一構
成のインバータＩＤから成り信号ＳＡを所定時間遅延し
遅延信号Ｄ１，Ｄ２をそれぞれ出力する遅延回路１０
２，１０３と、遅延信号Ｄ１，Ｄ２の論理積をとりＡＮ
Ｄ信号ＤＡを出力するＡＮＤ回路１０４と、ＡＮＤ信号
ＤＡを積分し積分信号ＤＢを出力する積分回路１０５
と、積分信号ＤＢと基準電圧ＶＲとを比較し比較信号Ｄ
Ｃを出力する電圧比較回路１０６と、比較信号ＤＣの供
給に応答して遅延回路１０２，１０３内のインバータＩ
ＤのＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジス
タの各々のバックゲート電圧ＧＢＰ，ＧＢＮを発生制御
する電圧制御回路１０７とを備える。
図った特開平８−２３２７１号公報記載の従来の半導体
集積回路装置をブロックで示す図４を参照すると、この
従来の半導体集積回路装置は、入力信号ＩＳを反転して
信号ＳＡを出力する初段のインバータ１０１と、それぞ
れＭ個，Ｎ個の直列接続したインバータ１０１と同一構
成のインバータＩＤから成り信号ＳＡを所定時間遅延し
遅延信号Ｄ１，Ｄ２をそれぞれ出力する遅延回路１０
２，１０３と、遅延信号Ｄ１，Ｄ２の論理積をとりＡＮ
Ｄ信号ＤＡを出力するＡＮＤ回路１０４と、ＡＮＤ信号
ＤＡを積分し積分信号ＤＢを出力する積分回路１０５
と、積分信号ＤＢと基準電圧ＶＲとを比較し比較信号Ｄ
Ｃを出力する電圧比較回路１０６と、比較信号ＤＣの供
給に応答して遅延回路１０２，１０３内のインバータＩ
ＤのＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジス
タの各々のバックゲート電圧ＧＢＰ，ＧＢＮを発生制御
する電圧制御回路１０７とを備える。
【０００４】インバータ１０１及び遅延回路１０２，１
０３内のインバータＩＤの構成を代表してインバータ１
０１の回路を回路図で示す図５を参照すると、このイン
バータ１０１は、ソースを電源ＶＤにゲートを入力端Ｄ
Ｉにドレインを出力端ＤＯにそれぞれ接続したＰ型ＭＯ
ＳトランジスタＰ１０１と、ソースを電源（接地）Ｇに
ゲートを入力端ＤＩにドレインを出力端ＤＯにそれぞれ
接続したＮ型ＭＯＳトランジスタＮ１０１とを備える。
０３内のインバータＩＤの構成を代表してインバータ１
０１の回路を回路図で示す図５を参照すると、このイン
バータ１０１は、ソースを電源ＶＤにゲートを入力端Ｄ
Ｉにドレインを出力端ＤＯにそれぞれ接続したＰ型ＭＯ
ＳトランジスタＰ１０１と、ソースを電源（接地）Ｇに
ゲートを入力端ＤＩにドレインを出力端ＤＯにそれぞれ
接続したＮ型ＭＯＳトランジスタＮ１０１とを備える。
【０００５】次に、図４，図５を参照して、従来の半導
体集積回路装置の動作について説明すると、まず電源Ｖ
Ｄに５Ｖを供給する。入力信号ＩＳの電圧すなわち入力
信号ＩＳが０ＶのときトランジスタＮ１０１がカットオ
フし、トランジスタＰ１０１が導通する。したがって、
インバータ１０１の出力信号ＳＡは電源ＶＤの電圧５Ｖ
と等しくなる。
体集積回路装置の動作について説明すると、まず電源Ｖ
Ｄに５Ｖを供給する。入力信号ＩＳの電圧すなわち入力
信号ＩＳが０ＶのときトランジスタＮ１０１がカットオ
フし、トランジスタＰ１０１が導通する。したがって、
インバータ１０１の出力信号ＳＡは電源ＶＤの電圧５Ｖ
と等しくなる。
【０００６】次に、入力信号ＩＳが０Ｖから徐々に上昇
して、Ｎ型ＭＯＳトランジスタＮ１０１のしきい値電圧
Ｖｔｎを越えると、このトランジスタＮ１０１も導通し
て電流が流れ始める。出力信号ＳＡは電源ＶＤの５Ｖか
ら低下し始める。さらに、入力信号ＩＳが上昇して、電
源ＶＤの電圧よりＰ型ＭＯＳトランジスタＰ１０１のし
きい値電圧Ｖｔｐだけ低い電圧を超えると、このトラン
ジスタＰ１０１がカットオフして、出力信号ＳＡが接地
電位Ｇになる。
して、Ｎ型ＭＯＳトランジスタＮ１０１のしきい値電圧
Ｖｔｎを越えると、このトランジスタＮ１０１も導通し
て電流が流れ始める。出力信号ＳＡは電源ＶＤの５Ｖか
ら低下し始める。さらに、入力信号ＩＳが上昇して、電
源ＶＤの電圧よりＰ型ＭＯＳトランジスタＰ１０１のし
きい値電圧Ｖｔｐだけ低い電圧を超えると、このトラン
ジスタＰ１０１がカットオフして、出力信号ＳＡが接地
電位Ｇになる。
【０００７】次に、入力信号ＩＳが５Ｖから徐々に減少
し、入力信号ＩＳが電源電圧ＶＤよりしきい値電圧Ｖｔ
ｐだけ低い電圧まで降下すると、トランジスタＰ１０１
も導通して電流が流れ始める。そのため、インバータ１
０１の出力信号ＳＡは０Ｖから上昇し始める。さらに、
入力信号ＩＳが下降して、しきい値電圧Ｖｔｎより低い
電圧になると、トランジスタＮ１０１がカットオフし
て、出力電圧ＳＡが電源ＶＤの電圧５Ｖと等しくなる。
これらの動作でインバータ１０１は入力信号ＩＳを反転
し出力信号ＳＡを出力する。このインバータ１０１は、
入力信号ＩＳの供給を受けてから出力信号ＳＡを出力す
るまでの遅延時間を有し、この遅延時間はＭＯＳトラン
ジスタＰ１０１，Ｎ１０１の能力に依存し、この能力が
大きいときは上記遅延時間は小さく、能力が小さいとき
は上記遅延時間は大きくなる。
し、入力信号ＩＳが電源電圧ＶＤよりしきい値電圧Ｖｔ
ｐだけ低い電圧まで降下すると、トランジスタＰ１０１
も導通して電流が流れ始める。そのため、インバータ１
０１の出力信号ＳＡは０Ｖから上昇し始める。さらに、
入力信号ＩＳが下降して、しきい値電圧Ｖｔｎより低い
電圧になると、トランジスタＮ１０１がカットオフし
て、出力電圧ＳＡが電源ＶＤの電圧５Ｖと等しくなる。
これらの動作でインバータ１０１は入力信号ＩＳを反転
し出力信号ＳＡを出力する。このインバータ１０１は、
入力信号ＩＳの供給を受けてから出力信号ＳＡを出力す
るまでの遅延時間を有し、この遅延時間はＭＯＳトラン
ジスタＰ１０１，Ｎ１０１の能力に依存し、この能力が
大きいときは上記遅延時間は小さく、能力が小さいとき
は上記遅延時間は大きくなる。
【０００８】上述のように、遅延回路１０２は、インバ
ータ１０１と同様のインバータＩＤをＭ段，遅延回路１
０３はインバータＩＤをＮ段それぞれ直列接続して構成
される。インバータＩＤの１段当たりの遅延時間をｔと
すると、これら遅延回路１０２，１０３の各々の出力す
なわちＡＮＤ回路１０４の入力Ｄ１，Ｄ２相互間にはＭ
ｔ−Ｎｔの時間差を生じる。この時間差は、ＡＮＤ回路
１０４の出力信号ＤＡの電源電圧ＶＤの５Ｖ（Ｈレベ
ル）と接地電位Ｇの０Ｖ（Ｌレベル）の時間の比すなわ
ちデューテイ比で表される。積分回路１０５はこの出力
信号ＤＡを積分しアナログ電圧の積分信号ＤＢを出力す
る。電圧比較回路１０６は、積分信号ＤＢと基準電圧Ｖ
Ｒとを比較し、比較信号ＤＣを出力する。電圧制御回路
１０７は、比較信号ＤＣの供給に応答して、Ｐ型ＭＯＳ
トランジスタＰ１０１，Ｎ型ＭＯＳトランジスタＮ１０
１の各々のバックゲート電圧ＧＢＰ，ＧＢＮを適切に制
御する。
ータ１０１と同様のインバータＩＤをＭ段，遅延回路１
０３はインバータＩＤをＮ段それぞれ直列接続して構成
される。インバータＩＤの１段当たりの遅延時間をｔと
すると、これら遅延回路１０２，１０３の各々の出力す
なわちＡＮＤ回路１０４の入力Ｄ１，Ｄ２相互間にはＭ
ｔ−Ｎｔの時間差を生じる。この時間差は、ＡＮＤ回路
１０４の出力信号ＤＡの電源電圧ＶＤの５Ｖ（Ｈレベ
ル）と接地電位Ｇの０Ｖ（Ｌレベル）の時間の比すなわ
ちデューテイ比で表される。積分回路１０５はこの出力
信号ＤＡを積分しアナログ電圧の積分信号ＤＢを出力す
る。電圧比較回路１０６は、積分信号ＤＢと基準電圧Ｖ
Ｒとを比較し、比較信号ＤＣを出力する。電圧制御回路
１０７は、比較信号ＤＣの供給に応答して、Ｐ型ＭＯＳ
トランジスタＰ１０１，Ｎ型ＭＯＳトランジスタＮ１０
１の各々のバックゲート電圧ＧＢＰ，ＧＢＮを適切に制
御する。
【０００９】トランジスタＰ１０１，Ｎ１０１はそれぞ
れバックゲート電圧ＧＢＰ，ＧＢＮの制御に応答してし
きい値電圧を可変し、各々のトランジスタ能力が変化す
る。したがって、信号ＤＡの上記デューテイ比を一定に
保持するよう、すなわち積分回路１０５の出力信号ＤＢ
が基準電圧ＶＲと等しく成るように制御することにより
各々のトランジスタ能力を一定に保持でき、所期の設定
遅延時間を維持できるので、遅延時間のばらつきを抑え
ることができる。
れバックゲート電圧ＧＢＰ，ＧＢＮの制御に応答してし
きい値電圧を可変し、各々のトランジスタ能力が変化す
る。したがって、信号ＤＡの上記デューテイ比を一定に
保持するよう、すなわち積分回路１０５の出力信号ＤＢ
が基準電圧ＶＲと等しく成るように制御することにより
各々のトランジスタ能力を一定に保持でき、所期の設定
遅延時間を維持できるので、遅延時間のばらつきを抑え
ることができる。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、内部に遅延時間を一定に保持するため
の遅延補償機能を有していないので、外部に遅延補償用
の制御回路を別途備える必要があるという欠点があっ
た。
集積回路装置は、内部に遅延時間を一定に保持するため
の遅延補償機能を有していないので、外部に遅延補償用
の制御回路を別途備える必要があるという欠点があっ
た。
【００１１】本発明の目的は、外部の遅延補償用の制御
回路を必要とすることなく製造工程起因の素子ばらつき
による遅延時間の変動を抑圧する半導体集積回路装置を
提供することにある。
回路を必要とすることなく製造工程起因の素子ばらつき
による遅延時間の変動を抑圧する半導体集積回路装置を
提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
装置は、入力信号の供給に応答してこの入力信号に対し
それぞれ予め設定した第１及び第２の遅延時間を持ち前
記入力信号と相補の第１及び第２の出力信号を生成する
第１及び第２の論理回路を備える半導体集積回路装置に
おいて、前記第１の論理回路が、前記入力信号と第１の
節点の第１の節点信号との否定論理積をとり第１のＮＡ
ＮＤ信号を出力する第１のＮＡＮＤ回路と、前記第１の
ＮＡＮＤ信号を反転して前記第１の出力信号を出力する
第１のインバータとを備え、 前記第２の論理回路が、前
記入力信号を反転し反転入力信号を出力する第２のイン
バータと、前記反転入力信号と第２の節点の第２の節点
信号との否定論理積をとり第２のＮＡＮＤ信号を出力す
る第２のＮＡＮＤ回路と、前記第２のＮＡＮＤ信号を反
転して前記第１の出力信号と逆相の前記第２の出力信号
を出力する第３のインバータとを備え、 前記第１及び第
２の論理回路を構成するトランジスタの製造工程に起因
する特性ばらつきである製造ばらつきによる前記トラン
ジスタの駆動能力の変化に対応するしきい値電圧の変化
を検知し対応する第１，第２の基準電圧を発生する基準
電圧発生手段と、 前記第１の遅延時間を設定するととも
に前記第１，第２の基準電圧と前記第２のＮＡＮＤ信号
の供給を受け前記第１の節点に前記第１の遅延時間を制
御するための前記第１の節点信号を出力する第１の遅延
回路を有する第１の遅延制御手段と、前記第２の遅延時
間を設定するとともに前記第１，第２の基準電圧と前記
第１のＮＡＮＤ信号の供給を受け前記第２の節点に前記
第２の遅延時間を制御するための前記第２の節点信号を
出力する第２の遅延回路を有する第２の遅延制御手段と
を備えて構成されている。
装置は、入力信号の供給に応答してこの入力信号に対し
それぞれ予め設定した第１及び第２の遅延時間を持ち前
記入力信号と相補の第１及び第２の出力信号を生成する
第１及び第２の論理回路を備える半導体集積回路装置に
おいて、前記第１の論理回路が、前記入力信号と第１の
節点の第１の節点信号との否定論理積をとり第１のＮＡ
ＮＤ信号を出力する第１のＮＡＮＤ回路と、前記第１の
ＮＡＮＤ信号を反転して前記第１の出力信号を出力する
第１のインバータとを備え、 前記第２の論理回路が、前
記入力信号を反転し反転入力信号を出力する第２のイン
バータと、前記反転入力信号と第２の節点の第２の節点
信号との否定論理積をとり第２のＮＡＮＤ信号を出力す
る第２のＮＡＮＤ回路と、前記第２のＮＡＮＤ信号を反
転して前記第１の出力信号と逆相の前記第２の出力信号
を出力する第３のインバータとを備え、 前記第１及び第
２の論理回路を構成するトランジスタの製造工程に起因
する特性ばらつきである製造ばらつきによる前記トラン
ジスタの駆動能力の変化に対応するしきい値電圧の変化
を検知し対応する第１，第２の基準電圧を発生する基準
電圧発生手段と、 前記第１の遅延時間を設定するととも
に前記第１，第２の基準電圧と前記第２のＮＡＮＤ信号
の供給を受け前記第１の節点に前記第１の遅延時間を制
御するための前記第１の節点信号を出力する第１の遅延
回路を有する第１の遅延制御手段と、前記第２の遅延時
間を設定するとともに前記第１，第２の基準電圧と前記
第１のＮＡＮＤ信号の供給を受け前記第２の節点に前記
第２の遅延時間を制御するための前記第２の節点信号を
出力する第２の遅延回路を有する第２の遅延制御手段と
を備えて構成されている。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１を参照すると、この図に示す本実施の形
態の半導体集積回路装置は、入力信号ＩＳと節点Ｓ１の
信号ａとの否定論理積をとりＮＡＮＤ信号ｂを出力する
ＮＡＮＤ回路１と、ＮＡＮＤ信号ｂを反転して出力信号
Ｏを出力するインバータ２と、入力信号ＩＳを反転し反
転入力信号ＩＳＢを出力するインバータ３と、反転入力
信号ＩＳＢと節点Ｓ２の信号ｃとの否定論理積をとりＮ
ＡＮＤ信号ｄを出力するＮＡＮＤ回路４と、ＮＡＮＤ信
号ｄを反転して出力信号Ｏと逆相の出力信号ＯＢを出力
するインバータ５と、基準電圧ＶＲ１，ＶＲ２を出力す
る基準電圧発生回路６と、基準電圧ＶＲ１，ＶＲ２と信
号ｄの供給を受け出力端である節点Ｓ１に信号ａを出力
する遅延制御回路７と、基準電圧Ｒ１，Ｒ２と信号ｂの
供給を受け出力端である節点Ｓ２に信号ｃを出力する遅
延制御回路８とを備える。
ックで示す図１を参照すると、この図に示す本実施の形
態の半導体集積回路装置は、入力信号ＩＳと節点Ｓ１の
信号ａとの否定論理積をとりＮＡＮＤ信号ｂを出力する
ＮＡＮＤ回路１と、ＮＡＮＤ信号ｂを反転して出力信号
Ｏを出力するインバータ２と、入力信号ＩＳを反転し反
転入力信号ＩＳＢを出力するインバータ３と、反転入力
信号ＩＳＢと節点Ｓ２の信号ｃとの否定論理積をとりＮ
ＡＮＤ信号ｄを出力するＮＡＮＤ回路４と、ＮＡＮＤ信
号ｄを反転して出力信号Ｏと逆相の出力信号ＯＢを出力
するインバータ５と、基準電圧ＶＲ１，ＶＲ２を出力す
る基準電圧発生回路６と、基準電圧ＶＲ１，ＶＲ２と信
号ｄの供給を受け出力端である節点Ｓ１に信号ａを出力
する遅延制御回路７と、基準電圧Ｒ１，Ｒ２と信号ｂの
供給を受け出力端である節点Ｓ２に信号ｃを出力する遅
延制御回路８とを備える。
【００１４】遅延制御回路７は、直列接続され最初段の
入力に信号ｄの供給を受け最終段の出力を節点Ｓ１に接
続し信号ａを出力するインバータＩ７１〜Ｉ７４と、基
準電圧ＶＲ１とインバータＩ７１の出力信号ｅとの否定
論理和をとり信号ｆを出力するＮＯＲ回路Ｇ７１と、信
号ｆを反転し信号ｇを出力するインバータＩ７５と、基
準電圧ＶＲ２と信号ｅとの否定論理積をとり信号ｈを出
力するＮＡＮＤ回路Ｇ７２と、信号ｈを反転し信号ｊを
出力するインバータＩ７６と、ソースを電源ＶＤにドレ
インを節点Ｓ１にそれぞれ接続しゲートに信号ｇの供給
を受けるＰ型ＭＯＳトランジスタＰ７１と、ソースを電
源（接地）Ｇにドレインを節点Ｓ１にそれぞれ接続しゲ
ートに信号ｊの供給を受けるＮ型ＭＯＳトランジスタＮ
７１とを備える。
入力に信号ｄの供給を受け最終段の出力を節点Ｓ１に接
続し信号ａを出力するインバータＩ７１〜Ｉ７４と、基
準電圧ＶＲ１とインバータＩ７１の出力信号ｅとの否定
論理和をとり信号ｆを出力するＮＯＲ回路Ｇ７１と、信
号ｆを反転し信号ｇを出力するインバータＩ７５と、基
準電圧ＶＲ２と信号ｅとの否定論理積をとり信号ｈを出
力するＮＡＮＤ回路Ｇ７２と、信号ｈを反転し信号ｊを
出力するインバータＩ７６と、ソースを電源ＶＤにドレ
インを節点Ｓ１にそれぞれ接続しゲートに信号ｇの供給
を受けるＰ型ＭＯＳトランジスタＰ７１と、ソースを電
源（接地）Ｇにドレインを節点Ｓ１にそれぞれ接続しゲ
ートに信号ｊの供給を受けるＮ型ＭＯＳトランジスタＮ
７１とを備える。
【００１５】遅延制御回路８は、直列接続され最初段の
入力に信号ｂの供給を受け最終段の出力を節点Ｓ２に接
続し信号ｃを出力するインバータＩ８１〜Ｉ８４と、基
準電圧ＶＲ１とインバータＩ８１の出力信号ｋとの否定
論理和をとり信号ｌを出力するＮＯＲ回路Ｇ８１と、信
号ｌを反転し信号ｍを出力するインバータＩ８５と、基
準電圧ＶＲ２と信号ｋとの否定論理積をとり信号ｎを出
力するＮＡＮＤ回路Ｇ８２と、信号ｎを反転し信号ｐを
出力するインバータＩ８６と、ソースを電源ＶＤにドレ
インを節点Ｓ２にそれぞれ接続しゲートに信号ｍの供給
を受けるＰ型ＭＯＳトランジスタＰ８１と、ソースを電
源（接地）Ｇにドレインを節点Ｓ２にそれぞれ接続しゲ
ートに信号ｐの供給を受けるＮ型ＭＯＳトランジスタＮ
８１とを備える。
入力に信号ｂの供給を受け最終段の出力を節点Ｓ２に接
続し信号ｃを出力するインバータＩ８１〜Ｉ８４と、基
準電圧ＶＲ１とインバータＩ８１の出力信号ｋとの否定
論理和をとり信号ｌを出力するＮＯＲ回路Ｇ８１と、信
号ｌを反転し信号ｍを出力するインバータＩ８５と、基
準電圧ＶＲ２と信号ｋとの否定論理積をとり信号ｎを出
力するＮＡＮＤ回路Ｇ８２と、信号ｎを反転し信号ｐを
出力するインバータＩ８６と、ソースを電源ＶＤにドレ
インを節点Ｓ２にそれぞれ接続しゲートに信号ｍの供給
を受けるＰ型ＭＯＳトランジスタＰ８１と、ソースを電
源（接地）Ｇにドレインを節点Ｓ２にそれぞれ接続しゲ
ートに信号ｐの供給を受けるＮ型ＭＯＳトランジスタＮ
８１とを備える。
【００１６】基準電圧発生回路６の構成を回路図で示す
図２を参照すると、この基準電圧発生回路６は、一端を
電源ＶＤにそれぞれ接続した抵抗Ｒ６１，Ｒ６２と、一
端を抵抗Ｒ６２の他端に他端を接地Ｇにそれぞれ接続し
た抵抗Ｒ６３と、ゲートを抵抗Ｒ６２，Ｒ６３の共通接
続点にソースを接地Ｇにドレインを抵抗Ｒ６１の他端に
接続し基準電圧ＶＲ２を出力するＮ型ＭＯＳトランジス
タＮ６１と、一端を接地Ｇにそれぞれ接続した抵抗Ｒ６
４，Ｒ６５と、一端を抵抗Ｒ６５の他端に他端を電源Ｖ
Ｄにそれぞれ接続した抵抗Ｒ６６と、ゲートを抵抗Ｒ６
５，Ｒ６６の共通接続点にソースを電源ＶＤにドレイン
を抵抗Ｒ６４の他端に接続し基準電圧ＶＲ１を出力する
Ｐ型ＭＯＳトランジスタＰ６１とを備える。
図２を参照すると、この基準電圧発生回路６は、一端を
電源ＶＤにそれぞれ接続した抵抗Ｒ６１，Ｒ６２と、一
端を抵抗Ｒ６２の他端に他端を接地Ｇにそれぞれ接続し
た抵抗Ｒ６３と、ゲートを抵抗Ｒ６２，Ｒ６３の共通接
続点にソースを接地Ｇにドレインを抵抗Ｒ６１の他端に
接続し基準電圧ＶＲ２を出力するＮ型ＭＯＳトランジス
タＮ６１と、一端を接地Ｇにそれぞれ接続した抵抗Ｒ６
４，Ｒ６５と、一端を抵抗Ｒ６５の他端に他端を電源Ｖ
Ｄにそれぞれ接続した抵抗Ｒ６６と、ゲートを抵抗Ｒ６
５，Ｒ６６の共通接続点にソースを電源ＶＤにドレイン
を抵抗Ｒ６４の他端に接続し基準電圧ＶＲ１を出力する
Ｐ型ＭＯＳトランジスタＰ６１とを備える。
【００１７】次に、図１，図２及び各部波形をタイムチ
ャートで示す図３を参照して本実施の形態の動作につい
て説明すると、まず、通常時は基準電圧発生回路６はそ
れぞれＨレベル，Ｌレベルの基準電圧ＶＲ１，ＶＲ２を
出力する。したがって、遅延制御回路７のＮＯＲ回路Ｇ
７１はＬレベルの出力信号ｆを出力し、トランジスタＰ
７１のゲートにはインバータＩ７５にて反転されたＨレ
ベルの信号ｇが供給されることによりトランジスタＰ７
１はオフ状態となっている。また、ＮＡＮＤ回路Ｇ７２
の出力信号ｈはＨレベルでトランジスタＮ７１のゲート
にはインバータＩ７６により反転されたＬレベルの信号
ｊが供給されることによりこのトランジスタＮ７１もオ
フ状態となっている。遅延制御回路８の同様な動作によ
り、トランジスタＰ８１，Ｎ８１も同様にオフ状態とな
っている。
ャートで示す図３を参照して本実施の形態の動作につい
て説明すると、まず、通常時は基準電圧発生回路６はそ
れぞれＨレベル，Ｌレベルの基準電圧ＶＲ１，ＶＲ２を
出力する。したがって、遅延制御回路７のＮＯＲ回路Ｇ
７１はＬレベルの出力信号ｆを出力し、トランジスタＰ
７１のゲートにはインバータＩ７５にて反転されたＨレ
ベルの信号ｇが供給されることによりトランジスタＰ７
１はオフ状態となっている。また、ＮＡＮＤ回路Ｇ７２
の出力信号ｈはＨレベルでトランジスタＮ７１のゲート
にはインバータＩ７６により反転されたＬレベルの信号
ｊが供給されることによりこのトランジスタＮ７１もオ
フ状態となっている。遅延制御回路８の同様な動作によ
り、トランジスタＰ８１，Ｎ８１も同様にオフ状態とな
っている。
【００１８】次に、時刻ｔ１の直前では入力信号ＩＳは
Ｌレベルであり、その時の信号ａ，ＯはＬレベル、信号
ｃ，ＯＢはＨレベルとなっている。時刻ｔ１で入力信号
ＩＳがＬレベルからＨレベルへと変化すると、ＮＡＮＤ
回路４にはインバータ３により反転されたＬレベルの反
転入力信号ＩＳＢが供給されＮＡＮＤ回路４の出力信号
ｄはＨレベルとなる。 インバータ５は入力信号ｄのＨ
レベルへの反転に応答して出力信号ＯＢをＨレベルから
Ｌレベルへと反転する。
Ｌレベルであり、その時の信号ａ，ＯはＬレベル、信号
ｃ，ＯＢはＨレベルとなっている。時刻ｔ１で入力信号
ＩＳがＬレベルからＨレベルへと変化すると、ＮＡＮＤ
回路４にはインバータ３により反転されたＬレベルの反
転入力信号ＩＳＢが供給されＮＡＮＤ回路４の出力信号
ｄはＨレベルとなる。 インバータ５は入力信号ｄのＨ
レベルへの反転に応答して出力信号ＯＢをＨレベルから
Ｌレベルへと反転する。
【００１９】次に、遅延制御回路７のインバータＩ７１
〜Ｉ７４は、ＮＡＮＤ回路４の出力信号ｄを遅延時間Ｔ
１分遅延させ信号ａをＬレベルからＨレベルへ変化させ
る。信号ａのＨレベルへの変化によりＮＡＮＤ回路１の
入力が両方ともＨレベルとなり、その出力信号ｂはＬレ
ベルへと変化する。信号ｂのＬレベルへの変化に応答し
てインバータ２は出力信号ＯをＬレベルからＨレベルへ
と反転する。すなわち、出力信号ＯＢが変化してから遅
延制御回路７による遅延時間Ｔ１だけ遅れて出力信号Ｏ
が変化する。
〜Ｉ７４は、ＮＡＮＤ回路４の出力信号ｄを遅延時間Ｔ
１分遅延させ信号ａをＬレベルからＨレベルへ変化させ
る。信号ａのＨレベルへの変化によりＮＡＮＤ回路１の
入力が両方ともＨレベルとなり、その出力信号ｂはＬレ
ベルへと変化する。信号ｂのＬレベルへの変化に応答し
てインバータ２は出力信号ＯをＬレベルからＨレベルへ
と反転する。すなわち、出力信号ＯＢが変化してから遅
延制御回路７による遅延時間Ｔ１だけ遅れて出力信号Ｏ
が変化する。
【００２０】次に、時刻ｔ２で入力信号ＩＳがＨレベル
からＬレベルへと変化すると、ＮＡＮＤ回路１は反転し
信号ｂをＬレベルからＨレベルに変化させる。信号ｂの
Ｈレベルへの変化に応答してインバータ２は出力信号Ｏ
をＨレベルからＬレベルへと変化させる。
からＬレベルへと変化すると、ＮＡＮＤ回路１は反転し
信号ｂをＬレベルからＨレベルに変化させる。信号ｂの
Ｈレベルへの変化に応答してインバータ２は出力信号Ｏ
をＨレベルからＬレベルへと変化させる。
【００２１】次に、ＮＡＮＤ回路１の出力信号ｂの供給
に応答して遅延制御回路８は、信号ｂのレベル反転から
インバータＩ８１〜Ｉ８４の遅延時間Ｔ２分遅延させ信
号ｃをＬレベルからＨレベルへ変化させる。信号ｃのＨ
レベルへの変化によりＮＡＮＤ回路４は入力が両方とも
Ｈレベルとなりその出力信号ｄをＬレベルへ変化させ
る。インバータ５は信号ｄのＬレベルへの変化に応答し
て出力信号ＯＢをＬレベルからＨレベルへと変化させ
る。したがって、出力信号ＯＢは、出力信号Ｏの変化よ
り遅延制御回路８による遅延時間Ｔ２だけ遅れて変化す
る。
に応答して遅延制御回路８は、信号ｂのレベル反転から
インバータＩ８１〜Ｉ８４の遅延時間Ｔ２分遅延させ信
号ｃをＬレベルからＨレベルへ変化させる。信号ｃのＨ
レベルへの変化によりＮＡＮＤ回路４は入力が両方とも
Ｈレベルとなりその出力信号ｄをＬレベルへ変化させ
る。インバータ５は信号ｄのＬレベルへの変化に応答し
て出力信号ＯＢをＬレベルからＨレベルへと変化させ
る。したがって、出力信号ＯＢは、出力信号Ｏの変化よ
り遅延制御回路８による遅延時間Ｔ２だけ遅れて変化す
る。
【００２２】次に、製造工程に起因する素子特性のばら
つきすなわち製造ばらつきによりトランジスタのしきい
値値電圧が上昇した場合について説明する。
つきすなわち製造ばらつきによりトランジスタのしきい
値値電圧が上昇した場合について説明する。
【００２３】まず、図２を再度参照して基準電圧発生回
路６の動作を説明すると、製造ばらつきがない通常時に
は、トランジスタＮ６１のゲート電位はトランジスタＮ
６１のしきい値電圧よりやや高くなるように抵抗Ｒ６
２，Ｒ６３により電源電圧ＶＤを抵抗分割する。トラン
ジスタＮ６１のゲートにはしきい値電圧より高い電圧が
供給されているため導通状態となる。抵抗Ｒ６１の抵抗
値はトランジスタＮ６１の導通抵抗に比べ大きな値に設
定しておき、トランジスタＮ６１が導通すると基準電圧
ＶＲ２は接地Ｇレベル、すなわちＬレベルとなる。製造
ばらつきによりトランジスタＮ６１のしきい値電圧が上
昇しゲート電位を越えると、このトランジスタＮ６１は
遮断し基準電圧ＶＲ２は抵抗Ｒ６１を経由して電源電圧
ＶＤ、すなわちＨレベルとなる。
路６の動作を説明すると、製造ばらつきがない通常時に
は、トランジスタＮ６１のゲート電位はトランジスタＮ
６１のしきい値電圧よりやや高くなるように抵抗Ｒ６
２，Ｒ６３により電源電圧ＶＤを抵抗分割する。トラン
ジスタＮ６１のゲートにはしきい値電圧より高い電圧が
供給されているため導通状態となる。抵抗Ｒ６１の抵抗
値はトランジスタＮ６１の導通抵抗に比べ大きな値に設
定しておき、トランジスタＮ６１が導通すると基準電圧
ＶＲ２は接地Ｇレベル、すなわちＬレベルとなる。製造
ばらつきによりトランジスタＮ６１のしきい値電圧が上
昇しゲート電位を越えると、このトランジスタＮ６１は
遮断し基準電圧ＶＲ２は抵抗Ｒ６１を経由して電源電圧
ＶＤ、すなわちＨレベルとなる。
【００２４】次に、トランジスタＰ６１のゲート電位は
このトランジスタＰ６１のしきい値電圧よりやや低くな
るように抵抗Ｒ６６，Ｒ６５により電源電圧ＶＤを抵抗
分割する。トランジスタＰ６１のゲートにはしきい値電
圧より低い電圧が入力されているため導通状態となる。
抵抗Ｒ６４の抵抗値はトランジスタＰ６１の導通抵抗よ
り大きな値に設定しておき、トランジスタＰ６１が導通
すると基準電圧ＶＲ１は電源電圧、すなわちＨレベルに
なる。製造ばらつきによりトランジスタＰ６１のしきい
値電圧が上昇しゲート電位を越えると、このトランジス
タＰ６１は遮断し基準電圧ＶＲ１は抵抗３７を経由して
接地レベルＧ、すなわちＬレベルになる。
このトランジスタＰ６１のしきい値電圧よりやや低くな
るように抵抗Ｒ６６，Ｒ６５により電源電圧ＶＤを抵抗
分割する。トランジスタＰ６１のゲートにはしきい値電
圧より低い電圧が入力されているため導通状態となる。
抵抗Ｒ６４の抵抗値はトランジスタＰ６１の導通抵抗よ
り大きな値に設定しておき、トランジスタＰ６１が導通
すると基準電圧ＶＲ１は電源電圧、すなわちＨレベルに
なる。製造ばらつきによりトランジスタＰ６１のしきい
値電圧が上昇しゲート電位を越えると、このトランジス
タＰ６１は遮断し基準電圧ＶＲ１は抵抗３７を経由して
接地レベルＧ、すなわちＬレベルになる。
【００２５】例えば、製造ばらつきによりこの半導体回
路装置内のＰ型ＭＯＳトランジスタの論理しきい値が上
昇した場合は、同一基板上の基準電圧発生回路６が動作
し、基準電圧ＶＲ１は上記のようにＬレベルに設定され
る。
路装置内のＰ型ＭＯＳトランジスタの論理しきい値が上
昇した場合は、同一基板上の基準電圧発生回路６が動作
し、基準電圧ＶＲ１は上記のようにＬレベルに設定され
る。
【００２６】時刻ｔ１にて入力信号ＩＳがＬレベルから
Ｈレベルへ変化した場合、ＮＡＮＤ回路４の出力信号ｄ
はＬレベルからＨレベルへと変化し、インバータＩ７１
はＨレベルの信号ｄの供給に応答してＬレベルの信号ｅ
を出力する。ＮＯＲ回路Ｇ７１は基準電圧ＶＲ１のＬレ
ベルと信号ｅとの供給に応答して反転しＨレベルの出力
信号ｆを出力する。インバータＩ７５は信号ｆをさらに
反転し、トランジスタＰ７１のゲートにＬレベルの信号
ｇを供給する。トランジスタＰ７１はＬレベルの信号ｇ
の供給に応答して導通する。その時、インバータＩ７４
も反転し出力信号ａはＬレベルからＨレベルへと変化す
る。
Ｈレベルへ変化した場合、ＮＡＮＤ回路４の出力信号ｄ
はＬレベルからＨレベルへと変化し、インバータＩ７１
はＨレベルの信号ｄの供給に応答してＬレベルの信号ｅ
を出力する。ＮＯＲ回路Ｇ７１は基準電圧ＶＲ１のＬレ
ベルと信号ｅとの供給に応答して反転しＨレベルの出力
信号ｆを出力する。インバータＩ７５は信号ｆをさらに
反転し、トランジスタＰ７１のゲートにＬレベルの信号
ｇを供給する。トランジスタＰ７１はＬレベルの信号ｇ
の供給に応答して導通する。その時、インバータＩ７４
も反転し出力信号ａはＬレベルからＨレベルへと変化す
る。
【００２７】一般に、Ｐ型ＭＯＳトランジスタのしきい
値電圧が上昇した場合、電流能力が低下し遅延制御回路
７のインバータＩ７１〜Ｉ７４から成る主遅延回路によ
る遅延時間は長くなる。しかし、この主遅延回路に加え
て、信号通過素子数が少なくしたがって遅延時間がより
短いＮＯＲ回路Ｇ７１，インバータＩ７５を経由して強
制的に並列のトランジスタＰ７１を導通させて信号ａを
Ｈレベルとするため、主遅延回路のインバータＩ７１〜
Ｉ７４を構成するＰ型ＭＯＳトランジスタの電流能力を
増加させたことと等価になり、電流能力低下による遅延
時間の延長を抑制し遅延時間Ｔ１を一定に保持すること
ができる。
値電圧が上昇した場合、電流能力が低下し遅延制御回路
７のインバータＩ７１〜Ｉ７４から成る主遅延回路によ
る遅延時間は長くなる。しかし、この主遅延回路に加え
て、信号通過素子数が少なくしたがって遅延時間がより
短いＮＯＲ回路Ｇ７１，インバータＩ７５を経由して強
制的に並列のトランジスタＰ７１を導通させて信号ａを
Ｈレベルとするため、主遅延回路のインバータＩ７１〜
Ｉ７４を構成するＰ型ＭＯＳトランジスタの電流能力を
増加させたことと等価になり、電流能力低下による遅延
時間の延長を抑制し遅延時間Ｔ１を一定に保持すること
ができる。
【００２８】Ｎ型ＭＯＳトランジスタのしきい値電圧が
上昇した場合も同様の動作により、ＮＡＮＤ回路Ｇ７
２，インバータＩ７６を経由してトランジスタＮ７１が
導通し信号ａをＬレベルにするため遅延時間Ｔ１を一定
にすることができる。
上昇した場合も同様の動作により、ＮＡＮＤ回路Ｇ７
２，インバータＩ７６を経由してトランジスタＮ７１が
導通し信号ａをＬレベルにするため遅延時間Ｔ１を一定
にすることができる。
【００２９】また、同様の動作により遅延制御回路８の
トランジスタＰ８１，Ｎ８１も導通し、遅延時間Ｔ２を
一定に保持することができる。
トランジスタＰ８１，Ｎ８１も導通し、遅延時間Ｔ２を
一定に保持することができる。
【００３０】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、第１，第２の基準信号に基づき第１，第
２の論理回路の各々の出力信号の遅延時間を制御する第
１，第２の遅延制御手段と製造ばらつきによるトランジ
スタの駆動能力の変化を検知し対応する上記第１，第２
の基準電圧を発生する基準電圧発生手段とを備え、上記
駆動能力に対応するＭＯＳトランジスタのしきい値電圧
の変動を検出し上記第１，第２の遅延制御手段の各々の
遅延回路を制御することにより、外部に付加回路を設け
ることなく製造工程起因の素子ばらつきによる遅延回路
の遅延時間のばらつきを抑圧することができるという効
果がある。
積回路装置は、第１，第２の基準信号に基づき第１，第
２の論理回路の各々の出力信号の遅延時間を制御する第
１，第２の遅延制御手段と製造ばらつきによるトランジ
スタの駆動能力の変化を検知し対応する上記第１，第２
の基準電圧を発生する基準電圧発生手段とを備え、上記
駆動能力に対応するＭＯＳトランジスタのしきい値電圧
の変動を検出し上記第１，第２の遅延制御手段の各々の
遅延回路を制御することにより、外部に付加回路を設け
ることなく製造工程起因の素子ばらつきによる遅延回路
の遅延時間のばらつきを抑圧することができるという効
果がある。
【図１】本発明の半導体集積回路装置の一実施の形態を
示すブロック図である。
示すブロック図である。
【図２】図１の基準電圧発生回路の構成を示す回路図で
ある。
ある。
【図３】本実施の形態の半導体集積回路装置における動
作の一例を示すタイムチャートである。
作の一例を示すタイムチャートである。
【図４】従来の半導体集積回路装置の一例を示すブロッ
ク図である。
ク図である。
【図５】図５のインバータの構成を示す回路図である。
１，４，Ｇ７１，Ｇ７２，Ｇ８１，Ｇ８２，１０４
論理回路 ２，３，５，Ｉ７１〜Ｉ７６，Ｉ８１〜Ｉ８６，１０
１，ＩＤ インバータ ６ 基準電圧発生回路 ７，８ 遅延制御回路 １０２，１０３ 遅延回路 １０５ 積分回路 １０６ 比較回路 １０７ 電圧制御回路 Ｎ６１，Ｎ７１，Ｎ１０１，Ｐ６１，Ｐ７１，Ｐ１０１
トランジスタ Ｒ６１〜Ｒ６６ 抵抗
論理回路 ２，３，５，Ｉ７１〜Ｉ７６，Ｉ８１〜Ｉ８６，１０
１，ＩＤ インバータ ６ 基準電圧発生回路 ７，８ 遅延制御回路 １０２，１０３ 遅延回路 １０５ 積分回路 １０６ 比較回路 １０７ 電圧制御回路 Ｎ６１，Ｎ７１，Ｎ１０１，Ｐ６１，Ｐ７１，Ｐ１０１
トランジスタ Ｒ６１〜Ｒ６６ 抵抗
Claims (3)
- 【請求項１】 入力信号の供給に応答してこの入力信号
に対しそれぞれ予め設定した第１及び第２の遅延時間を
持ち前記入力信号と相補の第１及び第２の出力信号を生
成する第１及び第２の論理回路を備える半導体集積回路
装置において、 前記第１の論理回路が、前記入力信号と第１の節点の第
１の節点信号との否定論理積をとり第１のＮＡＮＤ信号
を出力する第１のＮＡＮＤ回路と、 前記第１のＮＡＮＤ信号を反転して前記第１の出力信号
を出力する第１のインバータとを備え、 前記第２の論理回路が、前記入力信号を反転し反転入力
信号を出力する第２のインバータと、 前記反転入力信号と第２の節点の第２の節点信号との否
定論理積をとり第２のＮＡＮＤ信号を出力する第２のＮ
ＡＮＤ回路と、 前記第２のＮＡＮＤ信号を反転して前記第１の出力信号
と逆相の前記第２の出力信号を出力する第３のインバー
タとを備え、 前記第１及び第２の論理回路を構成するトランジスタの
製造工程に起因する特性ばらつきである製造ばらつきに
よる前記トランジスタの駆動能力の変化に対応するしき
い値電圧の変化を検知し対応する第１，第２の基準電圧
を発生する基準電圧発生手段と、 前記第１の遅延時間を設定するとともに前記 第１，第２
の基準電圧と前記第２のＮＡＮＤ信号の供給を受け前記
第１の節点に前記第１の遅延時間を制御するための前記
第１の節点信号を出力する第１の遅延回路を有する第１
の遅延制御手段と、前記第２の遅延時間を設定するとともに 前記第１，第２
の基準電圧と前記第１のＮＡＮＤ信号の供給を受け前記
第２の節点に前記第２の遅延時間を制御するための前記
第２の節点信号を出力する第２の遅延回路を有する第２
の遅延制御手段とを備えることを特徴とする半導体集積
回路装置。 - 【請求項２】 前記基準電圧発生手段が、各々の一端を
第１の電源にそれぞれ接続した第１，第２の抵抗と、 一端を前記第２の抵抗の他端に他端を第２の電源にそれ
ぞれ接続した第３の抵抗と、 ゲートを前記第２，第３の抵抗の共通接続点にソースを
前記第２の電源にドレインを前記第１の抵抗の他端にそ
れぞれ接続し前記第２の基準電圧を出力する第１の導電
型の第１のＭＯＳトランジスタと、 各々の一端を前記第２の電源にそれぞれ接続した第４，
第５の抵抗５と、 一端を前記第５の抵抗の他端に他端を前記第１の電源に
それぞれ接続した第６の抵抗と、 ゲートを前記第５，第６の抵抗の共通接続点にソースを
前記第１の電源にドレインを前記第４の抵抗の他端に接
続し前記第１の基準電圧を出力する第２の導電型の第２
のＭＯＳトランジスタとを備えることを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項３】 前記第１の遅延制御手段が、直列接続さ
れ最初段の第４のインバータの入力に前記第２のＮＡＮ
Ｄ信号の供給を受け最終段の出力を前記第１の節点に接
続し前記第１の節点信号を出力する前記第４のインバー
タを含む複数のインバータと、 前記第１の基準電圧と前記第４のインバータの出力信号
との否定論理和をとり第１のＮＯＲ信号を出力する第１
のＮＯＲ回路と、 前記第１のＮＯＲ信号を反転し第１のゲート信号を出力
する第５のインバータと、 前記第２の基準電圧と前記第４のインバータの出力信号
との否定論理積をとり第３のＮＡＮＤ信号を出力する第
３のＮＡＮＤ回路と、 前記第３のＮＡＮＤ信号を反転し第２のゲート信号を出
力す第６のインバータと、 ソースを第１の電源にドレインを前記第１の節点にそれ
ぞれ接続しゲートに前記第１のゲート信号の供給を受け
る第２の導電型の第１のＭＯＳトランジスタと、 ソースを第２の電源にドレインを前記第１の節点にそれ
ぞれ接続しゲートに前記第２のゲート信号の供給を受け
る第１の導電型の第２のＭＯＳトランジスタとを備え、 前記第２の遅延制御手段が、直列接続され最初段の第７
のインバータの入力に前記第１のＮＡＮＤ信号の供給を
受け最終段の出力を前記第２の節点に接続し前記第２の
節点信号を出力する前記第７のインバータを含む複数の
インバータと、 前記第１の基準電圧と前記第７のインバータの出力信号
との否定論理和をとり第２のＮＯＲ信号を出力する第２
のＮＯＲ回路と、 前記第２のＮＯＲ信号を反転し第３のゲート信号を出力
する第８のインバータと、 前記第２の基準電圧と前記第７のインバータの出力信号
との否定論理積をとり第４のＮＡＮＤ信号を出力する第
４のＮＡＮＤ回路と、 前記第４のＮＡＮＤ信号を反転し第４のゲート信号を出
力す第９のインバータと、 ソースを前記第１の電源にドレインを前記第２の節点に
それぞれ接続しゲートに前記第３のゲート信号の供給を
受ける第２の導電型の第３のＭＯＳトランジスタと、 ソースを前記第２の電源にドレインを前記第２の節点に
それぞれ接続しゲートに前記第４のゲート信号の供給を
受ける第１の導電型の第４のＭＯＳトランジスタとを備
えることを特徴とする請求項１記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25223597A JP3260673B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25223597A JP3260673B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197991A JPH1197991A (ja) | 1999-04-09 |
| JP3260673B2 true JP3260673B2 (ja) | 2002-02-25 |
Family
ID=17234404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25223597A Expired - Fee Related JP3260673B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260673B2 (ja) |
-
1997
- 1997-09-17 JP JP25223597A patent/JP3260673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1197991A (ja) | 1999-04-09 |
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