JP3256573B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、特に固体撮像装置の製造方法に関
する。

【０００２】

【従来の技術】従来の、この種の半導体装置およびその
製造方法について、インターライン方式のＣＣＤ（Char
ge Coupled Device ）エリアセンサの場合を例に採って
説明する。

【０００３】図１１は、インターライン方式のＣＣＤエ
リアセンサの構成例を概略的に示す平面図である。同図
に示したように、半導体基板３０上にマトリクス状に配
設された複数の画素３１の、各画素列間には、それぞれ
垂直ＣＣＤシフトレジスタ３２が設けられている。ま
た、各垂直ＣＣＤシフトレジスタ３２の最下部には、水
平ＣＣＤシフトレジスタ３３が設けられている。さら
に、この水平ＣＣＤシフトレジスタ３３には出力回路３
４が接続されている。

【０００４】このような構成によれば、各画素３１から
出力された光信号は、まず垂直ＣＣＤシフトレジスタ３
２に取り込まれ、順次垂直方向に転送されて水平ＣＣＤ
シフトレジスタ３３に送られ、さらに、水平方向に転送
されて出力回路３４から出力される。

【０００５】また、図１２において、（ａ）は図１１に
示したＣＣＤエリアセンサの１画素分のセル構造を概略
的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ′断面
図、（ｃ）は（ａ）のＢ−Ｂ′断面図である。

【０００６】図１２（ｂ）に示したように、半導体基板
３０内には、ｎ型領域３５ａとｐ＋型領域３５ｂとによ
って構成されたフォトダイオード３５が形成されてい
る。また、各フォトダイオード３５のｐ＋型領域３５ｂ
と接して、転送チャネル３６が形成されている。

【０００７】この半導体基板３０の表面には、透光性の
絶縁膜３７が形成されている。そして、この絶縁膜３７
のうち、ｎ型領域３５ａ上の領域３７′は、他の領域よ
りも表面が低くなるように形成されている。

【０００８】また、この領域３７′の回りは、透光性の
絶縁膜３７内に設けられた第１転送電極３８と第２転送
電極３９とによって囲まれている。第１転送電極３８
は、第１配線部３８ａおよび転送チャネル３６上の一部
を覆う第１ゲート部３８ｂを有している。同様に、第２
転送電極３９は、第２配線部３９ａおよび転送チャネル
３６上の他の部分を覆う第２ゲート部３９ｂを有してい
る。ここで、第２配線部３９ａは、第１配線部３８ａ上
に積層させて形成されている。また、第２ゲート部３９
ｂは、その一部を第１ゲート部３８上に積層させて形成
されている。

【０００９】さらに、透光性の絶縁膜３７の表面は、ｎ
型領域３５ａ上の薄く形成された領域３７′を除いて、
光遮蔽膜４０で覆われている。これにより、ｎ型領域３
５ａ上に窓部４１が形成され、この窓部４１以外に照射
された光は遮蔽される。

【００１０】このようなＣＣＤエリアセンサにおいて、
上述した各構成部分は、以下のようにして形成してい
た。

【００１１】フォトダイオード３５および転送チャネ
ル３６を形成した半導体基板３０上に、透光性の絶縁材
料を堆積させる。

【００１２】この上にポリシリコン等の導電性材料を
堆積させ、これをパターニングすることにより、第１転
送電極３８を形成する。

【００１３】全面に、再度透光性の絶縁材料を堆積さ
せる。

【００１４】この上にポリシリコン等の導電性材料を
堆積させ、これをパターニングすることにより、第２転
送電極３９を形成する。

【００１５】さらに、全面に透光性の絶縁材料を堆積
させ、透光性の絶縁膜３７を完成する。

【００１６】この絶縁膜３７の表面に光遮蔽性の材料
を堆積させ、パターニングすることにより、光遮蔽膜４
０を形成する。

【００１７】

【発明が解決しようとする課題】このような従来のＣＣ
Ｄエリアセンサの製造方法では、上述のように、第１転
送電極３８および第２転送電極３９を全く別の工程で形
成している（上述の工程および）。このため、第１
転送電極３８の端部と第２転送電極３９の端部との位置
関係を図１２（ａ）に示したように正確に形成すること
は実質的に不可能であり、現実には図１３（ａ）に示し
たように左右前後の方向に一定の位置ずれが生じてしま
う。このため、従来のＣＣＤエリアセンサおよびその製
造方法には、以下のような欠点があった。

【００１８】図１３（ａ）に示したような第１転送電
極３８および第２転送電極３９の位置ずれにより、この
画素３１のＡ−Ａ′断面は、図１３（ｂ）に示したよう
になる。すなわち、窓部４１の付近で、第１ゲート部３
８ｂの内側にまで第２ゲート部３９ｂが形成されてしま
ったり、第１ゲート部３８ｂの端部の位置が第２ゲート
部３９ｂの端部の位置よりも外側になってしまったりす
る。このため、窓部４１の側面を形成する絶縁膜３７の
形状にばらつきが生じてしまう。

【００１９】この形状にばらつきが生じると、窓部４１
の側面を形成する絶縁膜３７の表面を漏れなく覆うよう
に光遮蔽膜４０を形成することが困難になる。すなわ
ち、図１３（ｂ）に示したように、窓部４１の側面の下
部が光遮蔽膜４０で覆われていないといった場合が生じ
やすくなり、このため光遮蔽膜４０による光遮蔽効果が
不十分となってしまう。例えば、画素３１に対して斜め
方向の入射光があった場合、この光が転送チャネル３６
にまで漏れ込んでしまい、不要なキャリアの発生によ
り、スミア特性が悪化してしまう。

【００２０】このＣＣＤエリアセンサにおいては、転
送チャネル３６上を隙間なく覆うように、第１ゲート部
３８ｂおよび第２ゲート部３９ｂを形成しなければなら
ない。転送チャネル３６上の第１ゲート部３８ｂと第２
ゲート部３９ｂとの間に隙間が生じると、電荷の転送損
失が生じてしまうからである。従来は、上述のような位
置ずれがあっても隙間が生じないように、第２ゲート部
３９ｂの一部を第１ゲート部３８ｂに積層させて形成し
ていた（図１２（ｂ）参照）。

【００２１】しかしながら、このように第１ゲート部３
８ｂと第２ゲート部３９ｂとを積層させると、この部分
で窓部４１の高さが高くなるため、その分だけ窓部４１
の傾斜部分の幅Ｌ（図１２（ａ）参照）を長くとる必要
が生じる。その一方で、上述したようなスミア特性の悪
化を防止するためには、窓部４１の側面を形成する絶縁
膜３７の表面を漏れなく覆うように光遮蔽膜４０を形成
する必要がある。このため、窓部４１の高さが高い分だ
け、この窓部４１の開口面積が小さくなってしまい、各
画素３１の光感度が低下してしまう。

【００２２】また、窓部４１の開口面積は、図１３
（ａ），（ｂ）からわかるように、第１転送電極３８と
第２転送電極３９との水平方向の位置ずれによって第２
転送電極３９が第１転送電極３８の側面にはみだすこと
により、このずれ量に比例して小さくなる。

【００２３】このため、位置ずれが起こった場合を想定
して開口面積を設計しなければならず、セルの微細化を
図る上で非常に大きい障害となっていた。

【００２４】また、第１ゲート部３８ｂと第２ゲート
部３９ｂとを積層させた部分では、透光性の絶縁膜３７
を介して、静電容量が生じる。特に、転送の高速化やセ
ルの微細化に伴って転送電極３８，３９の電気抵抗が大
きくなった場合には、この静電容量の影響は大きくな
り、信号のパルス波形のなまりや、転送マージンの劣
化、消費電力の増大などの原因となる。

【００２５】かかる欠点は、水平ＣＣＤシフトレジスタ
３３の転送電極において、いっそう顕著となる。これ
は、水平ＣＣＤシフトレジスタ３３の方が転送速度が速
く、したがって周波数が高いからである。

【００２６】上述の製造工程において、第１転送電極
３８を形成する際に前後方向（図１３（ａ）における縦
方向）の位置ずれが生じると、第２転送電極３９を形成
するための導電膜を堆積させる際に、図１３（ｃ）に示
すように、この導電膜が第１転送電極３８の内側にまで
形成されてしまう。なお、図１３（ｃ）は、画素３１の
Ｂ−Ｂ′断面に相当する。

【００２７】このため、かかる導電膜上にマスキングパ
ターンを形成する工程で、ホトレジストを塗布する際に
レジストストリエーション（ホトレジストの膜厚のむ
ら）が生じやすくなる。このため、このホトレジストで
形成するマスキングパターンの形状のばらつきが大きく
なるので、第２転送電極３９の形状のばらつきも大きく
なる。したがって、各画素３１で集光率のばらつきが生
じ、ストリエーション状の感度むらが生じてしまう。

【００２８】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、スミヤ特性に優れ、光感度が
高く且つ均一で、信号のパルス波形のなまりや転送マー
ジンの劣化が無く、消費電力が小さい半導体装置および
その製造方法を提供することを目的とする。

【００２９】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板内にライン状またはマトリクス状
に形成された複数の素子と、同一列の前記素子で得られ
た電荷を一方向に転送する、前記半導体基板内に設けら
れた転送チャネルと、この転送チャネル上の領域の一部
を覆う第１ゲート部と、この第１ゲート部に電圧を供給
する第１配線部とを有する第１転送電極と、一の前記第
１転送電極の前記第１ゲート部と一側面が前記一方向に
おいて対向するように形成された、前記転送チャネル上
の他の領域を覆う第２ゲート部と、他の前記第１転送電
極の前記第１配線部に積層させて形成された、前記第２
ゲート部に電圧を供給する第２配線部と、を有する第２
転送電極と、を具備する半導体装置の製造方法であっ
て、前記素子および前記転送チャネルが形成された前記
半導体基板上を第１絶縁膜で覆う工程と、前記第１絶縁
膜上に導電性材料を堆積させた後、これをストライプ状
にパターニングして第１導電層を形成する工程と、前記
第１導電層の表面を第２絶縁膜で覆う工程と、前記第２
絶縁膜上に導電性材料を堆積させることにより、前記第
１導電層の間隙部上に凹部を有する第２導電層を形成す
る工程と、前記第２導電層に第１マスキング膜を堆積さ
せた後これをパターニングすることにより、この第２導
電層の平面上に第１マスキングパターンを形成する工程
と、表面が平坦な第２マスキング膜を全面に堆積させた
後この第２マスキング膜を均等にエッチングすることに
よりを前記凹部に堆積された前記第２マスキング膜のみ
を残存させる工程と、前記第１マスキングパターンおよ
び前記第２マスキングパターンを用いてエッチングを行
うことにより、これらのマスキングパターンの直下およ
び前記凹部内以外の領域の前記第２導電層を除去する工
程と、前記第２マスキングパターンを除去した後、前記
転送チャネル上の領域を覆う第３マスキングパターンを
形成する工程と、前記第１マスキングパターンおよび前
記第３マスキングパターンを用いてエッチングを行うこ
とにより、前記第１転送電極および前記第２転送電極を
形成する工程とを備える。

【００３０】

【作用】本発明による製造方法では、第１転送電極と第
２転送電極とを同じマスクを用いて形成することを可能
にしたので、両転送電極の位置ずれが生じない。また、
このことより、第２ゲート部の一部を第１ゲート部上に
形成する必要もない。

【００３１】したがって、本発明による製造方法によれ
ば、上述したような転送電極間の位置ずれに伴う問題は
生じないので、スミヤ特性に優れ、光感度が高く且つ均
一で、信号のパルス波形のなまりや転送マージンの劣化
が無く、消費電力が小さい半導体装置を製造することが
可能となる。

【００３２】

【実施例】以下、本発明の一実施例について、図面を用
いて説明する。

【００３３】図１は、本発明の一実施例により製造され
る半導体装置の構成を示す概略図であり、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ′断面図、（ｃ）は（ａ）
のＢ−Ｂ′断面図である。

【００３４】同図に示したように、半導体基板１０内に
は、ｎ型領域１５ａとｐ＋型領域１５ｂとによって構成
されたフォトダイオード１５が形成されている。また、
各フォトダイオード１５のｐ＋型領域１５ｂと接して、
転送チャネル１６が形成されている。ここで、ｎ型領域
１５ａは、後述する窓部２１の直下に形成されている。

【００３５】この半導体基板１０の表面には、透光性の
絶縁膜１７が形成されている。そして、この絶縁膜１７
のうち、ｎ型領域１５ａ上の領域１７′の表面は、他の
領域の表面よりも低くなるように形成されている。

【００３６】また、この領域１７′の周囲は、透光性の
絶縁膜１７内に設けられた第１転送電極１８と第２転送
電極１９とによって囲まれている。第１転送電極１８
は、第１配線部１８ａおよび第１ゲート部１８ｂを有し
ている。ここで、第１ゲート部１８ｂは転送チャネル１
６上の一部を覆うように配置されている。また、第１配
線部１８ａは、各第１ゲート部１８ｂに電圧を供給する
ために使用される。同様に、第２転送電極１９は、第２
配線部１９ａと、転送チャネル１６上の他の部分を覆う
第２ゲート部１９ｂを有している。第２配線部１９ａ
は、第１配線部１８ａ上に積層させて形成されている。
また、第２ゲート部１９ｂは、第１ゲート部１８ｂと一
側面で対向するように形成されているので、転送チャネ
ル１６の上面をもれなく覆うことができる。

【００３７】さらに、透光性の絶縁膜１７の表面は、ｎ
型領域１５ａ上の薄く形成された領域１７′を除いて、
光遮蔽膜２０で覆われている。これにより、ｎ型領域１
５ａ上に窓部２１が形成され、この窓部２１以外に照射
された光は遮蔽される。

【００３８】次に、このようなＣＣＤエリアセンサの製
造方法について、図２〜図９を用いて説明する。

【００３９】ここで、図２および図３は、かかる製造方
法を説明するための平面図である。また、図４〜図１０
において、それぞれ（ａ）は図２および図３のＡ−Ａ′
断面図、（ｂ）はＢ−Ｂ′断面図である。 (1) フォトダイオード１５および転送チャネル１６（図
２ないし図１０では省略する）を形成した半導体基板１
０上に透光性の絶縁材料（例えばシリコン酸化膜）を堆
積させて、第１絶縁膜１７ａを形成する。 (2) この上にポリシリコン等の導電性材料を堆積させ、
これをストライプ状にパターニングすることにより、第
１導電層１８′を形成する（図２参照）。 (3) この第１導電層１８′を覆う透光性の第２絶縁膜１
７ｂ（例えばシリコン酸化膜）を形成する。 (4) この第２絶縁膜１７ｂ上にポリシリコン等の導電性
材料を堆積させことにより、第２導電層１９′を形成す
る。このとき、第１導電層１８′間の間隙部上には、凹
部２２が形成される（図４参照）。 (5) 第２導電層１９′の表面に、第２導電層１９′とエ
ッチング速度の異なる材料（例えばシリコン窒化膜等）
を用いて第１マスキング膜を堆積させる。その後、これ
をパターニングすることにより、この第２導電層１９′
の平面上に第１マスキングパターン２３を形成する。 (6) さらに、全面にレジスト（第２マスキング膜）２４
を堆積させる（図２、図４参照）。ここで、このレジス
ト２４は、上述の凹部２２上を埋めて、表面が平坦とな
るように、その粘度を選択する。 (7) このレジスト２４を、例えばＯ2 プラズマ等によっ
てほぼ均一に除去していき、凹部２２内に堆積されたも
のを残して除去することにより、この凹部内に第２マス
キングパターン２５を形成する（図５参照）。 (8) 第１マスキングパターン２３および第２マスキング
パターン２５をマスクとして、第２導電層１９′に対す
るエッチングを行う。このとき、図６に示したように、
第２導電層１９′のうち、第１導電層１８′上に形成さ
れた部分は第１マスキングパターン２３の直下を除いて
このエッチングにより除去し、第１導電層１８′の間隙
部内に形成された部分は残存させる。その後、第２マス
キングパターン２５を除去する。 (9) 次に、レジストを塗布し、これを転送チャネル１６
上の領域を覆うようにパターニングすることにより、第
３マスキングパターン２６を形成する（図３、図６参
照）。 (10)第１導電層１８′の上面の第２絶縁膜１７ｂを除去
した後、第１マスキングパターン２３および第３マスキ
ングパターン２６を用いてエッチングを行い、第１導電
層１８′の露出部分および第２導電層１９′のうち第１
導電層１８′の間隙部内の部分を除去する（図７参
照）。これにより、第１転送電極１８および第２転送電
極１９が形成される。 (11)その後、第１マスキングパターン２３、第３マスキ
ングパターン２６および第１導電層１８′の側面に形成
されていた第２絶縁膜１７ｂ（図７（ａ）参照）を除去
する（図８参照）。 (12)半導体基板１０の表面と、第１転送電極１８および
第２転送電極１９の上面、側面とを酸化膜（例えばシリ
コン酸化膜）で覆う（図９参照）。 (13)そして、全面に透光性の絶縁材料（例えばシリコン
酸化膜）を堆積させて透光性の絶縁膜１７を形成し、さ
らに、絶縁膜１７の表面に光遮蔽性の材料を堆積させて
パターニングすることにより光遮蔽膜２０を形成し、半
導体装置を完成する（図１０参照）。

【００４０】なお、上述の工程(7) で、第１配線部１９
ａの間隔が広い場合には凹部２２にレジスト２４が残存
せず、第２マスキングパターン２５が形成されない場合
も生じ得る。しかし、通常は、このような理由により第
２マスキングパターン２５が形成されないのは、周辺回
路の配線パターンのみであり、第１転送電極１９を形成
する際にこのような問題が生じることはない。ここで、
工程(8) において、かかる配線パターンを形成する領域
に第２導電層１９′が残存した場合は、必要な部分をホ
トレジストで覆った後、この第２導電層１９′の残存部
分をエッチングで除去することとしてもよい。

【００４１】以上説明したような本実施例の半導体装置
の製造方法およびこれにより製造された半導体装置は、
以下のような長所を有している。

【００４２】本実施例では、上述のように、第１転送
電極１８および第２転送電極１９を自己整合法によって
形成するので、両転送電極１８，１９の間で位置ずれが
生じない。

【００４３】すなわち、転送チャネル１６上に形成され
るゲート部１８ｂ，１９ｂは、ともに第３マスキングパ
ターン２６を用いたエッチングによって形成されるの
で、位置ずれを生じない。

【００４４】また、配線部１８ａ，１９ａは、ともに第
１マスキングパターン２３を用いたエッチングによって
形成されるので、これも位置ずれを生じることはない。

【００４５】このように両転送電極１８，１９の間で水
平方向の位置ずれが生じないので、光遮蔽膜２８を形成
する際のパターニングのずれが生じ難くなり、このた
め、安定したスミア特性を得ることができる。

【００４６】本実施例により製造された半導体装置
は、図１に示したように、第２ゲート部３９ｂを第１ゲ
ート部３８ｂに積層させていないので、窓部の傾斜部分
の幅Ｌ′（図１（ｂ）参照）を従来の半導体装置におけ
る窓部の傾斜部分の幅Ｌ（図１２（ｂ）参照）よりも短
くすることができ、したがって、窓部２１の開口面積を
十分に大きくすることができる。このため、ＣＣＤエリ
アセンサの光感度を向上させることができる。

【００４７】また、上述のように、本実施例により製造
された半導体装置は、両転送電極１８，１９の間で水平
方向の位置ずれが生じないので、このことからも窓部２
１の開口面積を大きくでき、ＣＣＤエリアセンサの光感
度を向上させることができる。

【００４８】また、第１ゲート部１８ｂと第２ゲート
部１９ｂとの重なりが無いことより、その分、両ゲート
部１８ｂ，１９ｂ間の静電容量を軽減させることができ
る。

【００４９】さらに、本実施例では、図９に示したよう
に第２配線部１９ａが第１配線部１８ａ上に完全に乗り
上げた状態となっており、図１３（ｃ）に示したように
第２配線部３９ａが第１配線部３８ａの側面に形成され
てしまうことはない。したがって、本実施例において
は、両配線部１８ａ，１９ａ間では、上下方向について
のみ静電容量が発生し、横方向に生じることはない。

【００５０】このため、転送の高速化やセルの微細化に
伴って転送電極１８，１９の電気抵抗を大きくした場合
にも、この静電容量の影響が小さいので、信号のパルス
波形のなまりや転送マージンの劣化が生じ難く、消費電
力を小さく抑えることができる。

【００５１】さらに、水平ＣＣＤシフトレジスタ１３の
転送電極においても、ゲート部間の重なりがなくなるの
で、その分静電容量を低下させることができる。このこ
とは、水平ＣＣＤシフトレジスタ１３が転送速度が速い
ことより（通常、１０ＭＨｚ以上）、消費電力を低減さ
せる上で特に有効である。

【００５２】上述のように、本実施例では、配線部１
８ａ，１９ａを、ともに第１マスキングパターン２３を
用いたエッチングによって順次形成する。したがって、
従来のように第１配線部３８ａの段差部で第２配線部３
９ａのパターニングを行う必要はない。

【００５３】また、第１マスキングパターン２３のパタ
ーニングにおいても、図２にｗで示したように第１配線
部１８ａの端部と第１マスキングパターン２３の端部と
を交互にずらすことにより、第１配線部１８ａの端部で
パターニングを行わないようにすることができる。

【００５４】したがって、本実施例では、第２配線部１
９ａの形状ばらつきを小さく抑えることができ、ストリ
エーション状の感度むらの発生を防止することができ
る。

【００５５】なお、本発明は、以上説明した実施例に限
定されるものではなく、その要旨を変更しない範囲内で
適宜変更して実施できることはもちろんである。

【００５６】例えば、本実施例では第３のマスキングパ
ターン２６をレジストで形成することとしたが、例えば
シリコン酸化膜等を使用することも可能である。

【００５７】また、この第３のマスキングパターン２６
と転送電極１８，１９とがエッチングの選択性を有さな
いようにしてもよい。例えば、第３のマスキングパター
ン２６と転送電極１８，１９とを同じ材料（例えばポリ
シリコン等）で形成してもよい。すなわち、これらの形
成材料は、上述の工程(8) のエッチング工程において、
図６に示したように、第１マスキングパターン２３の直
下の第１導電層１８′および第２導電層１９′と、間隙
部内に形成された第１導電層１８′とを残存させること
ができるように選択すればよい。

【００５８】さらに、本実施例ではＣＣＤエリアセンサ
を例にとって説明したが、本発明はこれに限定されるも
のではない。すなわち、ＣＣＤの転送機構を用いたもの
であればいかなるものにも適用することが可能である。
例えば、ＣＣＤリニアセンサやＣＣＤアナログシフトレ
ジスタにも適用することができ、さらには半導体メモリ
にも適用できる。

【００５９】

【発明の効果】以上詳細に説明したように、本発明によ
れば、スミヤ特性に優れ、光感度が高く且つ均一で、信
号のパルス波形のなまりや転送マージンの劣化が無く、
消費電力が小さい半導体装置を製造することができる。

【図面の簡単な説明】

【図１】本発明により製造される半導体装置の一例の構
成を示す概略図であり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ′断面図、（ｃ）は（ａ）のＢ−Ｂ′断
面図である。

【図２】図１に示した半導体装置の本発明に係わる製造
方法を説明するための平面図である。

【図３】図１に示した半導体装置の本発明に係わる製造
方法を説明するための平面図である。

【図４】図１に示した半導体装置の製造方法を説明する
ための工程図であり、（ａ）は図２および図３のＡ−
Ａ′断面図、（ｂ）はＢ−Ｂ′断面図である。

【図５】図１に示した半導体装置の製造方法を説明する
ための工程図であり、（ａ）は図２および図３のＡ−
Ａ′断面図、（ｂ）はＢ−Ｂ′断面図である。

【図６】図１に示した半導体装置の製造方法を説明する
ための工程図であり、（ａ）は図２および図３のＡ−
Ａ′断面図、（ｂ）はＢ−Ｂ′断面図である。

【図７】図１に示した半導体装置の製造方法を説明する
ための工程図であり、（ａ）は図２および図３のＡ−
Ａ′断面図、（ｂ）はＢ−Ｂ′断面図である。

【図８】図１に示した半導体装置の製造方法を説明する
ための工程図であり、（ａ）は図２および図３のＡ−
Ａ′断面図、（ｂ）はＢ−Ｂ′断面図である。

【図９】図１に示した半導体装置の製造方法を説明する
ための工程図であり、（ａ）は図２および図３のＡ−
Ａ′断面図、（ｂ）はＢ−Ｂ′断面図である。

【図１０】図１に示した半導体装置の製造方法を説明す
るための工程図であり、（ａ）は図２および図３のＡ−
Ａ′断面図、（ｂ）はＢ−Ｂ′断面図である。

【図１１】従来の半導体装置の一構成例を概略的に示す
平面図である。

【図１２】（ａ）は図１１に示した半導体装置の１画素
分のセル構造を概略的に示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ′断面図、（ｃ）は（ａ）のＢ−Ｂ′断
面図である。

【図１３】図１１に示した半導体装置の欠点を説明する
ための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′断面図、（ｃ）は（ａ）のＢ−Ｂ′断面図であ
る。

【符号の説明】

１０ 半導体基板 １６ 転送チャネル １７ 絶縁膜 １８ 第１転送電極 １９ 第２転送電極 ２０ 光遮蔽膜 ２１ 窓部 ２２ 凹部 ２３ 第１マスキングパターン ２４ レジスト ２５ 第２マスキングパターン ２６ 第３マスキングパターン

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板内にライン状またはマトリクス
   状に形成された複数の素子と、 同一列の前記素子で得られた電荷を一方向に転送する、
   前記半導体基板内に設けられた転送チャネルと、 この転送チャネル上の領域の一部を覆う第１ゲート部
   と、この第１ゲート部に電圧を供給する第１配線部とを
   有する第１転送電極と、 一の前記第１転送電極の前記第１ゲート部と一側面が前
   記一方向において対向するように形成された、前記転送
   チャネル上の他の領域を覆う第２ゲート部と、他の前記
   第１転送電極の前記第１配線部に積層させて形成され
   た、前記第２ゲート部に電圧を供給する第２配線部と、
   を有する第２転送電極と、を具備する半導体装置の製造
   方法であって、 前記素子および前記転送チャネルが形成された前記半導
   体基板上を第１絶縁膜で覆う工程と、 前記第１絶縁膜上に導電性材料を堆積させた後、これを
   概略ストライプ状にパターニングして第１導電層を形成
   する工程と、 前記第１導電層の表面を第２絶縁膜で覆う工程と、 前記第２絶縁膜上に導電性材料を堆積させることによ
   り、前記第１導電層の間隙部上に凹部を有する第２導電
   層を形成する工程と、 前記第２導電層に第１マスキング膜を堆積させた後これ
   をパターニングすることにより、この第２導電層の平面
   上に第１マスキングパターンを形成する工程と、 表面が平坦な第２マスキング膜を全面に堆積させた後こ
   の第２マスキング膜を均等にエッチングすることにより
   を前記凹部に堆積された前記第２マスキング膜のみを残
   存させる工程と、 前記第１マスキングパターンおよび前記第２マスキング
   パターンを用いてエッチングを行うことにより、これら
   のマスキングパターンの直下および前記凹部内以外の領
   域の前記第２導電層を除去する工程と、 前記第２マスキングパターンを除去した後、前記転送チ
   ャネル上の領域を覆う第３マスキングパターンを形成す
   る工程と、 前記第１マスキングパターンおよび前記第３マスキング
   パターンを用いてエッチングを行うことにより、前記第
   １転送電極および前記第２転送電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。