JP3256482B2 - Peak hold circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力信号のピーク
電圧を保持して出力するピークホールド回路に関し、特
に保持したピーク電圧のリセット処理が適切に行われる
ピークホールド回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a peak hold circuit for holding and outputting a peak voltage of an input signal, and more particularly to a peak hold circuit for appropriately resetting a held peak voltage.
【０００２】[0002]
【従来の技術】センサを用いた制御系や、オーディオ等
における信号レベル表示のために、信号のピークを保持
して出力するピークホールド回路がよく用いられてい
る。図８は、比較器ＣＭＰ１を用いたこの種ピークホー
ルド回路の一例を示し、また図９はピークホールド回路
の動作状態を示す波形図である。ＰチャンネルＭＯＳＦ
ＥＴであるＭＯＳ１のソースには電源Ｖｃｃが接続さ
れ、ドレインにはコンデンサＣ１の一端が接続され、コ
ンデンサＣ１の他端は接地され、またゲートには比較器
ＣＭＰ１の出力が接続されており、ＭＯＳ１は比較器Ｃ
ＭＰ１の出力が高電圧（Ｈ信号）出力の時には遮断状態
（ドレイン−ソース間）に、低電圧（Ｌ信号）出力の時
には導通状態になる。比較器ＣＭＰ１の非反転入力端子
はＭＯＳ１とコンデンサＣ１間に接続され、また反転入
力端子にはピークホールドすべき入力信号Ｖｉｎが入力
されるようになっている。従って、入力信号Ｖｉｎとコ
ンデンサＣ１の電圧が比較器ＣＭＰ１により比較され、
コンデンサＣ１電圧が入力信号Ｖｉｎより低い場合に
は、ＭＯＳ１が導通状態となってコンデンサＣ１が充電
される。また、コンデンサＣ１電圧が入力信号Ｖｉｎよ
り高い場合には、ＭＯＳ１が非導通状態となってコンデ
ンサＣ１は充電されない。このため、コンデンサＣ１の
電圧は入力信号Ｖｉｎのピーク電圧で保持されることに
なる。2. Description of the Related Art A control system using a sensor and a peak hold circuit for holding and outputting a signal peak for displaying a signal level in audio or the like are often used. FIG. 8 shows an example of this type of peak hold circuit using the comparator CMP1, and FIG. 9 is a waveform diagram showing an operation state of the peak hold circuit. P channel MOSF
The power source Vcc is connected to the source of the MOS1 as the ET, one end of the capacitor C1 is connected to the drain , the other end of the capacitor C1 is grounded, and the output of the comparator CMP1 is connected to the gate. Is the comparator C
When the output of MP1 is a high voltage (H signal) output, it is cut off (between the drain and source), and when it is a low voltage (L signal) output, it is conductive. A non-inverting input terminal of the comparator CMP1 is connected between the MOS1 and the capacitor C1, and an input signal Vin to be peak-held is input to the inverting input terminal. Therefore, the input signal Vin and the voltage of the capacitor C1 are compared by the comparator CMP1,
When the voltage of the capacitor C1 is lower than the input signal Vin, the MOS1 is turned on and the capacitor C1 is charged. When the voltage of the capacitor C1 is higher than the input signal Vin, the MOS1 is turned off and the capacitor C1 is not charged. Therefore, the voltage of the capacitor C1 is held at the peak voltage of the input signal Vin.
【０００３】また、コンデンサＣ１と並列に、Ｎチャン
ネルＭＯＳＦＥＴであるＭＯＳ２が接続され、ＭＯＳ２
のゲートにはリセット信号Ｖｒｓｔ（Ｈ信号）が入力さ
れるようになっている。従って、リセット信号Ｖｒｓｔ
が入力されると、ＭＯＳ２が導通状態となってコンデン
サＣ１の電荷は、ＭＯＳ２を通って放電され、コンデン
サＣ１の電圧は０（接地状態）となり、ピークホールド
回路はリセットされる。 しかし、ピークホールド回路
のリセット時の電圧は、０（接地）状態ではなく、ある
基準電圧（バイアス電圧）とすることが一般的である。
そして、この場合入力信号のＤＣ成分は不要であり、通
常コンデンサを用いてＤＣカットを行う。図１０は、ピ
ークホールド回路のリセット時の電圧を、基準電圧（バ
イアス電圧：Ｂｉａｓ）とする場合の回路の一例であ
る。尚、図８の回路と同一機能を有する構成部品には同
じ符号を付してその説明を省略する。An N-channel MOSFET MOS2 is connected in parallel with the capacitor C1.
The reset signal Vrst (H signal) is input to the gates of. Therefore, the reset signal Vrst
Is input, the MOS2 becomes conductive, the electric charge of the capacitor C1 is discharged through the MOS2, the voltage of the capacitor C1 becomes 0 (ground state), and the peak hold circuit is reset. However, the voltage at the time of resetting the peak hold circuit is generally not a 0 (ground) state but a certain reference voltage (bias voltage).
In this case, the DC component of the input signal is unnecessary, and the DC cut is usually performed using a capacitor. FIG. 10 is an example of a circuit in a case where the voltage at the time of reset of the peak hold circuit is a reference voltage (bias voltage: Bias). Note that components having the same functions as those of the circuit in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted.
【０００４】オペアンプＡＭＰ１の非反転入力端子は基
準となるバイアス電圧（Ｂｉａｓ）に接続され、また反
転入力端子は出力と接続されている。従って、オペアン
プＡＭＰ１の出力はバイアス電圧Ｂｉａｓとなる。オペ
アンプＡＭＰ１の出力は抵抗ｒｌを介して比較器ＣＭＰ
１の反転入力端子に接続され、コンデンサＣ２によりＤ
Ｃカットされたセンサからの入力信号Ｖｓにバイアス電
圧Ｂｉａｓを印加するようになっている。また、オペア
ンプＡＭＰ１の出力はＭＯＳ２のソースにも接続されて
いる。A non-inverting input terminal of the operational amplifier AMP1 is connected to a reference bias voltage (Bias), and an inverting input terminal is connected to an output. Therefore, Opean
The output of the amplifier AMP1 becomes the bias voltage Bias. Operation
The output of the amplifier AMP1 is connected to a comparator CMP via a resistor rl.
1 and connected to the inverting input terminal of
A bias voltage Bias is applied to the input signal Vs from the C-cut sensor. Also, Opea
The output of the amplifier AMP1 is also connected to the source of the MOS2.
【０００５】このため、通常時、コンデンサＣ１の電圧
は入力信号Ｖｓにバイアス電圧Ｂｉａｓを加えた入力信
号Ｖｉｎのピーク電圧が保持されることになり、その電
圧がピークホールド回路出力となる。また、リセット時
には、コンデンサＣ１はその電圧がバイアス電圧Ｂｉａ
ｓとなるまで放電されるので、リセット時のピークホー
ルド回路出力は、バイアス電圧Ｂｉａｓとなる。For this reason, in normal times, the voltage of the capacitor C1 is held at the peak voltage of the input signal Vin obtained by adding the bias voltage Bias to the input signal Vs, and that voltage becomes the output of the peak hold circuit. Also, at the time of reset, the voltage of the capacitor C1 becomes the bias voltage Bia.
Since the discharge is performed until s is reached, the output of the peak hold circuit at the time of resetting becomes the bias voltage Bias.
【０００６】[0006]
【発明が解決しようとする課題】しかし、図１０に示し
たピークホールド回路によれば、リセット時のコンデン
サＣ１の放電電流Ｉｒｓｔは、オペアンプＡＭＰ１の能
力により制限されるが、特にＭＯＳを用いた回路ではそ
の電流を十分に大きくできない。このためリセット回路
の時定数を小さくできず、リセット完了までに時間がか
かるという問題がある。また、通常動作時のピークホー
ルド回路出力には比較器ＣＭＰ１とオペアンプＡＭＰ１
の両方の影響を受けるバイアス電圧Ｂｉａｓが加わって
いるが、リセット時のピークホールド回路出力にはオペ
アンプＡＭＰ１だけの影響を受けるバイアス電圧Ｂｉａ
ｓが加わっている。このため、ピークホールド回路出力
のオフセット量に差が生じる問題がある。However, according to the peak hold circuit shown in FIG. 10, the discharge current Irst of the capacitor C1 at the time of reset is limited by the capability of the operational amplifier AMP1, but in particular, a circuit using a MOS. Then, the current cannot be increased sufficiently. For this reason, there is a problem that the time constant of the reset circuit cannot be reduced, and it takes time to complete the reset. The comparator CMP1 and the operational amplifier AMP1 are output to the peak hold circuit output during normal operation.
Is applied, but the output of the peak hold circuit at reset is the bias voltage Bias affected only by the operational amplifier AMP1.
s is added. Therefore, there is a problem that a difference occurs in the offset amount of the output of the peak hold circuit.
【０００７】本発明は上記問題を解決し、リセットを高
速で行え、またオフセット量の変動が少ないピークホー
ルド回路を実現することを課題としている。SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned problems and to realize a peak hold circuit which can perform a reset at a high speed and has a small variation in an offset amount.
【０００８】[0008]
【課題を解決するための手段及びその効果】上記課題を
解決するため、本発明に係るピークホールド回路（１）
は、印加された電圧を保持する電圧保持素子と、該電圧
保持素子の充電状態を制御する充電スイッチ素子と、入
力信号にバイアス電圧を加えるバイアス回路と、前記電
圧保持素子の電圧と前記バイアス電圧が加えられた入力
信号とを比較し、前記電圧保持素子の電圧が低い場合に
該電圧保持素子が充電状態となるように前記充電スイッ
チ素子を制御する比較回路とを含んで構成され、前記電
圧保持素子の保持電圧を出力とするピークホールド回路
において、前記電圧保持素子の放電状態を制御する放電
スイッチ素子と、リセット信号が入力された時に、前記
比較回路が、前記電圧保持素子が非充電状態となるよう
に前記充電スイッチ素子を制御すると共に、前記電圧保
持素子の電圧と前記バイアス電圧とを比較し、前記電圧
保持素子の電圧が高い場合に該電圧保持素子が放電状態
となるように前記放電スイッチ素子を制御するように、
前記比較回路の入出力状態を切り換える切換回路と、前
記電圧保持素子の充電状態を停止した後、該電圧保持素
子が放電状態となるように、前記充電スイッチ素子と前
記放電スイッチ素子との動作制御タイミングを設定する
動作タイミング設定手段とを備えていることを特徴とし
ている。また本発明に係るピークホールド回路（２）
は、上記ピークホールド回路（１）において、前記充電
スイッチ素子と前記放電スイッチ素子とを介して前記電
圧保持素子への充放電がなされない状態の時に、前記比
較回路の入力状態を切り換える切換タイミング設定手段
を備えていることを特徴としている。 Means for Solving the Problems and Their Effects To solve the above problems, a peak hold circuit (1) according to the present invention is provided.
A voltage holding element for holding an applied voltage, a charge switch element for controlling a state of charge of the voltage holding element, a bias circuit for applying a bias voltage to an input signal, a voltage of the voltage holding element, and the bias voltage. A comparison circuit that controls the charge switch element such that the voltage holding element is in a charged state when the voltage of the voltage holding element is low. In a peak hold circuit that outputs a hold voltage of a hold element, a discharge switch element that controls a discharge state of the voltage hold element, and when a reset signal is input, the comparison circuit determines that the voltage hold element is in a non-charge state. Controlling the charge switch element so that the voltage of the voltage holding element is compared with the bias voltage. As the voltage storage element to control the discharge switch element so that the discharge state if already there
A switching circuit for switching the input / output state of the comparison circuit ;
After stopping the state of charge of the voltage holding element, the voltage holding element
The charge switch element is connected to the
Set operation control timing with discharge switch element
Operation timing setting means . Also, a peak hold circuit (2) according to the present invention.
Is the peak hold circuit (1).
Through the switch element and the discharge switch element.
When the pressure holding element is not charged or discharged,
Switching timing setting means for switching the input state of the comparison circuit
It is characterized by having.
【０００９】上記ピークホールド回路（１）又は（２）
によれば、リセット時には放電素子を介して電圧保持素
子がバイアス電圧まで確実に放電されるので、その放電
先は接地等、比較的自由に設定できるので、放電を高速
で行うことが可能となり、リセットの高速化を図ること
ができる。また、通常時とリセット時でバイアス電圧Ｂ
ｉａｓに影響を与える比較回路に違いがないので、オフ
セット量の変動を防止できる。また、電源から（接地
へ）前記充電スイッチ素子と前記放電スイッチ素子とを
通って、ほぼ抵抗なしに流れる貫通電流の発生を予防で
きる。 さらに、上記ピークホールド回路（２）によれ
ば、前記比較回路の入力状態切換は、ピークホールド回
路の出力に影響が無いとき、つまり前記電圧保持素子へ
の充放電がなされない時に行われるので、前記比較回路
の入力切換時に発生する切換ノイズのピークホールド回
路出力への悪影響を防止できる。 The peak hold circuit (1) or (2)
According to this, at the time of reset, the voltage holding element is reliably discharged to the bias voltage via the discharge element, and the discharge destination can be set relatively freely, such as ground, so that the discharge can be performed at a high speed. The speed of reset can be increased. In addition, the bias voltage B between the normal state and the reset state
Since there is no difference in the comparison circuit affecting ias, it is possible to prevent the offset amount from fluctuating. Also, from the power supply (ground
F) connecting the charge switch element and the discharge switch element
Prevents the generation of shoot-through current that flows with almost no resistance
Wear. Further, according to the peak hold circuit (2),
For example, the input state switching of the comparison circuit
When there is no effect on the output of the
Is performed when charging / discharging is not performed.
Switching noise peak hold time generated when the input is switched
An adverse effect on the road output can be prevented.
【００１０】[0010]
【００１１】[0011]
【００１２】また本発明に係るピークホールド回路
（３）は、印加された電圧を保持する電圧保持素子と、
該電圧保持素子の充電状態を制御する充電スイッチ素子
と、入力信号にバイアス電圧を加えるバイアス回路と、
前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が低い
場合に該電圧保持素子が充電状態となるように前記充電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、前記電圧保持素子の放電状態を制御す
る放電スイッチ素子と、リセット信号が入力された時
に、前記比較回路が、前記電圧保持素子が非充電状態と
なるように前記充電スイッチ素子を制御すると共に、前
記電圧保持素子の電圧と前記バイアス電圧とを比較し、
前記電圧保持素子の電圧が高い場合に該電圧保持素子が
放電状態となるように前記放電スイッチ素子を制御する
ように、前記比較回路の入出力状態を切り換える切換回
路と、前記充電スイッチ素子と前記放電スイッチ素子と
を介して前記電圧保持素子への充放電がなされない状態
の時に、前記比較回路の入力状態を切り換える切換タイ
ミング設定手段とを備えていることを特徴としている。A peak hold circuit (3) according to the present invention further comprises a voltage holding element for holding the applied voltage;
A charge switch element for controlling a charge state of the voltage holding element
And a bias circuit for applying a bias voltage to the input signal;
The voltage of the voltage holding element and the bias voltage are applied.
Compared with the input signal, and the voltage of the voltage holding element is low.
Charging the battery so that the voltage holding element is in a charged state.
And a comparison circuit for controlling the switch element,
A peak hole that outputs a holding voltage of the voltage holding element.
Controlling the discharge state of the voltage holding element.
Discharge switch element and when a reset signal is input
In the comparison circuit, the voltage holding element may be in a non-charged state.
Control the charge switch element so that
Comparing the voltage of the voltage holding element with the bias voltage,
When the voltage of the voltage holding element is high, the voltage holding element
Controlling the discharge switch element to be in a discharge state
The switching circuit for switching the input / output state of the comparison circuit
And road, the via the charging switch element and the discharge switching element when the charging and discharging is not performed state to the voltage storage element, that has a switching timing setting means for switching the input state of the comparator circuit Features.
【００１３】上記ピークホールド回路（３）によれば、
リセット時には放電素子を介して電圧保持素子がバイア
ス電圧まで確実に放電されるので、その放電先は接地
等、比較的自由に設定できるので、放電を高速で行うこ
とが可能となり、リセットの高速化を図ることができ
る。また、通常時とリセット時でバイアス電圧Ｂｉａｓ
に影響を与える比較回路に違いがないので、オフセット
量の変動を防止できる。 さらに、前記比較回路の入力状
態切換は、ピークホールド回路の出力に影響が無いと
き、つまり前記電圧保持素子への充放電がなされない時
に行われるので、前記比較回路の入力切換時に発生する
切換ノイズのピークホールド回路出力への悪影響を防止
できる。According to the peak hold circuit (3),
At reset, the voltage holding element via
Discharge to the ground voltage.
Can be set relatively freely.
It is possible to speed up the reset.
You. In addition, the bias voltage Bias is set between the normal state and the reset state.
Since there is no difference in the comparison circuit that affects the
Fluctuations in volume can be prevented. Further, the switching of the input state of the comparison circuit is performed when there is no influence on the output of the peak hold circuit, that is, when the charging and discharging of the voltage holding element is not performed. Can be prevented from adversely affecting the output of the peak hold circuit.
【００１４】また本発明に係るピークホールド回路
（４）は、印加された電圧を保持する電圧保持素子と、
該電圧保持素子の充電状態を制御する充電スイッチ素子
と、入力信号にバイアス電圧を加えるバイアス回路と、
前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が低い
場合に該電圧保持素子が充電状態となるように前記充電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、前記電圧保持素子の放電状態を制御す
る放電スイッチ素子と、リセット信号が入力された時
に、前記比較回路が、前記電圧保持素子が非充電状態と
なるように前記充電スイッチ素子を制御すると共に、前
記電圧保持素子の電圧と前記バイアス電圧とを比較し、
前記電圧保持素子の電圧が高い場合に該電圧保持素子が
放電状態となるように前記放電スイッチ素子を制御する
ように、前記比較回路の入出力状態を切り換える切換回
路と、前記リセット信号が所定時間以上継続した場合、
前記比較回路が、前記電圧保持素子が非放電状態となる
ように前記放電スイッチ素子を制御すると共に、前記電
圧保持素子の電圧と前記バイアス電圧とを比較し、前記
電圧保持素子の電圧が低い場合に該電圧保持素子が充電
状態となるように前記充電スイッチ素子を制御するよう
に、前記比較回路の入出力状態を切り換える基準保持回
路とを備えていることを特徴としている。[0014] The peak hold circuit (4) according to the present invention further comprises a voltage holding element for holding the applied voltage;
A charge switch element for controlling a charge state of the voltage holding element
And a bias circuit for applying a bias voltage to the input signal;
The voltage of the voltage holding element and the bias voltage are applied.
Compared with the input signal, and the voltage of the voltage holding element is low.
Charging the battery so that the voltage holding element is in a charged state.
And a comparison circuit for controlling the switch element,
A peak hole that outputs a holding voltage of the voltage holding element.
Controlling the discharge state of the voltage holding element.
Discharge switch element and when a reset signal is input
In the comparison circuit, the voltage holding element may be in a non-charged state.
Control the charge switch element so that
Comparing the voltage of the voltage holding element with the bias voltage,
When the voltage of the voltage holding element is high, the voltage holding element
Controlling the discharge switch element to be in a discharge state
The switching circuit for switching the input / output state of the comparison circuit
Path, and when the reset signal continues for a predetermined time or more,
The comparison circuit controls the discharge switch element so that the voltage holding element is in a non-discharge state, compares the voltage of the voltage holding element with the bias voltage, and determines whether the voltage of the voltage holding element is low. the voltage holding element so as to control the charging switch element so that the charged state is characterized by comprising a reference holding circuit for switching the output state of the comparator circuit.
【００１５】上記ピークホールド回路（４）によれば、
リセット時には放電素子を介して電圧保持素子がバイア
ス電圧まで確実に放電されるので、その放電先は接地
等、比較的自由に設定できるので、放電を高速で行うこ
とが可能となり、リセットの高速化を図ることができ
る。また、通常時とリセット時でバイアス電圧Ｂｉａｓ
に影響を与える比較回路に違いがないので、オフセット
量の変動を防止できる。 さらに、前記電圧保持素子の電
圧がバイアス電圧になった後は、単に前記電圧保持素子
がオープン状態となるのではなく、該電圧保持素子の電
圧がバイアス電圧となるような制御が加えられるので、
漏れ（リーク）電流による前記電圧保持素子の電圧低下
を防止できる。According to the peak hold circuit (4),
At reset, the voltage holding element via
Discharge to the ground voltage.
Can be set relatively freely.
It is possible to speed up the reset.
You. In addition, the bias voltage Bias between the normal state and the reset state
Since there is no difference in the comparison circuit that affects the
Fluctuations in volume can be prevented. Further, after the voltage of the voltage holding element becomes a bias voltage, control is performed so that the voltage of the voltage holding element becomes a bias voltage instead of simply opening the voltage holding element,
A voltage drop of the voltage holding element due to a leakage current can be prevented.
【００１６】[0016]
【００１７】[0017]
【００１８】また本発明に係るピークホールド回路
（５）は、印加された電圧を保持する電圧保持素子と、
該電圧保持素子の放電状態を制御する放電スイッチ素子
と、入力信号にバイアス電圧を加えるバイアス回路と、
前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が高い
場合に該電圧保持素子が放電状態となるように前記放電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、前記電圧保持素子の充電状態を制御す
る充電スイッチ素子と、リセット信号が入力された時
に、前記比較回路が、前記電圧保持素子が非放電状態と
なるように前記放電スイッチ素子を制御すると共に、前
記電圧保持素子の電圧と前記バイアス電圧とを比較し、
前記電圧保持素子の電圧が低い場合に該電圧保持素子が
充電状態となるように前記充電スイッチ素子を制御する
ように、前記比較回路の入出力状態を切り換える切換回
路と、前記電圧保持素子の放電状態を停止した後、該電
圧保持素子が充電状態となるように、前記充電スイッチ
素子と前記放電スイッチ素子との動作タイミングを設定
する動作タイミング設定手段とを備えていることを特徴
としている。また本発明に係るピークホールド回路
（６）は、上記ピークホールド回路（５）において、前
記充電スイッチ素子と前記放電スイッチ素子とを介して
前記電圧保持素子への充放電がなされない状態の時に、
前記比較回路の入力状態を切り換える切換タイミング設
定手段を備えていることを特徴としている。 [0018] The peak hold circuit ( 5 ) according to the present invention further comprises a voltage holding element for holding the applied voltage;
A discharge switch element that controls a discharge state of the voltage holding element, a bias circuit that applies a bias voltage to an input signal,
Comparing the voltage of the voltage holding element with the input signal to which the bias voltage is applied, and controlling the discharge switch element so that the voltage holding element is in a discharging state when the voltage of the voltage holding element is high. And a circuit,
In a peak hold circuit that outputs a holding voltage of the voltage holding element, a charge switch element that controls a state of charge of the voltage holding element, and when a reset signal is input, the comparison circuit determines that the voltage holding element is non-connected. While controlling the discharge switch element to be in a discharge state, comparing the voltage of the voltage holding element and the bias voltage,
As the voltage holding said voltage storage element when the voltage is low the device to control the charging switch element so that the charge state, a switching circuit for switching the output state of the comparator circuit, the discharge of the voltage storage element After stopping the state,
The charging switch so that the pressure holding element is in a charged state.
Set the operation timing of the element and the discharge switch element
Operation timing setting means for performing the operation. Also, a peak hold circuit according to the present invention.
(6) in the peak hold circuit (5),
Via the charge switch element and the discharge switch element
When the voltage holding element is not charged or discharged,
Switching timing setting for switching the input state of the comparison circuit
It is characterized in that it is provided with a setting means.
【００１９】上記ピークホールド回路（５）又は（６）
によれば、リセット時には前記充電スイッチ素子を介し
て前記電圧保持素子がバイアス電圧まで充電されるの
で、その充電先は電源等、比較的自由に設定できるの
で、充電を高速で行うことが可能となり、リセットの高
速化を図ることができる。また、通常時とリセット時で
バイアス電圧に影響を与える比較回路に違いがないの
で、オフセット量の変動を防止できる。また、電源から
（接地へ）前記充電スイッチ素子と前記放電スイッチ素
子とを通って、ほぼ抵抗なしに流れる貫通電流の発生を
予防できる。 さらに、上記ピークホールド回路（６）に
よれば、前記比較回路の入力状態の切換は、ピークホー
ルド回路の出力に影響が無いとき、つまり前記電圧保持
素子への充放電がなされない時に行われるので、前記比
較回路の入力切換時に発生する切換ノイズのピークホー
ルド回路出力への悪影響を防止できる。 The peak hold circuit (5) or (6)
According to this, at the time of reset, the voltage holding element is charged up to the bias voltage via the charging switch element, so that the charging destination can be set relatively freely, such as a power supply, so that charging can be performed at high speed. Thus, the speed of the reset can be increased. Further, since there is no difference in the comparison circuit that affects the bias voltage between the normal state and the reset state, it is possible to prevent the offset amount from fluctuating. Also from the power supply
(To ground) the charge switch element and the discharge switch element
Through current that flows almost without resistance
Can be prevented. Furthermore, the peak hold circuit (6)
According to the above, the switching of the input state of the comparison circuit is performed by the peak hold.
When there is no effect on the output of the
This is performed when the device is not charged / discharged.
Of switching noise generated when the input of the comparator circuit is switched
Adverse effect on the output of the shield circuit can be prevented.
【００２０】[0020]
【００２１】[0021]
【００２２】また本発明に係るピークホールド回路
（７）は、印加された電圧を保持する電圧保持素子と、
該電圧保持素子の放電状態を制御する放電スイッチ素子
と、入力信号にバイアス電圧を加えるバイアス回路と、
前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が高い
場合に該電圧保持素子が放電状態となるように前記放電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、前記電圧保持素子の充電状態を制御す
る充電スイッチ素子と、リセット信号が入力された時
に、前記比較回路が、前記電圧保持素子が非放電状態と
なるように前記放電スイッチ素子を制御すると共に、前
記電圧保持素子の電圧と前記バイアス電圧とを比較し、
前記電圧保持素子の電圧が低い場合に該電圧保持素子が
充電状態となるように前記充電スイッチ素子を制御する
ように、前記比較回路の入出力状態を切り換える切換回
路と、前記充電スイッチ素子と前記放電スイッチ素子と
を介して前記電圧保持素子への充放電がなされない状態
の時に、前記比較回路の入力状態を切り換える切換タイ
ミング設定手段とを備えていることを特徴としている。Further, the peak hold circuit ( 7 ) according to the present invention comprises: a voltage holding element for holding the applied voltage;
Discharge switch element for controlling a discharge state of the voltage holding element
And a bias circuit for applying a bias voltage to the input signal;
The voltage of the voltage holding element and the bias voltage are applied.
Compared with the input signal, and the voltage of the voltage holding element is higher.
The discharge so that the voltage holding element is in a discharge state.
And a comparison circuit for controlling the switch element,
A peak hole that outputs a holding voltage of the voltage holding element.
A charge state of the voltage holding element.
Charge switch element and when a reset signal is input
In the comparison circuit, the voltage holding element may be in a non-discharge state.
Control the discharge switch element so that
Comparing the voltage of the voltage holding element with the bias voltage,
When the voltage of the voltage holding element is low, the voltage holding element
Controlling the charge switch element to be in a charged state
The switching circuit for switching the input / output state of the comparison circuit
And road, the via the charging switch element and the discharge switching element when the charging and discharging is not performed state to the voltage storage element, that has a switching timing setting means for switching the input state of the comparator circuit Features.
【００２３】上記ピークホールド回路（７）によれば、
リセット時には前記充電スイッチ素子を介して前記電圧
保持素子がバイアス電圧まで充電されるので、その充電
先は電源等、比較的自由に設定できるので、充電を高速
で行うことが可能となり、リセットの高速化を図ること
ができる。また、通常時とリセット時でバイアス電圧に
影響を与える比較回路に違いがないので、オフセット量
の変動を防止できる。 さらに、前記比較回路の入力状態
の切換は、ピークホールド回路の出力に影響が無いと
き、つまり前記電圧保持素子への充放電がなされない時
に行われるので、前記比較回路の入力切換時に発生する
切換ノイズのピークホールド回路出力への悪影響を防止
できる。According to the peak hold circuit (7) ,
At the time of reset, the voltage
Since the holding element is charged to the bias voltage,
The destination can be set relatively freely, such as a power source, so charging is fast
And speed up resetting.
Can be. In addition, the bias voltage is changed between normal and reset.
Since there is no difference in the influence of the comparison circuit, the offset amount
Fluctuation can be prevented. Further, the switching of the input state of the comparison circuit is performed when there is no influence on the output of the peak hold circuit, that is, when the charge / discharge of the voltage holding element is not performed. The adverse effect of noise on the output of the peak hold circuit can be prevented.
【００２４】[0024]
【００２５】[0025]
【００２６】[0026]
【発明の実施の形態】次に本発明の実施の形態について
説明する。図１は本発明の実施の形態に係るピークホー
ルド回路を示す回路構成図である。Next, an embodiment of the present invention will be described. FIG. 1 is a circuit diagram showing a peak hold circuit according to an embodiment of the present invention.
【００２７】ＰチャンネルＭＯＳＦＥＴのＭＯＳ１のソ
ースには電源Ｖｃｃが接続され、ドレインにはコンデン
サＣ１が接続され、またゲートにはスイッチＳＷ２のコ
モン端子Ｃが接続されている。また、ＮチャンネルＭＯ
ＳＦＥＴのＭＯＳ２のドレインにはＭＯＳ１のドレイン
が接続され、ＭＯＳ２のソースは接地され、またゲート
にはスイッチＳＷ３のコモン端子Ｃが接続されている。
そしてＭＯＳ１はそのゲート入力電圧が高電圧（Ｈ信
号）の時には遮断状態（ドレイン−ソース間）に、低電
圧（Ｌ信号）の時には導通状態になる。またＭＯＳ２は
そのゲート入力電圧がＨ信号の時には導通状態に、Ｌ信
号の時には遮断状態になる。つまり、ＭＯＳ１のゲート
入力電圧がＬ信号の時、コンデンサＣ１は電源Ｖｃｃと
接続され充電状態となり、またＭＯＳ２のゲート入力電
圧がＨ信号の時、コンデンサＣ１は接地され放電状態と
なる。そして、このコンデンサＣ１の電圧が入力信号Ｖ
ｉｎのピーク信号として出力される。The power supply Vcc is connected to the source of the MOS1 of the P-channel MOSFET, the capacitor C1 is connected to the drain, and the common terminal C of the switch SW2 is connected to the gate. Also, N channel MO
The drain of the MOS2 of the SFET is connected to the drain of the MOS1, the source of the MOS2 is grounded, and the gate is connected to the common terminal C of the switch SW3.
The MOS1 is turned off (between the drain and the source) when the gate input voltage is high (H signal), and is conductive when the gate input voltage is low (L signal). The MOS2 is turned on when the gate input voltage is H signal, and is turned off when the gate input voltage is L signal. That is, when the gate input voltage of the MOS1 is an L signal, the capacitor C1 is connected to the power supply Vcc and is in a charged state. When the gate input voltage of the MOS2 is an H signal, the capacitor C1 is grounded and is in a discharged state. The voltage of the capacitor C1 is equal to the input signal V
The signal is output as an in peak signal.
【００２８】スイッチＳＷ２の端子Ｈは電源電圧に接続
され、また端子Ｌは比較器ＣＭＰ１の出力に接続され、
これら端子Ｈ，Ｌは接点の位置に応じてコモン端子Ｃと
選択的に接続されるようになっている。また、スイッチ
ＳＷ３の端子Ｈは比較器ＣＭＰ１の出力に接続され、ま
た端子Ｌは接地され、これら端子Ｈ，Ｌは接点の位置に
応じてコモン端子Ｃと選択的に接続されるようになって
いる。そして、比較器ＣＭＰ１の非反転入力端子はＭＯ
Ｓ１とＭＯＳ２とコンデンサＣ１間に接続され、また反
転入力端子はスイッチＳＷ１のコモン端子Ｃに接続され
ている。スイッチＳＷ１の端子ＨはオペアンプＡＭＰ１
の出力に接続され、また端子ＬはＤＣカット用のコンデ
ンサＣ２を介してセンサに接続され、さらに抵抗ｒ１を
介してオペアンプＡＭＰ１の出力に接続されている。こ
れらスイッチＳＷ１の端子Ｈ，Ｌは接点の位置に応じて
コモン端子Ｃと選択的に接続されるようになっている。The terminal H of the switch SW2 is connected to the power supply voltage, the terminal L is connected to the output of the comparator CMP1,
These terminals H and L are selectively connected to a common terminal C according to the position of the contact. The terminal H of the switch SW3 is connected to the output of the comparator CMP1, the terminal L is grounded, and these terminals H and L are selectively connected to the common terminal C according to the position of the contact. I have. The non-inverting input terminal of the comparator CMP1 is
It is connected between S1, MOS2 and the capacitor C1, and the inverting input terminal is connected to the common terminal C of the switch SW1. The terminal H of the switch SW1 is connected to the operational amplifier AMP1.
The terminal L is connected to the sensor via a DC cut capacitor C2, and further connected to the output of an operational amplifier AMP1 via a resistor r1. The terminals H and L of the switch SW1 are selectively connected to a common terminal C according to the position of the contact.
【００２９】オペアンプＡＭＰ１の非反転入力端子は基
準となるバイアス電圧（電圧Ｂｉａｓ）に接続され、ま
た反転入力端子は出力と接続されている。従って、オペ
アンプＡＭＰ１の出力はバイアス電圧Ｂｉａｓとなる。
そして、オペアンプＡＭＰ１の出力は抵抗ｒ１を介して
スイッチＳＷ１のＬ端子に接続され、コンデンサＣ２に
よりＤＣカットされたセンサからの入力信号Ｖｓにバイ
アス電圧Ｂｉａｓを印加する。The non-inverting input terminal of the operational amplifier AMP1 is connected to a reference bias voltage (voltage Bias), and the inverting input terminal is connected to the output. Therefore, the operation
The output of the amplifier AMP1 becomes the bias voltage Bias.
The output of the operational amplifier AMP1 is connected to the L terminal of the switch SW1 via the resistor r1, and applies the bias voltage Bias to the input signal Vs from the sensor that has been DC-cut by the capacitor C2.
【００３０】マイクロコンピュータ（マイコン）１は、
ピークホールド回路の出力するピーク電圧出力Ｖｏｕｔ
のＡ／Ｄ変換値を取り込んで、このピーク電圧Ｖｏｕｔ
を用いて適用される電子機器特有の処理を行う。また必
要に応じてピークホールド回路のリセット信号を出力す
る。タイミング制御回路２はクロックパルス発生回路３
からのクロック信号に基づき、マイコン１からのリセッ
ト信号のタイミングを調整して各スイッチＳＷ１，２，
３に切換信号を出力する。そして、各スイッチＳＷ１，
２，３はリセット時のタイミング制御回路２からの切換
信号によりコモン端子Ｃと端子Ｈが接続状態となるよう
に構成されており、トランジスタ、ＦＥＴ等のスイッチ
ングトランジスタにより構成されている。尚、クロック
パルス発生回路３によりマイコン１動作用のクロックパ
ルス発生回路を兼用することも可能であり、またマイコ
ン１の処理によりタイミング制御回路２と同じ処理を実
現することも可能である。The microcomputer (microcomputer) 1 comprises:
Peak voltage output Vout output from the peak hold circuit
A / D converted value of the peak voltage Vout
To perform a process specific to the electronic device to be applied. It also outputs a reset signal for the peak hold circuit as needed. The timing control circuit 2 includes a clock pulse generation circuit 3
The timing of the reset signal from the microcomputer 1 is adjusted based on the clock signal from the
A switching signal is output to the switch 3. Then, each switch SW1,
Reference numerals 2 and 3 are configured such that the common terminal C and the terminal H are connected by a switching signal from the timing control circuit 2 at the time of resetting, and are configured by switching transistors such as transistors and FETs. The clock pulse generation circuit 3 can also serve as a clock pulse generation circuit for operating the microcomputer 1, and the same processing as that of the timing control circuit 2 can be realized by the processing of the microcomputer 1.
【００３１】図２は通常時、つまり非リセット状態での
図１におけるピークホールド回路の等価回路を示す回路
図である。非リセット状態では、比較器ＣＭＰ１の反転
入力端子には、コンデンサＣ２によりＤＣカットされた
センサからのセンサ信号Ｖｓにバイアス電圧Ｂｉａｓが
印加された電圧がピークホールドすべき入力信号Ｖｉｎ
として入力される。そして、入力信号Ｖｉｎとコンデン
サＣ１の電圧が比較器ＣＭＰ１により比較され、コンデ
ンサＣ１の電圧が入力信号Ｖｉｎより低い場合には、Ｍ
ＯＳ１が導通状態となってコンデンサＣ１が充電され
る。また、コンデンサＣ１電圧が入力信号Ｖｉｎより高
い場合には、ＭＯＳ１が非導通状態となってコンデンサ
Ｃ１は充電されない。このため、コンデンサＣ１の電圧
は入力信号Ｖｉｎのピーク電圧が保持されることにな
る。FIG. 2 is a circuit diagram showing an equivalent circuit of the peak hold circuit in FIG. 1 in a normal state, that is, in a non-reset state. In the non-reset state, the input signal Vin to which the bias voltage Bias is applied to the sensor signal Vs from the sensor DC-cut by the capacitor C2 is to be peak-held at the inverting input terminal of the comparator CMP1.
Is entered as Then, the input signal Vin and the voltage of the capacitor C1 are compared by the comparator CMP1, and when the voltage of the capacitor C1 is lower than the input signal Vin, M
OS1 becomes conductive and capacitor C1 is charged. When the voltage of the capacitor C1 is higher than the input signal Vin, the MOS1 is turned off and the capacitor C1 is not charged. Therefore, the peak voltage of the input signal Vin is held as the voltage of the capacitor C1.
【００３２】図３はリセット時、つまりリセット状態で
の図１におけるピークホールド回路の等価回路を示す回
路図である。リセット状態では、比較器ＣＭＰ１の反転
入力端子には、比較器ＣＭＰ２の出力であるバイアス電
圧Ｂｉａｓが入力される。そして、このバイアス電圧Ｂ
ｉａｓとコンデンサＣ１の電圧が比較器ＣＭＰ１により
比較され、コンデンサＣ１の電圧がバイアス電圧Ｂｉａ
ｓより高い場合には、ＭＯＳ２が導通状態となってコン
デンサＣ１が放電される。また、コンデンサＣ１電圧が
バイアス電圧Ｂｉａｓより低い場合には、ＭＯＳ２が非
導通状態となってコンデンサＣ１は放電されない。この
ため、コンデンサＣ１の電圧はバイアス電圧Ｂｉａｓに
保持されることになる。FIG. 3 is a circuit diagram showing an equivalent circuit of the peak hold circuit in FIG. 1 at the time of reset, that is, in the reset state. In the reset state, the bias voltage Bias output from the comparator CMP2 is input to the inverting input terminal of the comparator CMP1. And, this bias voltage B
ias and the voltage of the capacitor C1 are compared by a comparator CMP1, and the voltage of the capacitor C1 is compared with the bias voltage Bia.
If it is higher than s, MOS2 becomes conductive and capacitor C1 is discharged. When the voltage of the capacitor C1 is lower than the bias voltage Bias, the MOS2 is turned off and the capacitor C1 is not discharged. Therefore, the voltage of the capacitor C1 is maintained at the bias voltage Bias.
【００３３】従って、コンデンサＣ１の放電時にはＭＯ
Ｓ２を介して接地に直接放電が行われるので、放電電流
を大きくすることができ、放電時定数を小さく、つまり
ピークホールド回路のリセット速度を高速化できる。ま
た、バイアス電圧Ｂｉａｓのオフセット電圧は通常時
も、リセット時も比較器ＣＭＰ１とオペアンプＡＭＰ１
の両方の影響を受けたオフセット電圧となり、オフセッ
ト電圧を相殺する処理等を比較的容易に行えることとな
る。Therefore, when discharging the capacitor C1, MO
Since the discharge is performed directly to the ground via S2, the discharge current can be increased, the discharge time constant can be reduced, that is, the reset speed of the peak hold circuit can be increased. The offset voltage of the bias voltage Bias is set to the comparator CMP1 and the operational amplifier AMP1 both in the normal state and in the reset state.
The offset voltage is affected by both of the above, and processing for canceling the offset voltage can be performed relatively easily.
【００３４】次にタイミング制御回路２の動作について
説明する。図４はリセット信号Ｖｒｓｔと各スイッチＳ
Ｗ１，２，３の切換状態（タイミング制御回路２の切換
制御信号出力状態）を示すタイミングチャートである。
時刻ｔ１でリセット信号Ｖｒｓｔが出力されると（Ｈ信
号）、先ずスイッチＳＷ２がＨ状態（端子Ｈとコモン端
子が接続）となり、ＭＯＳ１は遮断状態となってコンデ
ンサＣ１はオープン状態となる。次に時刻ｔ２でスイッ
チＳＷ１がＨ状態となり、比較器ＣＭＰ１の反転入力端
子はバイアス電圧Ｂｉａｓ入力状態となる。そして、時
刻ｔ３でスイッチＳＷ３がＨ状態となり、ＭＯＳ２はコ
ンデンサＣ１の電圧がバイアス電圧Ｂｉａｓとなるまで
導通状態となり、コンデンサＣ１は放電される。Next, the operation of the timing control circuit 2 will be described. FIG. 4 shows the reset signal Vrst and each switch S
5 is a timing chart showing a switching state of W1, 2, and 3 (a switching control signal output state of a timing control circuit 2).
When the reset signal Vrst is output at time t1 (H signal), first, the switch SW2 is in the H state (the terminal H is connected to the common terminal), the MOS1 is turned off, and the capacitor C1 is opened. Next, at time t2, the switch SW1 is set to the H state, and the inverting input terminal of the comparator CMP1 is set to the input state of the bias voltage Bias. Then, at time t3, the switch SW3 becomes H state, the MOS2 becomes conductive until the voltage of the capacitor C1 becomes the bias voltage Bias, and the capacitor C1 is discharged.
【００３５】また、時刻ｔ４でリセット信号Ｖｒｓｔが
解除されると（Ｌ信号）、先ずスイッチＳＷ３がＬ状態
（端子Ｌとコモン端子が接続）となり、ＭＯＳ２は遮断
状態となってコンデンサＣ１はオープン状態となる。次
に時刻ｔ５でスイッチＳＷ１がＬ状態となり、比較器Ｃ
ＭＰ１の反転入力端子はＤＣカットされたセンサ信号Ｖ
ｓにバイアス電圧Ｂｉａｓが印加された入力信号Ｖｉｎ
の入力状態となる。そして、時刻ｔ６でスイッチＳＷ２
がＬ状態となり、ＭＯＳ１はコンデンサＣ１の電圧が入
力信号Ｖｉｎ電圧となるまで導通状態となり、コンデン
サＣ１はピーク電圧に充電される。このような動作とな
るようにタイミング制御回路２の論理回路が設定されて
いる。When the reset signal Vrst is released at time t4 (L signal), first, the switch SW3 becomes L state (the terminal L is connected to the common terminal), the MOS2 is turned off, and the capacitor C1 is opened. Becomes Next, at time t5, the switch SW1 becomes L state, and the comparator C
The inverting input terminal of MP1 is the DC-cut sensor signal V
s to which an input signal Vin to which a bias voltage Bias is applied
Input state. Then, at time t6, the switch SW2
Is in the L state, MOS1 is conductive until the voltage of the capacitor C1 becomes the voltage of the input signal Vin, and the capacitor C1 is charged to the peak voltage. The logic circuit of the timing control circuit 2 is set to perform such an operation.
【００３６】このような動作により、リセットと非リセ
ット状態の切り換わり時において、比較器ＣＭＰ１の入
力を切り換える時には、コンデンサＣ１は外部からの信
号の影響を受けないオープン状態となっているので、切
換ノイズの影響がコンデンサＣ１に及ばず、出力される
ピーク値への悪影響を防ぐことができる。With this operation, when the input of the comparator CMP1 is switched at the time of switching between the reset state and the non-reset state, the capacitor C1 is in an open state which is not affected by an external signal. The influence of noise does not reach the capacitor C1, and it is possible to prevent an adverse effect on the output peak value.
【００３７】次にタイミング制御回路２の別の動作の例
について説明する。図５はリセット信号Ｖｒｓｔと各ス
イッチＳＷ１，２，３の切換状態（タイミング制御回路
２の切換制御信号出力状態）を示すタイミングチャート
である。時刻ｔ７でリセット信号Ｖｒｓｔが出力される
と（Ｈ信号）、各スイッチＳＷ１，２，３はＨ状態とな
る。しかし、スイッチＳＷ２，３は、所定時間が経過し
時刻ｔ８となるとリセットの解除前であってもＬ状態と
なる。そして、時刻ｔ９でリセットが解除されるとスイ
ッチＳＷ１もＬ状態となる。尚、所定時間経過前（時刻
ｔ８以前）にリセットが解除されると、その時点でスイ
ッチＳＷ２，３はスイッチＳＷ１と共にＬ状態となる。
このような動作となるようにタイミング制御回路２の論
理回路が設定されている。Next, another example of the operation of the timing control circuit 2 will be described. FIG. 5 is a timing chart showing the reset signal Vrst and the switching states of the switches SW1, SW2, and SW3 (the switching control signal output states of the timing control circuit 2). When the reset signal Vrst is output at time t7 (H signal), each of the switches SW1, SW2, and SW3 goes to the H state. However, the switches SW2 and SW3 are in the L state when the predetermined time has elapsed and at time t8 even before the reset is released. Then, when the reset is released at time t9, the switch SW1 is also set to the L state. When the reset is released before the lapse of a predetermined time (before time t8), the switches SW2 and SW3 become L state together with the switch SW1 at that time.
The logic circuit of the timing control circuit 2 is set to perform such an operation.
【００３８】このような動作により、リセット状態が長
くなると、スイッチＳＷ１はＨ状態のままで、スイッチ
ＳＷ２，３はＬ状態となる。従って、比較器ＣＭＰ１の
反転入力にはバイアス電圧Ｂｉａｓが印加され、比較器
ＣＭＰ１はコンデンサＣ１の電圧がバイアス電圧Ｂｉａ
ｓとなるようにＭＯＳ１の接断状態を制御する。従っ
て、リセット時におけるコンデンサＣ１のリーク電流に
よるコンデンサＣ１の保持電圧のバイアス電圧Ｂｉａｓ
からの低下を防止でき、コンデンサＣ１の電圧を確実に
バイアス電圧Ｂｉａｓに保持できる。When the reset state is prolonged by such an operation, the switch SW1 remains in the H state and the switches SW2 and SW3 are in the L state. Therefore, the bias voltage Bias is applied to the inverting input of the comparator CMP1, and the comparator CMP1 changes the voltage of the capacitor C1 to the bias voltage Bias.
The connection / disconnection state of the MOS1 is controlled so as to be s. Therefore, the bias voltage Bias of the holding voltage of the capacitor C1 due to the leakage current of the capacitor C1 at the time of reset
, And the voltage of the capacitor C1 can be reliably maintained at the bias voltage Bias.
【００３９】尚、上述の実施の形態では、入力信号Ｖｉ
ｎの正側のピークを保持するピークホールド回路を説明
したが、スイッチＳＷ２，３の切換動作および動作タイ
ミングを反対にする等により、つまりコンデンサＣ１の
電圧を入力信号Ｖｉｎと同じになるように放電する構成
とすることにより、リセット時に上記正側のピークを保
持するピークホールド回路と同様の効果を有する入力信
号Ｖｉｎの負側のピークを保持するピークホールド回路
を実現することが可能である。また、各比較器ＣＭＰ
１，２，３は、デジタル的に動作する比較器ではなく、
アナログ的に動作するオペアンプでも構成可能である。
さらに、スイッチＳＷ１，２，３の動作タイミングにつ
いては、図４，５に示した動作タイミングを両方満たす
タイミングとすることも効果的である。In the above-described embodiment, the input signal Vi
Although the peak hold circuit for holding the positive peak of n has been described, the switching operation and the operation timing of the switches SW2 and SW3 are reversed, that is, the voltage of the capacitor C1 is discharged so as to be the same as the input signal Vin. With this configuration, it is possible to realize a peak hold circuit that holds the negative peak of the input signal Vin having the same effect as the peak hold circuit that holds the positive peak at the time of reset. In addition, each comparator CMP
1, 2 and 3 are not digitally operated comparators,
An operational amplifier that operates in an analog manner can also be configured.
Further, it is also effective to set the operation timings of the switches SW1, SW2, SW3 so as to satisfy both of the operation timings shown in FIGS.
【００４０】次にマイコン１の行うリセット動作につい
て説明する。図６はマイコンの行うリセット処理（正の
ピークホールド時）を示すフローチャートである。この
処理は正のピーク電圧を読み込む時に行われるが、電源
投入時にのみ行っても良い。ステップＳ１では、正側の
ピークホールド動作が、電源投入後既に行われたかどう
か、つまり各スイッチＳＷ１，２，３のコモン端子Ｃを
端子Ｌ側に接続してコンデンサＣ１を入力信号Ｖｉｎに
応じて充電する動作を行ったかどうかを判断し、正側の
ピークホールド動作を行っていなければステップＳ２に
移り、正側のピークホールド動作を行っていればステッ
プＳ３に移る。ステップＳ２では、正側のピークホール
ド動作を行いステップＳ３に移る。ステップＳ３ではリ
セット信号を出力し、ステップＳ４に移る。ステップＳ
４では初期設定終了処理、つまり正のピーク値の入力を
許可する処理等を行い処理を終える。Next, a reset operation performed by the microcomputer 1 will be described. FIG. 6 is a flowchart showing a reset process (at the time of a positive peak hold) performed by the microcomputer. This process is performed when the positive peak voltage is read, but may be performed only when the power is turned on. In step S1, whether the positive-side peak hold operation has already been performed after the power is turned on, that is, the common terminal C of each of the switches SW1, 2, and 3 is connected to the terminal L, and the capacitor C1 is connected to the input signal Vin. It is determined whether the charging operation has been performed. If the positive-side peak hold operation has not been performed, the process proceeds to step S2. If the positive-side peak hold operation has been performed, the process proceeds to step S3. In step S2, the peak hold operation on the positive side is performed, and the process proceeds to step S3. In step S3, a reset signal is output, and the process proceeds to step S4. Step S
In step 4, an initial setting end process, that is, a process of permitting the input of a positive peak value, and the like are performed, and the process ends.
【００４１】この処理によれば、コンデンサＣ１の電圧
がバイアス電圧Ｂｉａｓ未満であっても、一旦充電され
てコンデンサＣ１の電圧がバイアス電圧Ｂｉａｓ以上に
上昇した後、改めてリセットが行われてコンデンサＣ１
が放電されるので、リセット時にはコンデンサＣ１の電
圧が確実にバイアス電圧Ｂｉａｓとなる。According to this processing, even if the voltage of the capacitor C1 is lower than the bias voltage Bias, the capacitor C1 is charged once, the voltage of the capacitor C1 rises to the bias voltage Bias or higher, and then reset, the capacitor C1 is reset.
Is discharged, so that the voltage of the capacitor C1 reliably becomes the bias voltage Bias at the time of reset.
【００４２】また図７はマイコンの行うリセット処理
（負のピークホールド時）を示すフローチャートであ
る。この処理は負のピーク電圧を読み込む時に行われる
が、電源投入時にのみ行っても良い。ステップＳ５で
は、負側のピークホールド動作が、電源投入後既に行わ
れたかどうかを判断し、負側のピークホールド動作を行
っていなければステップＳ６に移り、負側のピークホー
ルド動作を行っていればステップＳ７に移る。ステップ
Ｓ６では、負側のピークホールド動作を行いステップＳ
７に移る。ステップＳ７ではリセット信号を出力し、ス
テップＳ８に移る。ステップＳ８では初期設定終了処
理、つまり負のピーク値の入力を許可する処理等を行い
処理を終える。FIG. 7 is a flowchart showing a reset process (during negative peak hold) performed by the microcomputer. This processing is performed when the negative peak voltage is read, but may be performed only when the power is turned on. In step S5, it is determined whether the negative-side peak hold operation has already been performed after the power is turned on. If the negative-side peak hold operation has not been performed, the process proceeds to step S6, and the negative-side peak hold operation may be performed. If so, the process proceeds to step S7. In step S6, the peak hold operation on the negative side is performed, and step S6 is performed.
Move to 7. In step S7, a reset signal is output, and the process proceeds to step S8. In step S8, an initial setting end process, that is, a process of permitting input of a negative peak value, and the like are performed, and the process ends.
【００４３】この処理によれば、コンデンサＣ１の電圧
がバイアス電圧Ｂｉａｓを越えるものであっても、一旦
放電されてコンデンサＣ１の電圧がバイアス電圧Ｂｉａ
ｓ以下に下降した後、改めてリセットが行われてコンデ
ンサＣ１が充電されるので、リセット時にはコンデンサ
Ｃ１の電圧が確実にバイアス電圧Ｂｉａｓとなる。According to this processing, even if the voltage of the capacitor C1 exceeds the bias voltage Bias, the capacitor C1 is once discharged and the voltage of the capacitor C1 is changed to the bias voltage Bias.
After falling below s, reset is performed again and the capacitor C1 is charged, so that at the time of reset, the voltage of the capacitor C1 reliably becomes the bias voltage Bias.
【図１】本発明の実施の形態に係るピークホールド回路
を示す回路構成図である。FIG. 1 is a circuit diagram showing a peak hold circuit according to an embodiment of the present invention.
【図２】非リセット時のピークホールド回路を示す等価
回路図である。FIG. 2 is an equivalent circuit diagram showing a peak hold circuit at the time of non-reset.
【図３】リセット時のピークホールド回路を示す等価回
路図である。FIG. 3 is an equivalent circuit diagram showing a peak hold circuit at the time of reset.
【図４】リセット信号Ｖｒｓｔと各スイッチＳＷ１，
２，３の切換状態（タイミング制御回路２の切換制御信
号出力状態）を示すタイミングチャートである。FIG. 4 shows a reset signal Vrst and switches SW1,
4 is a timing chart showing switching states 2 and 3 (switching control signal output states of the timing control circuit 2).
【図５】別の実施の形態におけるリセット信号Ｖｒｓｔ
と各スイッチＳＷ１，２，３の切換状態（タイミング制
御回路２の切換制御信号出力状態）を示すタイミングチ
ャートである。FIG. 5 shows a reset signal Vrst according to another embodiment.
5 is a timing chart showing the switching states of the switches SW1, SW2, and SW3 (the switching control signal output states of the timing control circuit 2).
【図６】マイコンの行うリセット処理（正のピークホー
ルド時）を示すフローチャートである。FIG. 6 is a flowchart showing a reset process (at the time of a positive peak hold) performed by the microcomputer.
【図７】マイコンの行うリセット処理（負のピークホー
ルド時）を示すフローチャートである。FIG. 7 is a flowchart showing a reset process (at the time of a negative peak hold) performed by the microcomputer.
【図８】従来のピークホールド回路を示す回路図であ
る。FIG. 8 is a circuit diagram showing a conventional peak hold circuit.
【図９】ピークホールド回路の動作を示す波形図であ
る。FIG. 9 is a waveform chart showing an operation of the peak hold circuit.
【図１０】従来のピークホールド回路を示す回路図であ
る。FIG. 10 is a circuit diagram showing a conventional peak hold circuit.
１・・・マイクロコンピュータ（マイコン） ２・・・タイハング制御回路 ＣＭＰ１，ＣＭＰ２・・・比較器 ＳＷ１，ＳＷ２，ＳＷ３・・・スイッチ ＭＯＳ１，２，３・・・ＣＭＯＳ ＦＥＴ DESCRIPTION OF SYMBOLS 1 ... Microcomputer (microcomputer) 2 ... Tie hang control circuit CMP1, CMP2 ... Comparator SW1, SW2, SW3 ... Switch MOS1, 2, 3 ... CMOS FET
───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝 雅人 愛知県豊田市トヨタ町１番地 トヨタ自 動車株式会社内 (56)参考文献 特開 平７−218559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Masato Taki 1 Toyota Town, Toyota City, Aichi Prefecture Inside Toyota Motor Corporation (56) References JP-A-7-218559 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G01R 19/00-19/32
Claims (7)
と、 該電圧保持素子の充電状態を制御する充電スイッチ素子
と、 入力信号にバイアス電圧を加えるバイアス回路と、 前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が低い
場合に該電圧保持素子が充電状態となるように前記充電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、 前記電圧保持素子の放電状態を制御する放電スイッチ素
子と、 リセット信号が入力された時に、前記比較回路が、前記
電圧保持素子が非充電状態となるように前記充電スイッ
チ素子を制御すると共に、前記電圧保持素子の電圧と前
記バイアス電圧とを比較し、前記電圧保持素子の電圧が
高い場合に該電圧保持素子が放電状態となるように前記
放電スイッチ素子を制御するように、前記比較回路の入
出力状態を切り換える切換回路と、 前記電圧保持素子の充電状態を停止した後、該電圧保持
素子が放電状態となるように、前記充電スイッチ素子と
前記放電スイッチ素子との動作制御タイミングを設定す
る動作タイミング設定手段と を備えていることを特徴と
するピークホールド回路。1. A voltage holding element for holding an applied voltage, a charge switch element for controlling a charge state of the voltage holding element, a bias circuit for applying a bias voltage to an input signal, and a voltage of the voltage holding element. A comparison circuit that compares the input signal to which the bias voltage is applied and controls the charge switch element so that the voltage holding element is charged when the voltage of the voltage holding element is low. ,
In a peak hold circuit that outputs a holding voltage of the voltage holding element, a discharge switch element that controls a discharge state of the voltage holding element; and when a reset signal is input, the comparison circuit determines whether the voltage holding element is non-connected. The charge switch element is controlled to be in a charged state, and the voltage of the voltage holding element is compared with the bias voltage. When the voltage of the voltage holding element is high, the voltage holding element is in a discharged state. wherein to control the discharge switch element, a switching circuit for switching the output state of the comparator circuit, after stopping the charge state of the voltage holding elements, said voltage holding
The charge switch element and
Set operation control timing with the discharge switch element
And an operation timing setting means .
チ素子とを介して前記電圧保持素子への充放電がなされ
ない状態の時に、前記比較回路の入力状態を切り換える
切換タイミング設定手段を備えていることを特徴とする
請求項１記載のピークホールド回路。2. The charge switch device and the discharge switch.
Charging and discharging of the voltage holding element through the switching element.
Switch the input state of the comparison circuit when there is no state
2. The peak hold circuit according to claim 1, further comprising switching timing setting means.
と、 該電圧保持素子の充電状態を制御する充電スイッチ素子
と、 入力信号にバイアス電圧を加えるバイアス回路と、 前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が低い
場合に該電圧保持素子が充電状態となるように前記充電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、 前記電圧保持素子の放電状態を制御する放電スイッチ素
子と、 リセット信号が入力された時に、前記比較回路が、前記
電圧保持素子が非充電状態となるように前記充電スイッ
チ素子を制御すると共に、前記電圧保持素子の電圧と前
記バイアス電圧とを比較し、前記電圧保持素子の電圧が
高い場合に該電圧保持素子が放電状態となるように前記
放電スイッチ素子を制御するように、前記比較回路の入
出力状態を切り換える切換回路と、 前記充電スイッチ素子と前記放電スイッチ素子とを介し
て前記電圧保持素子への充放電がなされない状態の時
に、前記比較回路の入力状態を切り換える切換タイミン
グ設定手段とを備えていることを特徴とするピークホー
ルド回路。3. A voltage holding element for holding an applied voltage.
And a charge switch element for controlling a charge state of the voltage holding element
A bias circuit that applies a bias voltage to an input signal; and a voltage of the voltage holding element and the bias voltage are applied.
Compared with the input signal, and the voltage of the voltage holding element is low.
Charging the battery so that the voltage holding element is in a charged state.
And a comparison circuit for controlling the switch element,
A peak hole that outputs a holding voltage of the voltage holding element.
In de circuit, the discharge switch element for controlling the discharge state of the voltage storage element
And when a reset signal is input, the comparison circuit
The charging switch is set so that the voltage holding element is not charged.
Control the switching element and adjust the voltage of the
The bias voltage is compared with the bias voltage, and the voltage of the voltage holding element is
When the voltage is high, the voltage holding element is discharged.
The input of the comparison circuit is controlled so as to control the discharge switch element.
A switching circuit for switching the output state, the via the charging switch element and the discharge switching element when the charging and discharging is not performed state to the voltage storage element, and a switching timing setting means for switching the input state of the comparator circuit A peak hold circuit, comprising:
と、 該電圧保持素子の充電状態を制御する充電スイッチ素子
と、 入力信号にバイアス電圧を加えるバイアス回路と、 前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が低い
場合に該電圧保持素子が充電状態となるように前記充電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、 前記電圧保持素子の放電状態を制御する放電スイッチ素
子と、 リセット信号が入力された時に、前記比較回路が、前記
電圧保持素子が非充電状態となるように前記充電スイッ
チ素子を制御すると共に、前記電圧保持素子の電圧と前
記バイアス電圧とを比較し、前記電圧保持素子の電圧が
高い場合に該電圧保持素子が放電状態となるように前記
放電スイッチ素子を制御するように、前記比較回路の入
出力状態を切り換える切換回路と、 前記リセット信号が所定時間以上継続した場合、前記比
較回路が、前記電圧保持素子が非放電状態となるように
前記放電スイッチ素子を制御すると共に、前記電圧保持
素子の電圧と前記バイアス電圧とを比較し、前記電圧保
持素子の電圧が低い場合に該電圧保持素子が充電状態と
なるように前記充電スイッチ素子を制御するように、前
記比較回路の入出力状態を切り換える基準保持回路とを
備えていることを特徴とするピークホールド回路。4. A voltage holding element for holding an applied voltage.
And a charge switch element for controlling a charge state of the voltage holding element
A bias circuit that applies a bias voltage to an input signal; and a voltage of the voltage holding element and the bias voltage are applied.
Compared with the input signal, and the voltage of the voltage holding element is low.
Charging the battery so that the voltage holding element is in a charged state.
And a comparison circuit for controlling the switch element,
A peak hole that outputs a holding voltage of the voltage holding element.
In de circuit, the discharge switch element for controlling the discharge state of the voltage storage element
And when a reset signal is input, the comparison circuit
The charging switch is set so that the voltage holding element is not charged.
Control the switching element and adjust the voltage of the
The bias voltage is compared with the bias voltage, and the voltage of the voltage holding element is
When the voltage is high, the voltage holding element is discharged.
The input of the comparison circuit is controlled so as to control the discharge switch element.
A switching circuit for switching an output state, and when the reset signal continues for a predetermined time or more, the comparison circuit controls the discharge switch element so that the voltage holding element is in a non-discharge state; A voltage is compared with the bias voltage, and an input / output state of the comparison circuit is switched so as to control the charge switch element such that the voltage holding element is charged when the voltage of the voltage holding element is low. peak hold circuit, characterized in that and a reference holding circuit.
と、 該電圧保持素子の放電状態を制御する放電スイッチ素子
と、 入力信号にバイアス電圧を加えるバイアス回路と、 前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が高い
場合に該電圧保持素子が放電状態となるように前記放電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、 前記電圧保持素子の充電状態を制御する充電スイッチ素
子と、 リセット信号が入力された時に、前記比較回路が、前記
電圧保持素子が非放電状態となるように前記放電スイッ
チ素子を制御すると共に、前記電圧保持素子の電圧と前
記バイアス電圧とを比較し、前記電圧保持素子の電圧が
低い場合に該電圧保持素子が充電状態となるように前記
充電スイッチ素子を制御するように、前記比較回路の入
出力状態を切り換える切換回路と、 前記電圧保持素子の放電状態を停止した後、該電圧保持
素子が充電状態となるように、前記充電スイッチ素子と
前記放電スイッチ素子との動作タイミングを設定する動
作タイミング設定手段と を備えていることを特徴とする
ピークホールド回路。 5. A voltage holding element for holding an applied voltage, a discharge switch element for controlling a discharge state of the voltage holding element, a bias circuit for applying a bias voltage to an input signal, and a voltage of the voltage holding element. A comparison circuit that compares the input signal to which the bias voltage has been applied, and controls the discharge switch element so that the voltage holding element is discharged when the voltage of the voltage holding element is high. ,
In a peak hold circuit that outputs a holding voltage of the voltage holding element, a charge switch element that controls a state of charge of the voltage holding element; and when a reset signal is input, the comparison circuit determines whether the voltage holding element is non-connected. Controlling the discharge switch element to be in a discharge state, comparing the voltage of the voltage holding element with the bias voltage, and setting the voltage holding element to be in a charged state when the voltage of the voltage holding element is low. wherein to control the charging switch element, a switching circuit for switching the output state of the comparator circuit, after stopping the discharge state of the voltage holding elements, said voltage holding
The charging switch element and the
Operation for setting operation timing with the discharge switch element
A peak hold circuit comprising: a timing setting means .
チ素子とを介して前記電圧保持素子への充放電がなされ
ない状態の時に、前記比較回路の入力状態を切り換える
切換タイミング設定手段を備えていることを特徴とする
請求項５記載のピークホールド回路。 Wherein said and said charge switch device discharge switch
Charging and discharging of the voltage holding element through the switching element.
Switch the input state of the comparison circuit when there is no state
6. The peak hold circuit according to claim 5, further comprising switching timing setting means.
と、 該電圧保持素子の放電状態を制御する放電スイッチ素子
と、 入力信号にバイアス電圧を加えるバイアス回路と、 前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が高い
場合に該電圧保持素子が放電状態となるように前記放電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、 前記電圧保持素子の充電状態を制御する充電スイッチ素
子と、 リセット信号が入力された時に、前記比較回路が、前記
電圧保持素子が非放電 状態となるように前記放電スイッ
チ素子を制御すると共に、前記電圧保持素子の電圧と前
記バイアス電圧とを比較し、前記電圧保持素子の電圧が
低い場合に該電圧保持素子が充電状態となるように前記
充電スイッチ素子を制御するように、前記比較回路の入
出力状態を切り換える切換回路と、 前記充電スイッチ素子と前記放電スイッチ素子とを介し
て前記電圧保持素子への充放電がなされない状態の時
に、前記比較回路の入力状態を切り換える切換タイミン
グ設定手段とを備えていることを特徴とするピークホー
ルド回路。 7. A voltage holding element for holding an applied voltage.
And a discharge switch element for controlling a discharge state of the voltage holding element
A bias circuit that applies a bias voltage to an input signal; and a voltage of the voltage holding element and the bias voltage are applied.
Compared with the input signal, and the voltage of the voltage holding element is higher.
The discharge so that the voltage holding element is in a discharge state.
And a comparison circuit for controlling the switch element,
A peak hole that outputs a holding voltage of the voltage holding element.
A charge switch element for controlling a charge state of the voltage holding element in the charge circuit.
And when a reset signal is input, the comparison circuit
The discharge switch is set so that the voltage holding element is not discharged.
Control the switching element and adjust the voltage of the
The bias voltage is compared with the bias voltage, and the voltage of the voltage holding element is
When the voltage is low, the voltage holding element is in a charged state.
The input of the comparison circuit is controlled so as to control the charge switch element.
A switching circuit for switching the output state, the via the charging switch element and the discharge switching element when the charging and discharging is not performed state to the voltage storage element, and a switching timing setting means for switching the input state of the comparator circuit A peak hold circuit, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04482798A JP3256482B2 (en) | 1998-02-26 | 1998-02-26 | Peak hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04482798A JP3256482B2 (en) | 1998-02-26 | 1998-02-26 | Peak hold circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11242059A JPH11242059A (en) | 1999-09-07 |
| JP3256482B2 true JP3256482B2 (en) | 2002-02-12 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|---|---|---|
| JP6223805B2 (en) * | 2013-12-12 | 2017-11-01 | 新電元工業株式会社 | Peak hold circuit and peak hold method |
-
1998
- 1998-02-26 JP JP04482798A patent/JP3256482B2/en not_active Expired - Fee Related
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| JPH11242059A (en) | 1999-09-07 |
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