JP3862002B2

JP3862002B2 - Sample hold circuit

Info

Publication number: JP3862002B2
Application number: JP2002085030A
Authority: JP
Inventors: 一正大西
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2006-12-27
Anticipated expiration: 2022-03-26
Also published as: JP2003281898A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力電圧を所定タイミングでサンプリングし、そのサンプリング電圧をホールド出力するサンプルホールド回路に関するものである。
【０００２】
【従来の技術】
図２はサンプルホールド回路の一従来例を示す回路図である。図２（ａ）に示すサンプルホールド回路２ａは、電界効果トランジスタで構成されたメインスイッチＳＷ１と、出力電圧保持用のホールドコンデンサＣ１と、を有して成り、メインスイッチＳＷ１のオン／オフに応じてホールドコンデンサＣ１の充放電を切り換えることで、メインスイッチＳＷ１のソースに印加された入力電圧Ｖｉのサンプリングとホールド出力を交互に行う構成である。なお、メインスイッチＳＷ１のオン／オフは、ゲートへのサンプリングパルスＶｓによって制御される。
【０００３】
例えば、サンプリングパルスＶｓがハイレベルのとき、メインスイッチＳＷ１がオンとなって、ホールドコンデンサＣ１の充電（サンプリング）が行われ、サンプリングパルスＶｓがローレベルのとき、メインスイッチＳＷ１がオフとなって、ホールドコンデンサＣ１の放電（ホールド出力）が行われる。
【０００４】
上記構成から成るサンプルホールド回路２ａでは、その動作が入力電圧Ｖｉのサンプリングからホールド出力に切り換わる際、すなわち、メインスイッチＳＷ１がオンからオフに変遷する際、該メインスイッチＳＷ１のソース及びドレインとゲートとの間に付随した寄生容量ＰＣ１、ＰＣ２で電荷の充放電が生じる。このとき、ソース側の寄生容量ＰＣ１で充放電される電荷は、ローインピーダンスな経路ｅｓ１を介して入力端子との間で流出入するため、出力電圧Ｖｏには影響を及ぼさないが、ドレイン側の寄生容量ＰＣ２で充放電される電荷は、経路ｅｄ１を介してホールドコンデンサＣ１との間で流出入するため、その分だけホールド出力時の出力電圧Ｖｏがオフセット（以下、ホールドオフセットと呼ぶ）してしまう。
【０００５】
このようなホールドオフセットを解消する手段として、図２（ｂ）に示すサンプルホールド回路２ｂでは、メインスイッチＳＷ１とホールドコンデンサＣ１との間に、ダミースイッチＳＷ２が設けられている。なお、ダミースイッチＳＷ２は、メインスイッチＳＷ１と同チャネルの電界効果トランジスタから構成されているが、そのサイズ（Ｗ／Ｌ［Width/Length］比）は、メインスイッチＳＷ１の半分程度とされており、ソースとドレインは短絡されている。また、ダミースイッチＳＷ２のオン／オフは、ゲートに入力されるインバータＩＮＶ１の出力信号（サンプリングパルスＶｓの反転信号）によって制御されており、メインスイッチＳＷ１とは逆動作とされている。
【０００６】
【発明が解決しようとする課題】
確かに、上記構成から成るサンプルホールド回路２ｂであれば、メインスイッチＳＷ１のドレイン側の寄生容量ＰＣ２で充放電される電荷が、ダミースイッチＳＷ２のソース側及びドレイン側の寄生容量ＰＣ３、ＰＣ４で放充電される電荷により一部キャンセルされて、ホールドコンデンサＣ１に影響を及ぼしにくくなるので、該電荷によるホールドオフセットを数［ｍＶ］程度までは低減することができる。
【０００７】
しかしながら、上記構成から成るサンプルホールド回路２ｂのダミースイッチＳＷ２は、あくまでドレイン側の寄生容量ＰＣ２で充放電される電荷の相殺のみを目的として設けられており、ソース側の寄生容量ＰＣ１で充放電される電荷については、ローインピーダンスな経路ｅｓ１を介して入力端子との間で流出入するものとして、何ら考慮されていなかった。そのため、図２（ｃ）に示すサンプルホールド回路２ｃのように、メインスイッチＳＷ１のソース側にインピーダンス成分Ｒ１（静電破壊防止抵抗など）が接続された場合には、次のような課題があり、ホールドオフセットの値をさらに低減（例えば、１［ｍＶ］以下）することが難しかった。
【０００８】
上記構成から成るサンプルホールド回路２ｃ（２ａ、２ｂも同様）において、メインスイッチＳＷ１には、オンからオフへの変遷時に、短いながらも抵抗として働く遷移導通期間（ゲートに入力されるサンプリングパルスＶｓがスレッショルド電圧を横切るまでの期間）が存在する。一方、メインスイッチＳＷ１のソースには、インピーダンス成分Ｒ１が接続されており、入力端子に至る経路ｅｓ１は、もはやローインピーダンスではなくなっている。
【０００９】
そのため、上記構成から成るサンプルホールド回路２ｃでは、メインスイッチＳＷ１の遷移導通期間に、ソース側の寄生容量ＰＣ１で充放電される電荷の一部が、メインスイッチＳＷ１を通る経路ｅｓ２を介して、ダミースイッチＳＷ２との間で流出入していた。一方、ドレイン側の寄生容量ＰＣ２で充放電される電荷は、前記遷移導通期間でも、よりローインピーダンスな経路ｅｄ１を介して、ダミースイッチＳＷ２との間で流出入していた。
【００１０】
このように、上記構成から成るサンプルホールド回路２ｃでは、メインスイッチＳＷ１のドレイン側の寄生容量ＰＣ２で充放電される電荷だけでなく、ソース側の寄生容量ＰＣ１で充放電される電荷の一部までもが、ダミースイッチＳＷ２との間で流出入しており、この余剰分だけ余分にホールドオフセットが生じていた。特に、サンプルホールド回路の後段に高ゲインのアンプ回路が接続されている場合には、このホールドオフセットが問題となることが多かった。
【００１１】
なお、例えば、ダミースイッチＳＷ２のサイズ調整等によって、該余剰分によるホールドオフセットのみを低減しようとすると、ＩＣに形成される素子の絶対的精度がとれないことに起因して、ホールドオフセットが新たに生じるおそれがあり、課題の解決手段としては不適当であった。
【００１２】
本発明は、上記の問題点に鑑み、従来に比べてホールドオフセットを低減することが可能なサンプルホールド回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係るサンプルホールド回路は、電界効果トランジスタで構成されたスイッチと、出力電圧保持用のホールドコンデンサと、前記スイッチと前記ホールドコンデンサとの間に接続されたダミースイッチと、を有して成り、前記スイッチのオン／オフに応じて前記ホールドコンデンサの充放電を切り換えることで、前記スイッチの入力側に印加された入力電圧のサンプリングとホールド出力を交互に行うサンプルホールド回路において、前記スイッチの入力側に接続されたインピーダンス成分と同値、或いはほぼ同値のインピーダンス成分を、前記スイッチの出力側にも接続した構成としている。
【００１４】
【発明の実施の形態】
図１は本発明に係るサンプルホールド回路の一実施形態を示す回路図である。本実施形態のサンプルホールド回路１において、入力電圧Ｖｉが印加される入力端子は、インピーダンス成分Ｒ１（静電破壊防止抵抗など）を介して、電界効果トランジスタ（ＭＯＳＦＥＴなど）で構成されたメインスイッチＳＷ１のソース（入力側）に接続されている。メインスイッチＳＷ１のドレイン（出力側）は、後ほど詳細に説明するマッチング抵抗Ｒ２を介して、メインスイッチＳＷ１と同チャネルの電界効果トランジスタで構成されたダミースイッチＳＷ２のソースに接続されている。
【００１５】
ダミースイッチのドレインは、ホールドコンデンサＣ１を介してグランドに接続される一方、出力電圧Ｖｏを所定ゲインで増幅出力するアンプ回路ＡＭＰ１の入力端子にも接続されている。また、ダミースイッチＳＷ２のソースとドレインは短絡されている。サンプリングパルスＶｓが印加される制御端子は、メインスイッチＳＷ１のゲートに接続される一方、インバータＩＮＶ１を介してダミースイッチのゲートにも接続されている。つまり、メインスイッチＳＷ１とダミースイッチＳＷ２のオン／オフは、互いに逆動作とされている。
【００１６】
なお、ダミースイッチＳＷ２のサイズ（Ｗ／Ｌ比）は、メインスイッチＳＷ１の半分程度（例えば、メインスイッチＳＷ１［W=80um、L=0.6um］に対してダミースイッチＳＷ２［W=40um、L=0.6um］）とされている。
【００１７】
上記構成から成るサンプルホールド回路１であれば、メインスイッチＳＷ１のオン／オフに応じてホールドコンデンサＣ１の充放電を切り換えることで、メインスイッチＳＷ１のソースに印加された入力電圧Ｖｉのサンプリングとホールド出力を交互に行うことができる。また、メインスイッチＳＷ１がオンからオフへ変遷するに際して、メインスイッチＳＷ１のドレイン側の寄生容量ＰＣ２で充放電される電荷が、ダミースイッチＳＷ２のソース側及びドレイン側の寄生容量ＰＣ３、ＰＣ４で充放電される電荷によりキャンセルされ、ホールドコンデンサＣ１に影響を及ぼしにくくなるので、該電荷によるホールドオフセットを低減することができる。
【００１８】
そして、本実施形態のサンプルホールド回路１は、メインスイッチＳＷ１のソースに接続されたインピーダンス成分Ｒ１と同値、或いはほぼ同値のマッチング抵抗Ｒ２（例えば、インピーダンス成分Ｒ１［100Ω］に対してマッチング抵抗Ｒ２［100Ω］）を、メインスイッチＳＷ１のドレインとダミースイッチＳＷ２のソースとの間にも接続した点に特徴を有している。
【００１９】
このようなマッチング抵抗Ｒ２を接続することにより、メインスイッチＳＷ１のドレインからダミースイッチＳＷ２に至る経路ｅｄ１は、所定のインピーダンスを有することになる。そのため、メインスイッチＳＷ１がオンからオフへ変遷するに際して、該メインスイッチＳＷ１が抵抗として働く遷移導通期間には、ドレイン側の寄生容量ＰＣ２で充放電された電荷の一部が、メインスイッチＳＷ１を通る経路ｅｄ２を介して、入力端子との間でも流出入することになる。
【００２０】
ここで、メインスイッチＳＷ１のドレインからダミースイッチＳＷ２に至る経路ｅｄ１は、メインスイッチＳＷ１のソースから入力端子に至る経路ｅｓ１と同値或いはほぼ同値のインピーダンスを有するため、例えば寄生容量の放電に着目した場合、ドレイン側の寄生容量ＰＣ２から経路ｅｄ２を介して入力端子側に流出する電荷は、ソース側の寄生容量ＰＣ１から経路ｅｓ２を介してダミースイッチＳＷ２側に流入する電荷と同量、或いはほぼ同量となる。
【００２１】
従って、経路ｅｓ２を介してダミースイッチＳＷ２側に流入する電荷量は、経路ｅｄ２を介して入力端子側に流出する電荷量によって相殺されることになるので、ソース側の寄生容量ＰＣ１に蓄積された電荷の一部がダミースイッチＳＷ２側に余剰流入することで生じていた従来のホールドオフセットを低減することが可能となる。特に、サンプルホールド回路１の後段に接続されるアンプ回路ＡＭＰ１が高ゲインである場合には、本発明が有効である。
【００２２】
なお、マッチング抵抗Ｒ２がインピーダンス成分Ｒ１に比べて小さ過ぎると、上記効果を十分に得ることができず、逆に大き過ぎると、ドレイン側の寄生容量ＰＣ２から経路ｅｄ２を介して入力端子側に流出する電荷が、ソース側の寄生容量ＰＣ１から経路ｅｓ２を介してダミースイッチＳＷ２側に流入する電荷より大きくなり、新たなホールドオフセットを招いてしまう。そのため、マッチング抵抗Ｒ２は、本実施形態で示したように、メインスイッチＳＷ１のソースに接続されるインピーダンス成分Ｒ１と同値、或いはほぼ同値とすることが望ましい。
【００２３】
また、上記実施形態では、メインスイッチＳＷ１及びダミースイッチＳＷ２として、単体の電界効果トランジスタを用いた場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせたアナログスイッチによる構成としても構わない。
【００２４】
【発明の効果】
上記で説明したように、本発明に係るサンプルホールド回路は、電界効果トランジスタで構成されたスイッチと、出力電圧保持用のホールドコンデンサと、スイッチとホールドコンデンサとの間に接続されたダミースイッチと、を有して成り、スイッチのオン／オフに応じてホールドコンデンサの充放電を切り換えることで、スイッチの入力側に印加された入力電圧のサンプリングとホールド出力を交互に行うサンプルホールド回路において、スイッチの入力側に接続されたインピーダンス成分と同値、或いはほぼ同値のインピーダンス成分を、スイッチの出力側にも接続した構成としている。
【００２５】
このような構成とすることにより、スイッチがオンからオフへ変遷するに際して、該スイッチが抵抗として働く遷移導通期間に、ソース側の寄生容量で充放電された電荷の一部が、該スイッチを介してホールドコンデンサとの間で流出入することにより生じていた従来のホールドオフセットを低減することができる。
【図面の簡単な説明】
【図１】本発明に係るサンプルホールド回路の一実施形態を示す回路図である。
【図２】サンプルホールド回路の一従来例を示す回路図である。
【符号の説明】
１サンプルホールド回路
ＳＷ１メインスイッチ
ＳＷ２ダミースイッチ
Ｃ１ホールドコンデンサ
ＩＮＶ１インバータ
ＰＣ１、ＰＣ２、ＰＣ３、ＰＣ４寄生容量
Ｒ１インピーダンス成分
Ｒ２マッチング抵抗
ＡＭＰ１アンプ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sample and hold circuit that samples an input voltage at a predetermined timing and holds and outputs the sampling voltage.
[0002]
[Prior art]
FIG. 2 is a circuit diagram showing a conventional example of a sample and hold circuit. The sample hold circuit 2a shown in FIG. 2 (a) includes a main switch SW1 composed of a field effect transistor and a hold capacitor C1 for holding an output voltage, and responds to on / off of the main switch SW1. By switching charging / discharging of the hold capacitor C1, the sampling of the input voltage Vi applied to the source of the main switch SW1 and the hold output are alternately performed. Note that on / off of the main switch SW1 is controlled by a sampling pulse Vs to the gate.
[0003]
For example, when the sampling pulse Vs is at a high level, the main switch SW1 is turned on and charging (sampling) of the hold capacitor C1 is performed. When the sampling pulse Vs is at a low level, the main switch SW1 is turned off, The hold capacitor C1 is discharged (hold output).
[0004]
In the sample hold circuit 2a configured as described above, when the operation is switched from the sampling of the input voltage Vi to the hold output, that is, when the main switch SW1 changes from on to off, the source, drain and gate of the main switch SW1 Charges and discharges of charges occur in the parasitic capacitances PC1 and PC2 associated therewith. At this time, since the charge charged / discharged by the parasitic capacitance PC1 on the source side flows into and out of the input terminal through the low impedance path es1, it does not affect the output voltage Vo, Since the charge charged / discharged by the parasitic capacitance PC2 flows into and out of the hold capacitor C1 via the path ed1, the output voltage Vo at the hold output is offset by that amount (hereinafter referred to as hold offset). End up.
[0005]
As means for eliminating such a hold offset, in the sample hold circuit 2b shown in FIG. 2B, a dummy switch SW2 is provided between the main switch SW1 and the hold capacitor C1. The dummy switch SW2 is composed of a field effect transistor of the same channel as the main switch SW1, but its size (W / L [Width / Length] ratio) is about half that of the main switch SW1, The source and drain are shorted. On / off of the dummy switch SW2 is controlled by an output signal (inverted signal of the sampling pulse Vs) of the inverter INV1 input to the gate, and is reverse to the operation of the main switch SW1.
[0006]
[Problems to be solved by the invention]
Certainly, in the sample-and-hold circuit 2b having the above configuration, the charge charged / discharged by the parasitic capacitance PC2 on the drain side of the main switch SW1 is released by the parasitic capacitances PC3 and PC4 on the source side and drain side of the dummy switch SW2. Since the charge is partially canceled by the charged electric charge and hardly affects the hold capacitor C1, the hold offset due to the electric charge can be reduced to about several [mV].
[0007]
However, the dummy switch SW2 of the sample-and-hold circuit 2b having the above-described configuration is provided only for the purpose of canceling charges charged / discharged by the drain-side parasitic capacitor PC2, and is charged / discharged by the source-side parasitic capacitor PC1. As for the electric charge that flows into and out of the input terminal via the low impedance path es1, no consideration was made. For this reason, when an impedance component R1 (such as an electrostatic breakdown preventing resistor) is connected to the source side of the main switch SW1 as in the sample and hold circuit 2c shown in FIG. It was difficult to further reduce the hold offset value (for example, 1 [mV] or less).
[0008]
In the sample and hold circuit 2c (2a and 2b) having the above-described configuration, the main switch SW1 has a short transition conduction period (a sampling pulse Vs input to the gate is applied to the gate) that acts as a resistor when transitioning from on to off. There is a period of time until the threshold voltage is crossed. On the other hand, the impedance component R1 is connected to the source of the main switch SW1, and the path es1 reaching the input terminal is no longer low impedance.
[0009]
Therefore, in the sample-and-hold circuit 2c having the above configuration, a part of the charge charged / discharged by the source side parasitic capacitor PC1 during the transition conduction period of the main switch SW1 is dummy via the path es2 passing through the main switch SW1. It was flowing into and out of the switch SW2. On the other hand, the charge charged / discharged by the drain side parasitic capacitance PC2 flows into and out of the dummy switch SW2 through the lower impedance path ed1 even in the transition conduction period.
[0010]
Thus, in the sample hold circuit 2c having the above-described configuration, not only the charge charged / discharged by the parasitic capacitance PC2 on the drain side of the main switch SW1, but also a part of the charge charged / discharged by the parasitic capacitance PC1 on the source side. However, there was an extra hold offset for this surplus. In particular, when a high gain amplifier circuit is connected after the sample and hold circuit, this hold offset often becomes a problem.
[0011]
For example, if only the hold offset due to the surplus is reduced by adjusting the size of the dummy switch SW2, the hold offset is newly increased because the absolute accuracy of the element formed in the IC cannot be obtained. It may occur, and is not suitable as a solution to the problem.
[0012]
In view of the above problems, an object of the present invention is to provide a sample-and-hold circuit capable of reducing a hold offset as compared with the conventional one.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a sample and hold circuit according to the present invention is connected to a switch composed of a field effect transistor, a hold capacitor for holding an output voltage, and the switch and the hold capacitor. And switching the charge and discharge of the hold capacitor according to on / off of the switch, thereby alternately sampling and holding the input voltage applied to the input side of the switch. In the sample and hold circuit, an impedance component having the same or almost the same value as the impedance component connected to the input side of the switch is connected to the output side of the switch.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing an embodiment of a sample and hold circuit according to the present invention. In the sample and hold circuit 1 of the present embodiment, the input terminal to which the input voltage Vi is applied is the main switch SW1 configured by a field effect transistor (such as a MOSFET) via an impedance component R1 (such as an electrostatic breakdown preventing resistor). Connected to the source (input side). The drain (output side) of the main switch SW1 is connected to the source of a dummy switch SW2 composed of a field effect transistor having the same channel as that of the main switch SW1 through a matching resistor R2, which will be described in detail later.
[0015]
The drain of the dummy switch is connected to the ground via the hold capacitor C1, and is also connected to the input terminal of the amplifier circuit AMP1 that amplifies and outputs the output voltage Vo with a predetermined gain. The source and drain of the dummy switch SW2 are short-circuited. The control terminal to which the sampling pulse Vs is applied is connected to the gate of the main switch SW1, and is also connected to the gate of the dummy switch via the inverter INV1. That is, the main switch SW1 and the dummy switch SW2 are turned on / off in opposite directions.
[0016]
The size (W / L ratio) of the dummy switch SW2 is about half that of the main switch SW1 (for example, the dummy switch SW2 [W = 40um, L = 0.6um]).
[0017]
In the sample hold circuit 1 having the above-described configuration, the sampling and hold output of the input voltage Vi applied to the source of the main switch SW1 is performed by switching charging / discharging of the hold capacitor C1 in accordance with on / off of the main switch SW1. Can be performed alternately. Further, when the main switch SW1 changes from on to off, the charge charged / discharged by the parasitic capacitance PC2 on the drain side of the main switch SW1 is charged / discharged by the parasitic capacitances PC3, PC4 on the source side and drain side of the dummy switch SW2. Since it is canceled by the charged electric charge and hardly affects the hold capacitor C1, the hold offset due to the electric charge can be reduced.
[0018]
The sample-and-hold circuit 1 of the present embodiment has a matching resistor R2 [for example, an impedance component R1 [100Ω] with a matching resistance R2 [100Ω] equal to or substantially the same as the impedance component R1 connected to the source of the main switch SW1. 100Ω]) is also connected between the drain of the main switch SW1 and the source of the dummy switch SW2.
[0019]
By connecting such a matching resistor R2, the path ed1 from the drain of the main switch SW1 to the dummy switch SW2 has a predetermined impedance. Therefore, when the main switch SW1 changes from on to off, during the transition conduction period in which the main switch SW1 functions as a resistor, a part of the charge charged / discharged by the drain side parasitic capacitor PC2 passes through the main switch SW1. It also flows in and out of the input terminal via the route ed2.
[0020]
Here, the path ed1 from the drain of the main switch SW1 to the dummy switch SW2 has the same or almost the same impedance as the path es1 from the source of the main switch SW1 to the input terminal. The charge flowing out from the drain side parasitic capacitance PC2 to the input terminal side via the path ed2 is the same amount or almost the same amount as the charge flowing from the source side parasitic capacitance PC1 to the dummy switch SW2 side via the path es2. It becomes.
[0021]
Accordingly, the amount of charge flowing into the dummy switch SW2 via the path es2 is canceled out by the amount of charge flowing out to the input terminal via the path ed2, and thus accumulated in the parasitic capacitance PC1 on the source side. It is possible to reduce a conventional hold offset that has occurred due to a part of the charge surplus flowing into the dummy switch SW2. In particular, the present invention is effective when the amplifier circuit AMP1 connected to the subsequent stage of the sample hold circuit 1 has a high gain.
[0022]
Note that if the matching resistor R2 is too small compared to the impedance component R1, the above effect cannot be obtained sufficiently. If the matching resistor R2 is too large, it flows out from the drain side parasitic capacitance PC2 to the input terminal side via the path ed2. The charge to be larger than the charge flowing from the source side parasitic capacitance PC1 to the dummy switch SW2 via the path es2 causes a new hold offset. Therefore, it is desirable that the matching resistor R2 has the same value or almost the same value as the impedance component R1 connected to the source of the main switch SW1, as shown in the present embodiment.
[0023]
In the above embodiment, the case where a single field effect transistor is used as the main switch SW1 and the dummy switch SW2 has been described as an example. However, the configuration of the present invention is not limited to this, An analog switch combining a PMOS transistor and an NMOS transistor may be used.
[0024]
【The invention's effect】
As described above, the sample and hold circuit according to the present invention includes a switch composed of a field effect transistor, a hold capacitor for holding an output voltage, a dummy switch connected between the switch and the hold capacitor, In a sample and hold circuit that alternately performs sampling of the input voltage applied to the input side of the switch and hold output by switching charging / discharging of the hold capacitor according to on / off of the switch. An impedance component having the same or almost the same value as the impedance component connected to the input side is also connected to the output side of the switch.
[0025]
With such a configuration, when the switch changes from on to off, a part of the charge charged and discharged by the parasitic capacitance on the source side is passed through the switch during the transition conduction period in which the switch acts as a resistor. Thus, it is possible to reduce the conventional hold offset that has been caused by flowing into and out of the hold capacitor.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of a sample and hold circuit according to the present invention.
FIG. 2 is a circuit diagram showing a conventional example of a sample hold circuit.
[Explanation of symbols]
1 Sample hold circuit SW1 Main switch SW2 Dummy switch C1 Hold capacitor INV1 Inverters PC1, PC2, PC3, PC4 Parasitic capacitance R1 Impedance component R2 Matching resistor AMP1 Amplifier circuit

Claims

An input terminal to which an input voltage is applied; an output terminal from which an output voltage is drawn; an electrostatic breakdown prevention resistor having one end connected to the input terminal; and an input end connected to the other end of the electrostatic breakdown prevention resistor A main switch composed of a field effect transistor ; a hold capacitor having one end connected to the output terminal and the other end grounded ; and connected between an output end of the main switch and one end of the hold capacitor It is composed of a field effect transistor, its size is about half that of the main switch, its input terminal and output terminal are short-circuited, and its on / off operation is the reverse operation of the main switch. have a dummy switch; become a, by switching the charging and discharging of the hold capacitor in response to the on / off the main switch, the input A sample and hold circuit that performs the sampling and hold output pressure alternately between the input end of said dummy switch an output terminal of the main switch, the electrostatic breakdown preventing resistor equivalent to or substantially equivalent resistance value A sample-and-hold circuit characterized by connecting a matching resistor .