JP3250518B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP3250518B2
JP3250518B2 JP10443998A JP10443998A JP3250518B2 JP 3250518 B2 JP3250518 B2 JP 3250518B2 JP 10443998 A JP10443998 A JP 10443998A JP 10443998 A JP10443998 A JP 10443998A JP 3250518 B2 JP3250518 B2 JP 3250518B2
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    • Y02P60/21Dinitrogen oxide [N2O], e.g. using aquaponics, hydroponics or efficiency measures

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に関し、特に詳しくは、低比誘電率を
もつ材料で形成された絶縁層間膜を有する半導体装置に
於て、配線層等を形成する際のエッチング処理後のフォ
トレジスト層の剥離処理に際して、当該絶縁層間膜の劣
化を防止した半導体装置及びその製造方法に関するもの
である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having an insulating interlayer formed of a material having a low dielectric constant. The present invention relates to a semiconductor device in which the insulating interlayer film is prevented from deteriorating during a peeling process of a photoresist layer after an etching process at the time of formation, and a method of manufacturing the same.

【0002】[0002]

【従来の技術】近年、LSIの信号処理の高速化の要求
は年々増加している。LSIの信号処理速度は、主にト
ランジスタ自体の動作速度及び配線での信号伝播遅延時
間の大小で決まってくる。従来、大きく影響を及ぼして
いたトランジスタの動作速度は、トランジスタのサイズ
を縮小化することで向上させてきた。しかし、設計ルー
ルが0.25ミクロンをきるLSIでは、後者の配線の
信号伝播遅延に関する影響が大きく現れはじめている。
特に配線層が4層を超える多層配線層を有するLSIデ
バイスにおいては、その影響は大きい。
2. Description of the Related Art In recent years, demands for high-speed LSI signal processing have been increasing year by year. The signal processing speed of the LSI is mainly determined by the operation speed of the transistor itself and the magnitude of the signal propagation delay time in the wiring. Conventionally, the operating speed of a transistor, which has had a great influence, has been improved by reducing the size of the transistor. However, in an LSI having a design rule of less than 0.25 μm, the influence of the latter wiring on signal propagation delay is beginning to appear significantly.
In particular, the effect is great in an LSI device having a multilayer wiring layer having more than four wiring layers.

【0003】そこで、配線の信号伝播遅延を改善する方
法として、従来のシリコン酸化膜による層間絶縁膜に代
わり、比誘電率の低い層間絶縁膜が検討されている。そ
の中で3.0 程度の比誘電率を得ることができるHSQお
よび有機SOGは完成度が高く量産化が期待されてい
る。まずはじめにHSQについて説明を行う。HSQは
シリコン酸化膜のSi−O結合の一部をSi―H結合で
置き換えた形の樹脂であり、基板上に塗布し加熱焼成す
ることで層間絶縁膜として使用する。
Therefore, as a method of improving the signal propagation delay of the wiring, an interlayer insulating film having a low relative dielectric constant has been studied instead of the conventional interlayer insulating film made of a silicon oxide film. Among them, HSQ and organic SOG, which can obtain a relative dielectric constant of about 3.0, are highly complete and are expected to be mass-produced. First, HSQ will be described. HSQ is a resin in which a part of the Si—O bond of the silicon oxide film is replaced with a Si—H bond, and is used as an interlayer insulating film by being applied on a substrate and baked under heating.

【0004】HSQはそのほとんどが従来のシリコン酸
化膜と同様のSi−O結合から形成されていることか
ら、500℃程度まで誘電率が低い状態で耐熱性を有し
ている。しかし、HSQ膜を層間絶縁膜に適用し、通常
のリソグラフィー法及びエッチング法により各種パター
ンを形成した場合、パターニングに使用したフォトレジ
ストを除去する工程で、HSQ膜が劣化し、タングステ
ン等のプラグ形成工程で、ヴィアが埋設されないポイズ
ンドヴィア等の問題が発生する。
Since most of HSQ is formed from Si—O bonds similar to a conventional silicon oxide film, HSQ has heat resistance at a low dielectric constant up to about 500 ° C. However, when the HSQ film is applied to the interlayer insulating film and various patterns are formed by a normal lithography method and an etching method, the HSQ film is deteriorated in a step of removing the photoresist used for the patterning, and a plug such as tungsten is formed. In the process, problems such as poisoned vias where vias are not buried occur.

【0005】これは、フォトレジスト剥離工程でHSQ
膜中の水成分が増加することに起因している。フォトレ
ジストの剥離工程は、通常、酸素プラズマ処理で殆どの
フォトレジストを剥離し、その後ウェット剥離液にてフ
ォトレジストの剥離残り及びエッチング残さを除去す
る。しかし、酸素プラズマ処置を実施すると、HSQ膜
中のSi−H結合が破壊され、容易にSi−OH結合に
変換形成されてしまう。さらに、その後のウェット剥離
液による処理工程において、ヒドロキシルアミンやエタ
ノールアミン等のアミン原子団が含有されたウェット剥
離液を使用すると、酸素プラズマ処理と同様に、HSQ
膜中のSi−H結合が殆ど破壊されSi−OH結合が形
成される。
[0005] This is because HSQ is used in the photoresist stripping step.
This is due to an increase in the water component in the film. In the photoresist stripping step, usually, most of the photoresist is stripped by oxygen plasma treatment, and then the photoresist stripping residue and etching residue are removed with a wet stripper. However, when the oxygen plasma treatment is performed, the Si—H bonds in the HSQ film are broken and easily converted to Si—OH bonds. Further, when a wet stripping solution containing an amine group such as hydroxylamine or ethanolamine is used in the subsequent processing step using a wet stripping solution, HSQ can be used similarly to the oxygen plasma treatment.
Almost all Si-H bonds in the film are broken, and Si-OH bonds are formed.

【0006】また、ウェット剥離液としてフッ化アンモ
ニウムが含有されたものを使用した場合、HSQ膜の劣
化とともにHSQ膜自体がエッチングされ、ヴィアホー
ル等の形状がボーイング形状になり、ヴィア間リークや
ショートの問題を引き起こす。さらにタングステン等の
金属の埋め込み不良を招く。また、次に有機SOGはS
i−CH3 結合をもつ膜で前記HSQと同様に酸素プラ
ズマによるアッシングに弱くSi−CH3 結合が容易に
Si−OHになってしまう。また酸化膜に比べ比較的ポ
ーラスなためフッ化アンモニウムに対しエッチング耐性
がない点もHSQと同様である。
When a wet-stripping liquid containing ammonium fluoride is used, the HSQ film itself is etched together with the deterioration of the HSQ film, and the shape of the via hole and the like becomes a bowing shape. Cause problems. In addition, poor filling of metal such as tungsten is caused. Next, organic SOG is S
i-CH 3 bond film weak Si-CH 3 bonds to ashing by oxygen plasma as in the HSQ having would easily become Si-OH. Also, it is similar to HSQ in that it is relatively porous compared to an oxide film and therefore has no etching resistance to ammonium fluoride.

【0007】図6に従来の方法により製造された半導体
装置の例を示し、その問題点を詳細に説明をする。ここ
ではHSQを用いた例を示す。つまり、基板1上にAl
等の金属による第1配線3と、第1層間絶縁膜としてシ
リコン酸化膜4を形成し、その後に第2層間絶縁膜5と
して塗布膜であるHSQ膜を形成する。その後、第3層
間絶縁膜6としてプラズマCVD法等を使用してシリコ
ン酸化膜を形成した半導体装置10の例を示す。
FIG. 6 shows an example of a semiconductor device manufactured by a conventional method, and its problems will be described in detail. Here, an example using HSQ is shown. That is, the Al on the substrate 1
A silicon oxide film 4 is formed as a first wiring 3 and a first interlayer insulating film, and then an HSQ film as a coating film is formed as a second interlayer insulating film 5. Thereafter, an example of a semiconductor device 10 in which a silicon oxide film is formed as a third interlayer insulating film 6 by using a plasma CVD method or the like will be described.

【0008】係る従来例に於て、パターンを周知のフォ
トリソグラフィー及びエッチングにより形成し、その
後、フォトレジストを酸素プラズマで剥離する工程にお
いて、HSQ膜5中Si−OH結合が形成され、当該H
SQ5の膜質が劣化する(図6(A))。さらにフォト
レジスト剥離残り及びエッチング残さを除去するため
に、アミン原子団を有するウェット剥離液、或いはフッ
化アンモニウムを含むウェット剥離液による処理を実施
すると、HSQ膜5中にSi−OH結合が形成される。
In the conventional example, a pattern is formed by well-known photolithography and etching, and then, in a step of removing the photoresist with oxygen plasma, a Si—OH bond is formed in the HSQ film 5 and the HSQ is formed.
The film quality of SQ5 is deteriorated (FIG. 6A). Further, when a treatment with a wet stripping solution containing an amine group or a wet stripping solution containing ammonium fluoride is performed to remove the photoresist stripping residue and the etching residue, Si—OH bonds are formed in the HSQ film 5. You.

【0009】また、特にフッ化アンモニウムが含有され
たウェット剥離液を使用すると、HSQ膜5がエッチン
グされ、図6(B)のようにボーイング形状となる。こ
れは、フッ化アンモニウムがシリコン酸化膜をエッチン
グするからであり、特にHSQ膜はCVD法等で形成し
た膜よりも、エッチングレートが非常に大きいからであ
る。
In particular, when a wet stripping solution containing ammonium fluoride is used, the HSQ film 5 is etched to have a bowing shape as shown in FIG. This is because ammonium fluoride etches the silicon oxide film, and in particular, the HSQ film has a much higher etching rate than a film formed by a CVD method or the like.

【0010】このようなボーイング形状になると、ヴィ
ア間リークやショートを引き起こすだけでなく、タング
ステン等の金属の埋め込み不良を招く。また、HSQ膜
5中にSi−OHが形成されることにより、HSQ膜の
比誘電率が上昇する。従って、比誘電率を低下させて半
導体装置を製造するには、問題で有った。尚、特開平1
−192137号公報には、SOG法を使用した絶縁層
間膜にヴィアホールを形成する際、フォトレジスト層を
剥離除去する際に当該絶縁層間膜が劣化する問題を解決
する為の技術思想は開示されていない。
[0010] Such a bowing shape not only causes a leak or short circuit between vias, but also causes a failure in embedding a metal such as tungsten. In addition, the formation of Si—OH in the HSQ film 5 increases the relative dielectric constant of the HSQ film. Therefore, there is a problem in manufacturing a semiconductor device by lowering the relative dielectric constant. Incidentally, Japanese Patent Application Laid-Open
Japanese Patent Application Laid-Open No. 192137 discloses a technical idea for solving the problem that the insulating interlayer film is deteriorated when a photoresist layer is peeled off when forming a via hole in the insulating interlayer film using the SOG method. Not.

【0011】又、特開平1−191450号公報には、
絶縁層間膜にエッチングによって開口部を形成した後、
当該開口部に対してコリン液による処理と酸素プラズマ
処理を行う事により、金属電極部の抵抗値の変化を防止
する技術が開示されているが、低誘電率材料であるHS
Q及び有機SOGを絶縁層間膜に使用した場合の当該絶
縁層間膜の劣化を防止する技術に関しては開示がない。
Japanese Patent Application Laid-Open No. 1-1191450 discloses that
After forming an opening in the insulating interlayer film by etching,
A technique for preventing a change in the resistance value of the metal electrode portion by performing a treatment with a choline solution and an oxygen plasma treatment on the opening is disclosed.
There is no disclosure of a technique for preventing deterioration of the insulating interlayer when Q and organic SOG are used for the insulating interlayer.

【0012】一方、特開平4−262531号公報及び
特開平4−263428号公報には、絶縁層間膜の耐ア
ッシング性向上を目的として、絶縁層間膜にコンタクト
ホールを形成した後、当該コンタクトホール内に酸素プ
ラズマを適用して無機化処理を行う方法が示されている
が、上記と同様に低誘電率材料であるHSQ及び有機S
OGを絶縁層間膜に使用した場合の当該絶縁層間膜の劣
化を防止する技術に関しては開示がない。
On the other hand, Japanese Patent Application Laid-Open Nos. Hei 4-262431 and Hei 4-263428 disclose that a contact hole is formed in an insulating interlayer film after the contact hole is formed in order to improve the ashing resistance of the insulating interlayer film. A method of performing an inorganic treatment by applying oxygen plasma to the material is shown, but HSQ and organic S which are low dielectric constant materials are
There is no disclosure of a technique for preventing deterioration of the insulating interlayer film when OG is used for the insulating interlayer film.

【0013】又、特開平5−114656号公報には、
絶縁層間膜に設けたヴィアホール内の金属電極のコンタ
クト性を向上すると共に、当該ヴィアホールの側壁部か
ら発生する脱ガスを抑制する事を目的として、当該ヴィ
アホール内をプラズマ処理する技術が開示されている
が、上記と同様に低誘電率材料であるHSQ及び有機S
OGを絶縁層間膜に使用した場合の当該絶縁層間膜の劣
化を防止する技術に関しては開示がない。
Japanese Patent Application Laid-Open No. 5-114656 discloses that
Disclosed is a technique for plasma-treating the inside of the via hole for the purpose of improving the contact property of the metal electrode in the via hole provided in the insulating interlayer film and suppressing outgassing generated from the side wall of the via hole. HSQ and organic S which are low dielectric constant materials
There is no disclosure of a technique for preventing deterioration of the insulating interlayer film when OG is used for the insulating interlayer film.

【0014】[0014]

【発明が解決しようとする課題】従って、本発明の目的
は、前記で記述した課題を解決することである。つま
り、各種パターン形成に使用したフォトレジストを酸素
プラズマ処理で除去する際、及びエッチング残さを除去
する際に使用するウェット剥離液で、HSQ膜および有
機SOGが劣化、及びそれらの膜自体がエッチングされ
ないようにすることによって、比誘電率の低い絶縁層間
膜を持った半導体装置を製造する技術を提供するもので
ある。
SUMMARY OF THE INVENTION It is therefore an object of the present invention to solve the above-mentioned problems. That is, the HSQ film and the organic SOG are deteriorated by the wet stripping solution used when the photoresist used for forming the various patterns is removed by the oxygen plasma treatment and when the etching residue is removed, and the films themselves are not etched. By doing so, a technique for manufacturing a semiconductor device having an insulating interlayer film having a low relative dielectric constant is provided.

【0015】[0015]

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第1の態様として
は、基板上に形成されている低比誘電率を呈する材料で
構成されている層間絶縁膜間に設けられている開口部内
に、一端部が当該基板に接する配線部と当該配線部の他
端部上に配置せしめられている金属層からなるビア部と
が形成されている半導体装置であって、当該開口部に於
ける少なくとも該ビア部に接する当該層間絶縁膜の内壁
部表面に水素プラズマで形成されている半導体装置であ
り、又本発明に係る第2の態様としては、基板上に形成
されている低比誘電率を呈する材料で構成されている層
間絶縁膜間に設けられている開口部を有する溝部内に、
一端部が当該基板に接する配線部が埋め込まれており、
且つ当該溝部内に於ける当該配線部と接触する内壁部の
表面部に水素プラズマで形成された保護膜が形成されて
いる半導体装置である。
The present invention employs the following technical configuration to achieve the above object. That is, as a first aspect according to the present invention, a material having a low dielectric constant formed on a substrate is used.
In the opening provided between the configured interlayer insulating films
In addition to the wiring part whose one end is in contact with the substrate and the wiring part
Vias consisting of metal layers placed on the edges
Is formed in the semiconductor device, wherein the opening is
Inner wall of the interlayer insulating film in contact with at least the via portion
A semiconductor device formed on the surface by hydrogen plasma ; and a second aspect according to the present invention is a semiconductor device formed on a substrate.
Made of a material having a low relative dielectric constant
In a groove having an opening provided between the insulating films,
A wiring part whose one end is in contact with the substrate is embedded,
And, of the inner wall portion in contact with the wiring portion in the groove portion,
A protective film made of hydrogen plasma is formed on the surface
Is a semiconductor device are.

【0016】更に、本発明に係る第3の態様としては、
基板上に形成されている低比誘電率を呈する材料で構成
されている層間絶縁膜間に配線部が設けられている半導
体装置の製造方法であって、当該半導体装置の製造方法
は、当該半導体基板上に適宜の配線部を形成する第1の
工程、当該配線部を有する半導体基板上に低比誘電率を
呈する材料で構成された層間絶縁膜を形成する第2の工
程、当該層間絶縁膜上にフォトレジストを塗布し、当該
フォトレジスト層に設けた所定のパターン開口部をマス
クとして、当該層間絶縁膜をエッチングして当該配線部
に迄到達する溝部状の開口部を形成する第3の工程、当
該半導体基板に於ける当該溝部状の開口部の内壁部表面
に水素プラズマで保護膜を形成する第4の工程、当該フ
ォトレジスト層を剥離する第5の工程、とから構成され
ている半導体装置の製造方法であり、又、本発明に係る
第4の態様としては、基板上に形成されている層間絶縁
膜間に配線部が設けられている半導体装置の製造方法で
あって、当該半導体装置の製造方法は、当該半導体基板
上に低比誘電率を呈する材料で構成された層間絶縁膜を
形成する第1の工程、当該層間絶縁膜上にフォトレジス
トを塗布し、当該フォトレジスト層に設けた所定のパタ
ーン開口部をマスクとして、当該層間絶縁膜をエッチン
グして当該基板に迄到達する溝部状の開口部を形成する
第2の工程、当該半導体基板に於ける当該溝部状の開口
部の内壁部表面に水素プラズマで保護膜を形成する第3
の工程、当該フォトレジスト層を剥離する第4の工程、
当該溝部状開口部内に金属配線層を埋め込む第5の工
程、とから構成されている半導体装置の製造方法であ
る。
Further, according to a third aspect of the present invention,
Composed of low dielectric constant material formed on substrate
Semiconductor with a wiring part between the interlayer insulating films
A method for manufacturing a semiconductor device, the method comprising:
Is a method for forming an appropriate wiring portion on the semiconductor substrate.
Process, a low relative dielectric constant on the semiconductor substrate having the wiring portion
Second process for forming an interlayer insulating film made of the material to be presented
A photoresist is applied on the interlayer insulating film;
Mask the predetermined pattern opening provided in the photoresist layer
Etching the interlayer insulating film to remove the wiring
A third step of forming a groove-shaped opening reaching
Inner wall surface of the groove-shaped opening in the semiconductor substrate
The fourth step of forming a protective film with hydrogen plasma on the
A fifth step of removing the photoresist layer.
And it has a manufacturing method of a semiconductor device, and, as a fourth aspect according to the present invention, an interlayer insulation are formed on a substrate
In a method of manufacturing a semiconductor device in which a wiring portion is provided between films,
The method for manufacturing a semiconductor device includes the steps of:
An interlayer insulating film made of a material having a low dielectric constant
The first step of forming a photoresist on the interlayer insulating film
A predetermined pattern provided on the photoresist layer.
Etch the interlayer insulating film using the
To form a groove-shaped opening reaching the substrate.
The second step, the groove-shaped opening in the semiconductor substrate
Forming a protective film on the inner wall surface of the part with hydrogen plasma
A fourth step of removing the photoresist layer,
Fifth process for embedding a metal wiring layer in the groove-shaped opening
This is a method for manufacturing a semiconductor device comprising:

【0017】[0017]

【発明の実施の形態】本発明に係る当該半導体装置及び
半導体装置の製造方法は、上記した様な技術構成を採用
しており、その技術的な特徴部分は、HSQまたは有機
SOGを一部に含んだ層間膜をフォトレジストマスクで
加工したのち、そのフォトレジストを酸素プラズマアッ
シングを行い、次にウエット剥離という順番で除去する
場合、フォトレジストを酸素プラズマを用いて剥離する
前、或いはウェット剥離液による処理を実施する前に、
HSQ膜および有機SOGの側面表面を酸化および窒化
或いは水素化することにより内部のそれらの膜を保護す
る構造を持たせる様にしたことである。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The semiconductor device and the method of manufacturing the semiconductor device according to the present invention employ the above-described technical configuration, and the technical feature thereof is that HSQ or organic SOG is partially used. After processing the containing interlayer film with a photoresist mask, the photoresist is subjected to oxygen plasma ashing and then removed in the order of wet peeling. Before removing the photoresist using oxygen plasma, or before using a wet remover Before implementing the processing by
The structure is such that the side surfaces of the HSQ film and the organic SOG are oxidized, nitrided or hydrogenated to protect the internal films.

【0018】また、その保護膜を形成する方法として、
水素或いは窒素を含有したガスによるプラズマ処理によ
り、HSQまたは有機SOG膜の表面部分を改質する方
法と更には、UV光処理を併用して、上記保護膜を形成
する方法も提供する。
Further, as a method of forming the protective film,
A method for modifying the surface portion of the HSQ or organic SOG film by a plasma treatment using a gas containing hydrogen or nitrogen and a method for forming the protective film by using UV light treatment in combination are also provided.

【0019】[0019]

【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の具体例を図1〜図4を参照しながら詳
細に説明する。即ち、図1は、本発明に係る半導体装置
の一具体例の構成を示す断面図であり、図中、基板10
1上に形成されている層間絶縁膜105の間に設けられ
ている開口部108内に、一端部が当該基板101に接
する配線部103と当該配線部103の他端部上に配置
せしめられている金属層121からなるビア部120と
が形成されている半導体装置200であって、当該開口
部108に於ける少なくとも該ビア部120に対向する
内壁部の表面部に保護膜109が形成されている半導体
装置200が示されている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A specific example of a semiconductor device and a method of manufacturing the semiconductor device according to the present invention will be described below in detail with reference to FIGS. That is, FIG. 1 is a cross-sectional view showing a configuration of a specific example of a semiconductor device according to the present invention.
In the opening 108 provided between the interlayer insulating films 105 formed on the substrate 1, one end portion is disposed on the wiring portion 103 in contact with the substrate 101 and the other end portion of the wiring portion 103. Semiconductor device 200 in which a via portion 120 made of a metal layer 121 is formed, and a protective film 109 is formed on at least a surface portion of an inner wall portion facing the via portion 120 in the opening portion 108. Semiconductor device 200 is shown.

【0020】本発明に於ける当該半導体装置に於て使用
される当該層間絶縁膜105は、低比誘電率を呈する材
料で構成されている事が望ましく、当該当該低比誘電率
を呈する材料としては、例えばSi−H結合若しくはS
i−CH3 結合を含む絶縁材料から選択された一つの絶
縁材料で構成されるものである事が望ましい。又、本発
明に於ける当該半導体装置に於ける当該開口部108の
少なくとも該配線部103に対向する内壁部の表面部1
22には、当該層間絶縁膜105とは異なる絶縁膜の層
104が形成されているものである。
The interlayer insulating film 105 used in the semiconductor device according to the present invention is desirably made of a material having a low dielectric constant. Is, for example, a Si—H bond or S
It is desirable that the insulating layer be made of one insulating material selected from insulating materials containing an i-CH 3 bond. Further, in the semiconductor device according to the present invention, at least the surface portion 1 of the inner wall portion of the opening 108 facing the wiring portion 103.
In FIG. 22, a layer 104 of an insulating film different from the interlayer insulating film 105 is formed.

【0021】尚、当該半導体装置200に於て、前記し
た当該層間絶縁膜105の上に更に別の絶縁層間膜10
6を積層し、当該絶縁層間膜106の上には第2の配線
107が形成されている。前記第1の配線103と第2
の配線107はヴィア120で接続されている構造を持
つ。以下に本発明に係る上記した具体例の当該半導体装
置200を製造する方法の例を以下に説明する。
In the semiconductor device 200, another insulating interlayer film 10 is formed on the interlayer insulating film 105.
6 are laminated, and a second wiring 107 is formed on the insulating interlayer film 106. The first wiring 103 and the second wiring 103
Has a structure connected by via 120. Hereinafter, an example of a method for manufacturing the semiconductor device 200 of the above specific example according to the present invention will be described below.

【0022】即ち、図2(A)〜図2(C)及び図3
(A)〜図3(D)に示す様に、シリコン基板101の
上に適宜の下地層102を形成した後、当該下地層10
2上に、第1の配線103を形成する。次いで、当該第
1の配線103を上から覆う様に、例えば酸化シリコン
膜等からなる、第1の層間絶縁膜104を塗布し、その
上に、更に低誘電率である第2の層間絶縁膜105が形
成される。
That is, FIGS. 2A to 2C and FIG.
As shown in FIGS. 3A to 3D, an appropriate base layer 102 is formed on a silicon substrate 101, and then the base layer 10 is formed.
The first wiring 103 is formed on the second wiring 103. Next, a first interlayer insulating film 104 made of, for example, a silicon oxide film or the like is applied so as to cover the first wiring 103 from above, and a second interlayer insulating film having a lower dielectric constant is further formed thereon. 105 is formed.

【0023】その後、当該第2の層間絶縁膜105上に
は第3の層間絶縁膜106が形成されている。それらの
絶縁膜の上には第2の配線107が形成されている。前
記第1の配線103と第2の配線107はヴィア120
で接続されている構造を持つ。そのヴィア120の側面
部の絶縁膜として、本発明に於て、定義する保護膜10
9が薄く形成されている。
Thereafter, a third interlayer insulating film 106 is formed on the second interlayer insulating film 105. The second wiring 107 is formed on those insulating films. The first wiring 103 and the second wiring 107 are formed in vias 120.
It has a structure connected by. As the insulating film on the side surface of the via 120, the protective film 10 defined in the present invention is used.
9 is formed thin.

【0024】ヴィア120の側面部の保護膜109があ
るところが本発明の構造上の特徴である。ここでそれぞ
れの構成される要素を記述する。前記第1の層間絶縁膜
104としてはプラズマTEOS酸化膜、モノシラン系
のプラズマシリコン酸化膜、モノシラン系プラズマシリ
コン酸窒化膜、モノシラン系シリコン窒化膜、フッ素を
含有するプラズマシリコン酸化膜のなかのいずれかが使
用できる。
The presence of the protective film 109 on the side surface of the via 120 is a structural feature of the present invention. Here, the constituent elements are described. The first interlayer insulating film 104 may be any one of a plasma TEOS oxide film, a monosilane-based plasma silicon oxide film, a monosilane-based plasma silicon oxynitride film, a monosilane-based silicon nitride film, and a plasma silicon oxide film containing fluorine. Can be used.

【0025】次に低誘電率膜である第2の層間絶縁膜1
05は、例えば、HSQ、有機SOG、またはSi−H
結合、Si−CH3 結合で少なくとも一部が形成されて
いるものが構成されている。この第2の層間絶縁膜10
5のヴィア120の周りの保護膜109に接するところ
と他の部分の膜質変化はない。
Next, the second interlayer insulating film 1 which is a low dielectric constant film
05 is, for example, HSQ, organic SOG, or Si-H
A structure in which at least a part is formed by a bond or a Si—CH 3 bond is configured. This second interlayer insulating film 10
There is no change in the film quality of the portion in contact with the protective film 109 around the via 120 of No. 5 and other portions.

【0026】本発明に於いては、当該保護膜109は、
前記第2の層間絶縁膜105が水素プラズマで形成され
た水素化された層で構成されることが望ましい。 係る保
護層109は、特性的には、通常の第2の層間絶縁膜1
05の部分に比べて硬化された状態を呈している。
[0026] In the present invention, those wherein the protective film 109,
The second interlayer insulating film 105 is formed by hydrogen plasma;
It is desirable to be composed of a hydrogenated layer. Such protection
The protective layer 109 is characteristically formed of the normal second interlayer insulating film 1.
It shows a hardened state as compared with the part of No. 05.

【0027】またヴィア120は窒化チタン膜、チタン
膜または両方をバリアメタルに使用したタングステンC
VD膜が使用される。本発明に係る当該半導体装置の製
造方法の一具体例を説明するならば、基板101上に形
成されている層間絶縁膜間105に配線部103が設け
られている半導体装置の製造方法であって、当該半導体
装置の製造方法は、当該半導体基板上に適宜の配線部を
形成する第1の工程、当該配線部を有する半導体基板上
に低比誘電率を呈する材料で構成された層間絶縁膜を形
成する第2の工程、当該層間絶縁膜上にフォトレジスト
を塗布し、当該フォトレジスト層に設けた所定のパター
ン開口部をマスクとして、当該層間絶縁膜をエッチング
して当該配線部に迄到達する溝部状の開口部を形成する
第3の工程、当該半導体基板に於ける当該溝部状の開口
部の内壁部表面に保護膜を形成する第4の工程、及び当
該フォトレジスト層を剥離する第5の工程、とから構成
されている半導体装置の製造方法である。
The via 120 is made of a tungsten C film using a titanium nitride film, a titanium film or both as a barrier metal.
A VD film is used. One specific example of the method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device in which a wiring portion 103 is provided between interlayer insulating films 105 formed on a substrate 101. The method for manufacturing a semiconductor device includes a first step of forming an appropriate wiring portion on the semiconductor substrate, and a step of forming an interlayer insulating film made of a material having a low relative dielectric constant on the semiconductor substrate having the wiring portion. In the second step of forming, a photoresist is applied on the interlayer insulating film, and the interlayer insulating film is etched to reach the wiring portion by using a predetermined pattern opening provided in the photoresist layer as a mask. A third step of forming a groove-shaped opening, a fourth step of forming a protective film on the inner wall surface of the groove-shaped opening in the semiconductor substrate, and a fifth step of removing the photoresist layer Work A manufacturing method of a semiconductor device and a city.

【0028】本発明に係る当該半導体装置の製造方法に
於いては、当該低比誘電率を呈する材料は、Si−H結
合若しくはSi−CH3 結合を含む絶縁材料から選択さ
れた一つの絶縁材料で構成されるものである。又、本発
明に於いては、上記した当該第4の工程は、水素原子を
含むプラズマを使用して当該保護膜を形成するものであ
る事が望ましい。
In the method of manufacturing a semiconductor device according to the present invention, the material having a low relative dielectric constant is one insulating material selected from insulating materials containing a Si—H bond or a Si—CH 3 bond. It is composed. In addition,
In the description, the fourth step described above includes the step of adding a hydrogen atom.
The protective film is formed using plasma containing
Is desirable.

【0029】一方、本発明に係る当該半導体装置の製造
法に於て、当該第5の工程が、少なくとも酸素プラズマ
を使用して当該フォトレジスト層を剥離除去する工程と
フッ化アンモニウムもしくはアミンを含む剥離液により
当該フォトレジスト層を剥離除去する工程の何れかを含
んでいるものである事が望ましい。
On the other hand, the manufacture of the semiconductor device according to the present invention
In the method, the fifth step is that at least oxygen plasma
Removing and removing the photoresist layer using
With stripper containing ammonium fluoride or amine
Including any of the steps of stripping and removing the photoresist layer.
It is desirable that it is what you are doing.

【0030】以下に、本発明に係る半導体装置の製造方
法に付いてより詳細に具体例を説明する。先ず、本発明
に於いては、シリコン基板101にトランジスタ等の素
子(図示せず)が形成され、表面に絶縁膜を有する下地
102上に、スパッタ法によりアルミニウムAl(銅を
使用する場合もある)層103を300nm〜800n
mの厚みに形成する。
Hereinafter, a specific example of the method for manufacturing a semiconductor device according to the present invention will be described in more detail. First, in the present invention, an element (not shown) such as a transistor is formed on a silicon substrate 101, and aluminum Al (copper may be used by sputtering) on a base 102 having an insulating film on the surface. ) Layer 103 having a thickness of 300 nm to 800 n
m.

【0031】かかるAl配線103は、図2(A)に示
す様に、その下部に下層素子等との接合のための、厚み
が30nm〜200nmであるTiN/Ti等のバリア
メタル130が設けられており、また、その上部にはリ
ソグラフィー時の反射防止膜としてTiN等の膜131
が10nm〜100nmの厚みで形成されている。続い
て当該下地102と当該配線部103の表面全体に、後
述する低誘電率を呈する第2の層間絶縁膜であるHSQ
樹脂と基板101若しくは当該下地102との密着性を
向上させる目的で、第1層間絶縁膜104を塗布成膜す
る。
As shown in FIG. 2A, a barrier metal 130 such as TiN / Ti having a thickness of 30 nm to 200 nm is provided below the Al wiring 103 for bonding to a lower element or the like. And a film 131 of TiN or the like as an anti-reflection film at the time of lithography.
Is formed with a thickness of 10 nm to 100 nm. Subsequently, HSQ, which is a second interlayer insulating film having a low dielectric constant described later, is formed on the entire surface of the base 102 and the wiring portion 103.
For the purpose of improving the adhesion between the resin and the substrate 101 or the base 102, a first interlayer insulating film 104 is formed by coating.

【0032】当該第1層間絶縁膜104は、例えば、プ
ラズマCVD法等でシリコン酸化膜あるいは、フッ素含
有シリコン酸化膜、またはシリコン酸化膜をパターンに
沿って20nm〜100nmの厚みを以てコンフォーマ
ルに成膜する。当該第1層間絶縁膜104は、層間絶縁
膜105全体の比誘電率を下げるために、可能な限り薄
く成膜する方がよい。
The first interlayer insulating film 104 is conformally formed by forming a silicon oxide film, a fluorine-containing silicon oxide film, or a silicon oxide film with a thickness of 20 nm to 100 nm along a pattern by, for example, a plasma CVD method. I do. The first interlayer insulating film 104 is preferably formed as thin as possible in order to reduce the relative dielectric constant of the entire interlayer insulating film 105.

【0033】次に本発明に於いては、当該第1の層間絶
縁膜104の表面にHSQ樹脂で形成される第2層間絶
縁膜105を200nm〜1000nmの厚さになるよ
うに塗布し、100〜150℃、150〜250℃、2
50〜300℃の温度条件で各1〜10分程度、窒素雰
囲気下において加熱を行い仮焼成する。この仮焼成した
HSQからなる第2の層間絶縁膜105を有する半導体
装置を焼成炉へ入炉し、350〜500℃窒素雰囲気下
で約1時間程度焼成する事によって図2(A)に示す構
造の半導体装置が形成される。
Next, in the present invention, a second interlayer insulating film 105 made of HSQ resin is applied on the surface of the first interlayer insulating film 104 so as to have a thickness of 200 nm to 1000 nm. To 150 ° C, 150 to 250 ° C, 2
Heating is performed under a nitrogen atmosphere at a temperature condition of 50 to 300 ° C. for about 1 to 10 minutes for temporary firing. The semiconductor device having the preliminarily fired second interlayer insulating film 105 made of HSQ is put into a firing furnace and fired in a nitrogen atmosphere at 350 to 500 ° C. for about 1 hour to obtain a structure shown in FIG. Is formed.

【0034】次いで、当該第2の層間絶縁膜105の上
に、第3層間絶縁膜106をプラズマCVD法で100
nm〜2000nmの厚みになる様に形成し、更に当該
第3層間絶縁膜106の上にフォトレジスト層110を
積層させた後、当該フォトレジスト層110を所定のパ
ターンを使用して開口部を形成する。その後、当該パタ
ーニングされたフォトレジスト層110をマスクとし
て、当該第3と第2の層間絶縁膜106と105及び第
1の層間絶縁膜104にエッチング処理を行い、図2
(B)に示す様に、ヴィアホール111を形成する。
Next, a third interlayer insulating film 106 is formed on the second interlayer insulating film 105 by plasma CVD.
After forming a photoresist layer 110 on the third interlayer insulating film 106, an opening is formed using the photoresist layer 110 using a predetermined pattern. I do. Thereafter, using the patterned photoresist layer 110 as a mask, the third and second interlayer insulating films 106 and 105 and the first interlayer insulating film 104 are subjected to an etching process, and FIG.
As shown in (B), a via hole 111 is formed.

【0035】ここで、基板101をプラズマが発生させ
ることができるチャンバーへ導入する。本発明に於い
て、プラズマを発生させる方法としては、例えば、平行
平板型リアクターあるいは、ICP,ヘリコン,EC
R,マイクロ波等のソースを使用してプラズマを発生さ
せることが可能である。これらのチャンバーに、例え
ば、窒素を100SCCM〜1000SCCM、また
は、水素を50SCCM〜500SCCM、あるいは両
方、または窒素、水素を構成元素中に含むアンモニアガ
ス等を導入し、チャンバー内温度を100℃〜300℃
に設定する。
Here, the substrate 101 is introduced into a chamber where plasma can be generated. In the present invention, as a method of generating plasma, for example, a parallel plate reactor or ICP, helicon, EC
Plasma can be generated using a source such as R or microwave. Into these chambers, for example, 100 SCCM to 1000 SCCM of nitrogen, 50 SCCM to 500 SCCM of hydrogen, or both, or an ammonia gas containing nitrogen or hydrogen in a constituent element is introduced, and the temperature in the chamber is set to 100 ° C. to 300 ° C.
Set to.

【0036】マイクロ波を使用する場合は、パワーを5
00W〜1500Wかけて、窒素プラズマ、または水素
プラズマ、或いは両方のプラズマを発生さる。この処理
により、HSQ膜表面部の膜が緻密になり、図2(C)
に示す様に、表面の一部にSi−N結合及びSi−H結
合が形成された保護膜109ができる。
When microwaves are used, the power should be 5
A nitrogen plasma, a hydrogen plasma, or both plasmas are generated in the range of 00W to 1500W. By this treatment, the film on the surface of the HSQ film becomes dense, and the HSQ film shown in FIG.
As shown in FIG. 7, a protective film 109 having a Si—N bond and a Si—H bond formed in a part of the surface is formed.

【0037】この処理により、300〜600Wのパワ
ーで、酸素を100〜400sccm程度導入すること
によるフォトレジスト剥離処理を5分程度行って、図3
(A)に示す様に、当該フォトレジストを剥離処理した
後でも、HSQ膜は殆ど劣化しない事が判明した。係る
構造の半導体装置のヴィアホール111に所定の金属を
埋め込む事により、コンタクトを形成し、図3(D)に
示す様に当該コンタクトの上面に第2の配線107を形
成して、所望の半導体装置が完成する。
By this process, a photoresist stripping process is performed for about 5 minutes by introducing oxygen at a power of 300 to 600 W and about 100 to 400 sccm.
As shown in (A), it was found that the HSQ film hardly deteriorated even after the photoresist was stripped. A predetermined metal is buried in the via hole 111 of the semiconductor device having such a structure to form a contact, and a second wiring 107 is formed on the upper surface of the contact as shown in FIG. The device is completed.

【0038】しかし、実験の結果、当該フォトレジスト
の剥離処理に際し、10分以上酸素プラズマ処理を実施
すると、当該HSQ膜105の表面が劣化しはじめる。
そこで、図3(B)に示す様に、再び図2(C)と同様
な条件で、窒素或いは水素を含有するガスによるプラズ
マ処理を行う。その結果、酸素プラズマ処理により一部
形成されたSi−OH結合を、Si−N結合或いはSi
−H結合に変換することができる。また、この処理によ
りHSQ膜層表面は再び緻密なり、Si−N結合やSi
−H結合が形成される。すなわち保護膜109が再形成
される。
However, as a result of the experiment, if the oxygen plasma treatment is performed for 10 minutes or more at the time of removing the photoresist, the surface of the HSQ film 105 starts to deteriorate.
Therefore, as shown in FIG. 3B, plasma treatment is performed again with a gas containing nitrogen or hydrogen under the same conditions as in FIG. 2C. As a result, the Si—OH bond partially formed by the oxygen plasma treatment is replaced with a Si—N bond or a Si—OH bond.
-H bond. In addition, the surface of the HSQ film layer becomes dense again by this treatment, and the Si—N bond and the Si
-H bonds are formed. That is, the protection film 109 is formed again.

【0039】このHSQ膜の保護膜109により、続い
て実施されるウェット剥離液による、フォトレジスト剥
離残りの除去、及びエッチング残さ処理においてアミン
原子団を有するエタノールアミン等の剥離液や、フッ化
アンモニウムを含むウェット剥離液を使用しても保護膜
109に守られている第2の層間絶縁膜105であるH
SQ膜の膜質劣化が起こらない。
The protective film 109 of the HSQ film removes a photoresist strip residue and a stripper such as ethanolamine having an amine group in an etching residue process by using a wet stripper which is subsequently performed. H, which is the second interlayer insulating film 105 protected by the protective film 109 even when a wet stripper containing
SQ film quality does not deteriorate.

【0040】特に、フッ化アンモニウムを含むウェット
剥離液を使用した場合に懸念される、HSQ膜自身のエ
ッチングも全く起こらず、図3(C)に示す様に、ヴィ
アパターンがボーイング形状のようになる事はない。
又、本発明に於いて、アミンを含有する剥離液は、エタ
ノールアミンを10〜90vol%含有しており、フッ
化アンモニウムを含有した剥離液の場合は、0.1vo
l%から5vol%のフッ化アンモニウムを含有してい
るものを使用する場合もある。
In particular, the etching of the HSQ film itself, which is a concern when a wet stripping solution containing ammonium fluoride is used, does not occur at all, and the via pattern has a bowing shape as shown in FIG. It will not be.
Further, in the present invention, the amine-containing stripping solution contains 10 to 90 vol% of ethanolamine, and the stripping solution containing ammonium fluoride contains 0.1 vol.
A material containing 1% to 5% by volume of ammonium fluoride may be used.

【0041】係る場合には、処理温度は25℃から90
℃で、10秒から10分程度行う事が望ましい。最後に
ヴィアパターン部120にタングステン等の金属でヴィ
ア121を埋め込み、続いて第2配線層107を形成す
る事によって図3(D)に示す様な半導体装置200が
完成する。
In such a case, the processing temperature is from 25 ° C. to 90 °.
It is desirable to carry out at 10 ° C. for about 10 seconds to about 10 minutes. Finally, the via 121 is buried in the via pattern 120 with a metal such as tungsten, and then the second wiring layer 107 is formed, thereby completing the semiconductor device 200 as shown in FIG.

【0042】尚、本実施例においては、酸素プラズマ剥
離を実施する前、及び、ウェット剥離液による処理を実
施する前に、窒素或いは水素を含有するガスによるプラ
ズマ処理の例を示したが、何れか一方のみの処理の前に
実施する場合もある。上記した本発明に係る第1の具体
例に於いては、窒素或いは水素によるプラズマ処理を実
施し、HSQ膜の表面改質し、保護膜を形成することに
より、酸素プラズマ処理によるHSQ膜が劣化を防止す
ることができる。
In the present embodiment, an example of plasma treatment with a gas containing nitrogen or hydrogen before performing the oxygen plasma stripping and before performing the process with the wet stripping solution has been described. It may be performed before only one of the processes. In the first embodiment of the present invention described above, the HSQ film is deteriorated by the oxygen plasma treatment by performing the plasma treatment with nitrogen or hydrogen, modifying the surface of the HSQ film and forming the protective film. Can be prevented.

【0043】さらに、アミン原子団を含有する剥離液、
フッ化アンモニウムを含有する剥離液による処理を実施
しても、HSQ膜の膜質劣化が起こらないだけでなく、
HSQ膜自身がフッ化アンモニウムでエッチングされる
こともなくなり、ヴィアのボーイング形状等の形成を防
止できる。よって、ヴィア間リークやショート、さらに
次工程での金属埋設不良等が起こらなくなる。また、S
i−OH結合が処理後に形成されていないため、HSQ
膜の比誘電率が増加しないと言う効果が期待出来る。
Further, a stripper containing an amine group,
Even if the treatment with the stripping solution containing ammonium fluoride is carried out, not only does the quality of the HSQ film not deteriorate, but also
The HSQ film itself is not etched by ammonium fluoride, and the formation of the bowing shape of the via can be prevented. Therefore, a leak between vias, a short circuit, and a failure in embedding metal in the next step do not occur. Also, S
Since no i-OH bond was formed after the treatment, HSQ
An effect that the relative dielectric constant of the film does not increase can be expected.

【0044】次に、本発明に係る半導体装置及びその製
造方法に係る第2の具体例を図4及び図5を参照しなが
ら詳細に説明する。即ち、本発明に係る当該第2の具体
例に於ける半導体装置200としては、例えば、図4に
示されている様に、基板201上に形成されている層間
絶縁膜204間に設けられている開口部210を有する
溝部211内に、一端部が当該基板201又は下地20
2に接する配線部208が埋め込まれており、且つ当該
開口部210に於ける当該配線部208に対向する内壁
部の表面部に保護膜207が形成されている半導体装置
200である。
Next, a second specific example of the semiconductor device according to the present invention and its manufacturing method will be described in detail with reference to FIGS. That is, for example, as shown in FIG. 4, the semiconductor device 200 in the second specific example according to the present invention is provided between interlayer insulating films 204 formed on a substrate 201. One end of the substrate 201 or the base 20 is inserted into a groove 211 having an opening
2 is a semiconductor device 200 in which a wiring portion 208 that is in contact with 2 is buried and a protective film 207 is formed on a surface of an inner wall portion facing the wiring portion 208 in the opening 210.

【0045】本具体例に於ける当該層間絶縁膜204
は、前記具体例と同様に低比誘電率を呈する材料で構成
されている事が望ましく又、当該低比誘電率を呈する材
料は、Si−H結合若しくはSi−CH3 結合を含む絶
縁材料から選択された一つの絶縁材料で構成されるもの
である事が望ましい。更に、本発明に於ける当該第2の
具体例に於いては、当該開口部210を除く当該層間絶
縁膜204の表面には、当該層間絶縁膜204とは異な
る絶縁膜層、例えばTEOS酸化膜等で構成された絶縁
膜層205が形成されている事が望ましい。
The interlayer insulating film 204 in this specific example
Is desirably made of a material having a low relative dielectric constant as in the above-described specific example, and the material having the low relative dielectric constant is made of an insulating material containing a Si-H bond or a Si-CH 3 bond. It is desirable that it be made of one selected insulating material. Further, in the second specific example of the present invention, an insulating film layer different from the interlayer insulating film 204, such as a TEOS oxide film, is formed on the surface of the interlayer insulating film 204 except for the opening 210. It is desirable that the insulating film layer 205 composed of the above is formed.

【0046】即ち、本発明に係る第2の具体例に於ける
半導体装置の上記第1の具体例と異なる点は、上記第1
の具体例が配線部を形成した後に、当該層間絶縁膜を加
工して保護膜を形成している構造に対して、本第2の具
体例に於いては、層間絶縁膜を加工した後に金属を埋め
込む構造になっている所にある。つまり、それぞれの構
造の要素は第1の具体例の記載と同様なものが可能であ
る。
That is, the difference between the semiconductor device according to the second embodiment of the present invention and the first embodiment is that the first embodiment is different from the first embodiment.
In the second specific example, after the wiring portion is formed, the interlayer insulating film is processed to form the protective film. There is a structure that is embedded. That is, the elements of each structure can be the same as those described in the first specific example.

【0047】即ち、当該第2の具体例に於いては、シリ
コン基板201に形成されたトランジスタを含む下地2
02上に、第1のプラズマTEOS酸化膜203、有機
SOG204、第2のプラズマTEOS酸化膜205が
順に下から形成されている。前記上層の3層が加工さ
れ、その加工された溝部211に溝配線用メタル208
が形成されている。
That is, in the second specific example, the base 2 including the transistor formed on the silicon substrate 201 is formed.
A first plasma TEOS oxide film 203, an organic SOG 204, and a second plasma TEOS oxide film 205 are formed in this order from below on 02. The upper three layers are processed, and the processed groove portion 211 is provided in the grooved wiring metal 208.
Are formed.

【0048】その溝配線用メタル208の側壁部に接す
る、当該層間絶縁膜204の表面には有機SOG保護層
207が形成されている。本発明に係る当該半導体装置
の製造方法の一具体例を説明するならば、基板201上
に形成されている層間絶縁膜204間に配線部208が
設けられている半導体装置200の製造方法であって、
当該半導体装置の製造方法は、当該半導体基板201上
に低比誘電率を呈する材料で構成された層間絶縁膜20
4を形成する第1の工程、当該層間絶縁膜204上にフ
ォトレジスト206を塗布し、当該フォトレジスト層2
06に設けた所定のパターン開口部230をマスクとし
て、当該層間絶縁膜204をエッチングして当該基板2
01に迄到達する溝部状の開口部231を形成する第2
の工程、当該半導体基板201に於ける当該溝部状の開
口部231の内壁部表面に保護膜207を形成する第3
の工程、当該フォトレジスト層206を剥離する第4の
工程、当該溝部状開口部231内に金属配線層208を
埋め込む第5の工程、とから構成されている半導体装置
の製造方法で有る。
An organic SOG protective layer 207 is formed on the surface of the interlayer insulating film 204 in contact with the side wall of the trench wiring metal 208. One specific example of the method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device 200 in which a wiring portion 208 is provided between interlayer insulating films 204 formed on a substrate 201. hand,
The method of manufacturing the semiconductor device includes a method of forming an interlayer insulating film 20 made of a material having a low dielectric constant on the semiconductor substrate 201.
First, a photoresist 206 is applied on the interlayer insulating film 204 to form the photoresist layer 2.
The interlayer insulating film 204 is etched using the predetermined pattern opening 230 provided in
01 forming a groove-shaped opening 231 reaching the first opening 231.
Step, opening of the groove portion in the semiconductor substrate 201
Third Step of Forming Protective Film 207 on Surface of Inner Wall of Mouth 231
, A fourth step of removing the photoresist layer 206, and a fifth step of embedding the metal wiring layer 208 in the groove-shaped opening 231.

【0049】本具体例に於ける当該低比誘電率を呈する
材料は、Si−H結合若しくはSi−CH3 結合を含む
絶縁材料から選択された一つの絶縁材料で構成されるも
のであり、又、当該第4の工程は、酸素、窒素、水素の
内から選択された少なくとも一つの原子を含むプラズマ
を使用して当該保護膜207を形成するものである事が
望ましい。
The material having a low relative dielectric constant in this embodiment is formed of one insulating material selected from insulating materials containing a Si—H bond or a Si—CH 3 bond. Preferably, the fourth step is to form the protective film 207 using a plasma containing at least one atom selected from oxygen, nitrogen and hydrogen.

【0050】更には、当該第4の工程は、オゾンを使用
して当該保護膜を形成するものであっても良く、又酸
素、窒素、水素の内から選択された少なくとも一つの原
子を含む雰囲気中若しくはオゾンを含む雰囲気中で紫外
線照射を行うことにより当該保護膜を形成するものであ
っても良い。又、当該第2の具体例に於いては、当該第
4の工程と当該第5の工程の間に、更に、当該フォトレ
ジスト層の残さ及びドライエッチング時の堆積物を剥離
液により除去する第4aの工程を含んでいる事が望まし
い。
Further, in the fourth step, the protective film may be formed using ozone, and an atmosphere containing at least one atom selected from oxygen, nitrogen and hydrogen may be used. The protective film may be formed by performing ultraviolet irradiation in a medium or an atmosphere containing ozone. Further, in the second specific example, between the fourth step and the fifth step, the residue of the photoresist layer and the deposit at the time of dry etching are further removed by a stripper. It is desirable to include the step 4a.

【0051】当該第4aの工程が、少なくともフッ化ア
ンモニウムもしくはアミンを含む剥離液により当該フォ
トレジスト層を剥離除去する工程を含んでいる事が好ま
しい。本発明に係る当該第2の具体例の構成をより詳細
に説明するならば、当該第2の具体例に於いては、ま
ず、シリコン基板201に形成されたトランジスタを含
む下地202に第1のプラズマTEOS酸化膜203を
約100nm形成する。その上にSi−CH3 結合を含
む有機SOG膜204(ここでもちいた有機SOGはメ
チルシルセスキオキサンで誘電率は2.8のものを使
用)を約500nmを塗布しその後約200℃程度のホ
ットプレートでの処理を実施し焼成炉で約400℃で1
時間焼成を実施する。
It is preferable that the step 4a includes a step of stripping and removing the photoresist layer with a stripping solution containing at least ammonium fluoride or an amine. To describe the configuration of the second specific example according to the present invention in more detail, in the second specific example, first, a first base is formed on a base 202 including a transistor formed on a silicon substrate 201. A plasma TEOS oxide film 203 is formed to a thickness of about 100 nm. An organic SOG film 204 containing Si—CH 3 bonds is applied thereon (the organic SOG used here is methylsilsesquioxane having a dielectric constant of 2.8) and is coated with a thickness of about 500 nm, and then about 200 ° C. Of the hot plate at about 400 ° C in a firing furnace.
Time firing is performed.

【0052】さらにその上に第2のプラズマTEOS酸
化膜205を150nm形成する。次に、その上にフォ
トレジスト206を形成し露光および現像によりフォト
レジスト206の加工を実施する。そのフォトレジスト
206をマスクにして、フロロカーボン系のガスにより
第2のプラズマTEOS酸化膜205、有機SOG20
4そして第1のプラズマTEOS酸化膜203の加工を
実施する。
Further, a second plasma TEOS oxide film 205 having a thickness of 150 nm is formed thereon. Next, a photoresist 206 is formed thereon, and the photoresist 206 is processed by exposure and development. Using the photoresist 206 as a mask, a second plasma TEOS oxide film 205 and an organic SOG 20
4 Then, processing of the first plasma TEOS oxide film 203 is performed.

【0053】ここで常圧雰囲気で300℃に加熱された
プレート上にウエハを設置し、O3(オゾン)ガス雰囲
気でUV(ウルトラバイオレット)光を照射しながら処
理を行う。前記エッチング加工により有機SOG204
の側壁がむき出しになったところにこの処理がされた場
合、有機SOG204の表面部のみのSi−CH3 結合
部がUV光により励起されたO3 ガスにより容易に破壊
されSi−O結合に置き換わり有機SOG保護層207
が形成される(図4(A))。
Here, the wafer is placed on a plate heated to 300 ° C. in a normal pressure atmosphere, and the process is performed while irradiating UV (ultra violet) light in an O 3 (ozone) gas atmosphere. Organic SOG 204 by the etching process
When this process is performed where the side wall of the organic SOG 204 is exposed, the Si—CH 3 bond only at the surface of the organic SOG 204 is easily broken by the O 3 gas excited by the UV light and replaced by the Si—O bond. Organic SOG protective layer 207
Is formed (FIG. 4A).

【0054】ここでエッチング加工の形状が逆テーパで
あったとしてもリアクテイブイオンエッチ等のイオンの
入りかたよりも、UV−O3 処理は等方的におこるた
め、十分に側壁の保護がされ、エッチング加工の形状に
は関係がなく効果を発揮できる。またこの方法では有機
SOGの側壁部の保護膜207の膜厚すなわち酸化深さ
は約50nm程度と薄くとどまった。この後、フォトレ
ジストを酸素ガスを用いたICPのプラズマアッシング
により除去する。
Even if the shape of the etching process is a reverse taper, the UV-O 3 treatment is more isotropic than the way of ions such as reactive ion etching, so that the side wall is sufficiently protected. The effect can be exhibited regardless of the shape of the etching process. In this method, the thickness of the protective film 207 on the side wall of the organic SOG, that is, the oxidation depth was as small as about 50 nm. Thereafter, the photoresist is removed by ICP plasma ashing using oxygen gas.

【0055】この時有機SOG204はUV/O3 処理
により側壁の表面が有機SOG保護層207で形成され
ているため、その内部は劣化することがなくSi−CH
3 結合が吸湿を導くSi−OH結合にかわることがな
い。次にウェット剥離を実施する。そしてこの溝部23
1にバリアメタルとしてMOCVD法によるTiN膜を
50nm形成し真空を破らずに連続して引き続きCVD
法によるCu−CVD膜を50nm形成した。
At this time, since the surface of the side wall of the organic SOG 204 is formed of the organic SOG protective layer 207 by the UV / O 3 treatment, the inside of the organic SOG 204 is not degraded and the Si—CH
The three bonds do not replace the Si—OH bonds leading to moisture absorption. Next, wet peeling is performed. And this groove 23
First, a 50 nm TiN film is formed as a barrier metal by MOCVD, and the CVD is continuously performed without breaking vacuum.
A 50 nm Cu-CVD film was formed by the method.

【0056】その後めっき法によるCu膜を約800n
m形成し図での溝配線用メタル208を前面に形成した
(図5(B))。そしてその後メタルCMPを実施し溝
配線用メタル208を溝部231のみに形成する(図5
(C))。この保護膜形成方法は、ガスをO3 ガスを用
いたが、たとえばNH3 、N2 2, 2 4 ,等N X
Y(X=1,2 y=2〜4)ガスを使用した窒化されるものであ
ってもよい。
After that, the Cu film formed by the plating method is
m, and the groove wiring metal 208 shown in the figure was formed on the front surface.
(FIG. 5 (B)). And after that metal CMP is performed
The wiring metal 208 is formed only in the groove 231 (FIG. 5).
(C)). In this method of forming a protective film, the gas isThreeUse gas
But, for example, NHThree, NTwoH Two, NTwoHFour, Etc. NX
HY(X = 1,2 y = 2-4)
You may.

【0057】またここでは有機SOGの例を説明したが
HSQ膜であっても同様な効果は期待できる。またSi
−H結合、Si−CH3結合を含むもの膜に適用できる
ことはいうまでもない。有機SOGを含む絶縁膜をフォ
トレジストマスクで加工後、フォトレジストを剥離する
前に紫外光UV(Ultra Violet)光を照射しながらO3
ス雰囲気またはNX Y (X=1〜2、Y=2〜4)ガス雰
囲気でウエハを処理することにより有機SOG表面に保
護層が形成される。
Although an example of an organic SOG has been described here, the same effect can be expected with an HSQ film. Also Si
It goes without saying that the present invention can be applied to a film containing a -H bond or a Si-CH3 bond. After processing the insulating film containing organic SOG with a photoresist mask, before removing the photoresist, irradiate with ultraviolet light UV (Ultra Violet) light while in an O 3 gas atmosphere or N X H Y (X = 1 to 2, Y = 2-4) By processing the wafer in a gas atmosphere, a protective layer is formed on the surface of the organic SOG.

【0058】その保護層が、後工程の酸素アッシングお
よびウェット剥離処理による有機SOGの劣化から保護
するため、メタルの埋め込み不良や、有機SOGの誘電
率の増加がおこならい。
Since the protective layer protects the organic SOG from being deteriorated by the oxygen ashing and the wet peeling process in the subsequent steps, defective embedding of metal and an increase in the dielectric constant of the organic SOG occur.

【0059】[0059]

【発明の効果】本発明に係る半導体装置及び当該半導体
装置の製造方法は、上記した様な技術構成を採用してい
ることから、各種パターン形成に使用したフォトレジス
トを酸素プラズマ処理で除去する際、及びエッチング残
さを除去する際に使用するウェット剥離液で、HSQ膜
および有機SOGが劣化、及びそれらの膜自体がエッチ
ングされる事がないので、比誘電率の低い絶縁層間膜を
持った半導体装置を製造する事が可能となる。
As described above, the semiconductor device and the method of manufacturing the semiconductor device according to the present invention employ the above-mentioned technical configuration. Therefore, when the photoresist used for forming various patterns is removed by oxygen plasma processing. The HSQ film and the organic SOG are not deteriorated by the wet stripping solution used for removing the etching residue, and the film itself is not etched, so that the semiconductor having the insulating interlayer film having a low relative dielectric constant is used. The device can be manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図1】図1は本発明に係る半導体装置の一具体例の構
造を示す断面図である。
FIG. 1 is a sectional view showing the structure of a specific example of a semiconductor device according to the present invention.

【図2】図2(A)〜図2(C)は、本発明に係る半導
体装置の製造方法の一具体例の製造工程をその手順に従
って示した断面図である。
FIGS. 2A to 2C are cross-sectional views illustrating a manufacturing process of a specific example of a method of manufacturing a semiconductor device according to the present invention according to the procedure.

【図3】図3(A)〜図3(D)は、本発明に係る半導
体装置の製造方法の一具体例の製造工程をその手順に従
って示した断面図である。
FIGS. 3A to 3D are cross-sectional views showing a manufacturing process of a specific example of a method of manufacturing a semiconductor device according to the present invention in accordance with the procedure.

【図4】図4は、本発明に係る半導体装置の他の具体例
の構造を示す断面図である。
FIG. 4 is a sectional view showing the structure of another specific example of the semiconductor device according to the present invention.

【図5】図5(A)〜図5(C)は、従来の半導体装置
の製造方法の一具体例をその製造工程手順に従って示し
た断面図である。
FIGS. 5A to 5C are cross-sectional views showing a specific example of a conventional method of manufacturing a semiconductor device according to a manufacturing process procedure.

【図6】図6(A)〜図6(B)は、従来の半導体装置
の構造を示す断面図である。
FIGS. 6A and 6B are cross-sectional views showing the structure of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

1、101、201…シリコン基板 2、102、202…下地 3、103…第1の配線部 4、104、203…第1の絶縁層間膜 5、105、204…第2の絶縁層間膜、HSQ膜 6、106、205…第3の絶縁層間膜 10、200…半導体装置 107…第2の配線部 108…開口部 109、207…保護膜 110、206…フォトレジスト層 111、120…ヴィアホール部 121…コネクター部 122…開口部内壁の表面部 208…溝配線用メタル 1, 101, 201: silicon substrate 2, 102, 202: base 3, 103: first wiring portion 4, 104, 203: first insulating interlayer 5, 105, 204: second insulating interlayer, HSQ Film 6, 106, 205: Third insulating interlayer film 10, 200: Semiconductor device 107: Second wiring portion 108: Opening 109, 207: Protective film 110, 206 ... Photoresist layer 111, 120: Via hole portion 121 ... Connector part 122 ... Surface part of opening inner wall 208 ... Metal for groove wiring

フロントページの続き (56)参考文献 特開 平8−316228(JP,A) 特開 平5−13405(JP,A) 特開 平5−55387(JP,A) 特開 平1−198050(JP,A) 特開 平11−87503(JP,A) 特開 平9−330979(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/31 - 21/3213 H01L 21/768 Continuation of the front page (56) References JP-A-8-316228 (JP, A) JP-A-5-13405 (JP, A) JP-A-5-55387 (JP, A) JP-A-1-198050 (JP) JP-A-11-87503 (JP, A) JP-A-9-330979 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/31-21/3213 H01L 21/768

Claims (10)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 基板上に形成されている低比誘電率を呈
する材料で構成されている層間絶縁膜間に設けられてい
る開口部内に、一端部が当該基板に接する配線部と当該
配線部の他端部上に配置せしめられている金属層からな
るビア部とが形成されている半導体装置であって、当該
開口部に於ける少なくとも該ビア部に接する当該層間絶
縁膜の内壁部表面に水素プラズマで形成された保護膜が
存在する事を特徴とする半導体装置。
1. A low dielectric constant formed on a substrate.
Provided between the interlayer insulating films made of
In the opening, one end of which is in contact with the substrate,
It consists of a metal layer placed on the other end of the wiring section.
And a via portion formed on the semiconductor device.
The interlayer insulation at least in contact with the via portion at the opening
A protective film formed by hydrogen plasma on the inner wall surface of the edge film
A semiconductor device characterized by being present.
【請求項2】 当該低比誘電率を呈する材料は、Si−
H結合若しくはSi−CH3 結合を含む絶縁材料から選
択された一つの絶縁材料で構成されるものである事を特
徴とする請求項1記載の半導体装置。
2. The material having a low relative dielectric constant is Si-
Select from insulating materials containing H bond or Si-CH3 bond
It should be noted that it is composed of one selected insulating material.
2. The semiconductor device according to claim 1, wherein:
【請求項3】 当該開口部に於いて、当該配線部と当該
層間絶縁膜の間には、当該層間絶縁膜とは異なる絶縁膜
の層が形成されている事を特徴とする請求項1又は2に
記載の半導体装置。
3. The method according to claim 1 , wherein said wiring portion and said wiring portion are connected to each other through said opening.
An insulating film different from the interlayer insulating film between the interlayer insulating films
3. The layer according to claim 1, wherein
13. The semiconductor device according to claim 1.
【請求項4】 基板上に形成されている低比誘電率を呈
する材料で構成されている層間絶縁膜間に設けられてい
る開口部を有する溝部内に、一端部が当該基板に接する
配線部が埋め込まれており、且つ当該溝部内に於ける当
該配線部と接触する内壁部の表面部に水素プラズマで形
成された保護膜が形成されている事を特徴とする半導体
装置。
4. A low dielectric constant formed on a substrate.
Provided between the interlayer insulating films made of
One end is in contact with the substrate in a groove having an opening
The wiring part is embedded and there is no contact in the groove.
The surface of the inner wall in contact with the wiring is formed with hydrogen plasma.
Semiconductor characterized in that a formed protective film is formed
apparatus.
【請求項5】 当該低比誘電率を呈する材料は、Si−
H結合若しくはSi−CH 3 結合を含む絶縁材料から選
択された一つの絶縁材料で構成されるものである事を特
徴とする請求項4記載の半導体装置。
5. The material having a low relative dielectric constant is Si-
Select from insulating materials containing H bond or Si-CH 3 bond
It should be noted that it is composed of one selected insulating material.
5. The semiconductor device according to claim 4, wherein:
【請求項6】 当該開口部を除く当該層間絶縁膜の表面
には、当該層間絶縁膜とは異なる絶縁膜層が形成されて
いる事を特徴とする請求項4又は5に記載の半導体装
置。
6. The surface of the interlayer insulating film excluding the opening.
An insulating film layer different from the interlayer insulating film is formed.
6. The semiconductor device according to claim 4, wherein
Place.
【請求項7】 基板上に形成されている低比誘電率を呈
する材料で構成されている層間絶縁膜間に配線部が設け
られている半導体装置の製造方法であって、当該半導体
装置の製造方法は、 当該半導体基板上に適宜の配線部を形成する第1の工
程、 当該配線部を有する半導体基板上に低比誘電率を呈する
材料で構成され た層間絶縁膜を形成する第2の工程、 当該層間絶縁膜上にフォトレジストを塗布し、当該フォ
トレジスト層に設けた所定のパターン開口部をマスクと
して、当該層間絶縁膜をエッチングして当該配線部に迄
到達する溝部状の開口部を形成する第3の工程、 当該半導体基板に於ける当該溝部状の開口部の内壁部表
面に水素プラズマで保護膜を形成する第4の工程、 当該フォトレジスト層を剥離する第5の工程、 とから構成されている事を特徴とする半導体装置の製造
方法。
7. A low dielectric constant formed on a substrate.
Wiring is provided between the interlayer insulating films made of different materials
A method of manufacturing a semiconductor device, comprising:
The method for manufacturing the device includes a first process for forming an appropriate wiring portion on the semiconductor substrate.
The lower the relative permittivity on the semiconductor substrate having the wiring portion
A second step of forming an interlayer insulating film made of a material, applying a photoresist on the interlayer insulating film,
A predetermined pattern opening provided in the photoresist layer is used as a mask.
Then, the interlayer insulating film is etched to reach the wiring portion.
A third step of forming a groove-shaped opening that reaches the inner surface of the groove-shaped opening in the semiconductor substrate;
Manufacturing a semiconductor device, comprising: a fourth step of forming a protective film on a surface with hydrogen plasma ; and a fifth step of removing the photoresist layer.
Method.
【請求項8】 当該低比誘電率を呈する材料は、Si−
H結合若しくはSi−CH3 結合を含む絶縁材料から選
択された一つの絶縁材料で構成されるものである事を特
徴とする請求項7記載の半導体装置の製造方法。
8. The material having a low relative dielectric constant is Si-
Select from insulating materials containing H bond or Si-CH3 bond
It should be noted that it is composed of one selected insulating material.
8. The method for manufacturing a semiconductor device according to claim 7, wherein:
【請求項9】 当該第5の工程が、少なくとも酸素プラ
ズマを使用して当該フォトレジスト層を剥離除去する工
程とフッ化アンモニウムもしくはアミンを含む剥離液に
より当該フォトレジスト層を剥離除去する工程の何れか
を含んでいる事を特徴とする請求項7記載の半導体装置
の製造方法。
9. The method according to claim 5, wherein the fifth step includes the step of:
A process for peeling and removing the photoresist layer using a zuma
And stripper containing ammonium fluoride or amine
Any of the steps of stripping and removing the photoresist layer
8. The semiconductor device according to claim 7, comprising:
Manufacturing method.
【請求項10】 基板上に形成されている層間絶縁膜間
に配線部が設けられている半導体装置の製造方法であっ
て、当該半導体装置の製造方法は、 当該半導体基板上に低比誘電率を呈する材料で構成され
た層間絶縁膜を形成する第1の工程、 当該層間絶縁膜上にフォトレジストを塗布し、当該フォ
トレジスト層に設けた所定のパターン開口部をマスクと
して、当該層間絶縁膜をエッチングして当該基板に迄到
達する溝部状の開口部を形成する第2の工程、 当該半導体基板に於ける当該溝部状の開口部の内壁部表
面に水素プラズマで保護膜を形成する第3の工程、 当該フォトレジスト層を剥離する第4の工程、 当該溝部状開口部内に金属配線層を埋め込む第5の工
程、 とから構成されている事を特徴とする半導体装置の製造
方法。
10. An interlayer insulating film formed on a substrate.
A method of manufacturing a semiconductor device in which a wiring portion is provided in
The method for manufacturing a semiconductor device comprises a material having a low dielectric constant on the semiconductor substrate.
In the first step of forming an interlayer insulating film, a photoresist is applied on the interlayer insulating film and the photoresist is applied.
A predetermined pattern opening provided in the photoresist layer is used as a mask.
Then, the interlayer insulating film is etched to reach the substrate.
A second step of forming a groove-shaped opening reaching the inner wall surface of the groove-shaped opening in the semiconductor substrate;
A third step of forming a protective film on the surface with hydrogen plasma, a fourth step of removing the photoresist layer, and a fifth step of embedding a metal wiring layer in the groove-shaped opening.
Degree, fabrication of a semiconductor device, characterized in that and a metropolitan
Method.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7189643B2 (en) 2003-07-25 2007-03-13 Fujitsu Limited Semiconductor device and method of fabricating the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3248492B2 (en) * 1998-08-14 2002-01-21 日本電気株式会社 Semiconductor device and manufacturing method thereof
KR100300065B1 (en) * 1999-01-20 2002-01-19 김영환 Method of forming interconnection for semiconductor device
JP2001313333A (en) * 2000-02-23 2001-11-09 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
US20010015499A1 (en) 2000-02-23 2001-08-23 Hiroshi Yuasa Semiconductor device and method for fabricating the same
JP2002026121A (en) * 2000-06-30 2002-01-25 Tokyo Electron Ltd Semiconductor device and method of manufacturing the same, and method of forming insulation film
JP2002043423A (en) * 2000-07-24 2002-02-08 Tokyo Ohka Kogyo Co Ltd Method for processing film and method for manufacturing semiconductor device using the same
JP2002043422A (en) * 2000-07-24 2002-02-08 Tokyo Ohka Kogyo Co Ltd Method for processing film and method for manufacturing semiconductor device using the same
CN1327507C (en) * 2002-04-03 2007-07-18 日本电气株式会社 Semiconductor device and its manufacturing method
JP3596616B2 (en) 2002-09-25 2004-12-02 沖電気工業株式会社 Method for manufacturing semiconductor device
JP2004128256A (en) 2002-10-03 2004-04-22 Oki Electric Ind Co Ltd Method for manufacturing multilayer semiconductor element
JP2005167081A (en) 2003-12-04 2005-06-23 Renesas Technology Corp Semiconductor device and its manufacturing method
JP5522979B2 (en) 2009-06-16 2014-06-18 国立大学法人東北大学 Film forming method and processing system
CN102136451A (en) * 2010-01-27 2011-07-27 中芯国际集成电路制造(上海)有限公司 Method for forming metal interconnection
US9659856B2 (en) 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US11626285B2 (en) * 2019-09-10 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7189643B2 (en) 2003-07-25 2007-03-13 Fujitsu Limited Semiconductor device and method of fabricating the same

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