JP3242965B2 - 表示制御装置 - Google Patents
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- JP3242965B2 JP3242965B2 JP00527592A JP527592A JP3242965B2 JP 3242965 B2 JP3242965 B2 JP 3242965B2 JP 00527592 A JP00527592 A JP 00527592A JP 527592 A JP527592 A JP 527592A JP 3242965 B2 JP3242965 B2 JP 3242965B2
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Description
【０００１】
【産業上の利用分野】本発明は表示制御装置に関し、特
に、同一画面上へのデータの合成表示に関する。
に、同一画面上へのデータの合成表示に関する。
【０００２】
【従来の技術】従来のグラフィック表示装置でグラフィ
ック描画を構成する場合、その制御を行なう画像ＬＳＩ
がそれぞれ独立した数種類のグラフィックプレーンを持
ち、それぞれのグラフィックプレーンに意味を持たせた
り色分けを行ない、それらのグラフィックプレーンの論
理演算によって種々のグラフィック描画を実現してい
た。また、そのグラフィックプレーンの数はその制御を
行なう画像用ＬＳＩの性能によって決定されていた。
ック描画を構成する場合、その制御を行なう画像ＬＳＩ
がそれぞれ独立した数種類のグラフィックプレーンを持
ち、それぞれのグラフィックプレーンに意味を持たせた
り色分けを行ない、それらのグラフィックプレーンの論
理演算によって種々のグラフィック描画を実現してい
た。また、そのグラフィックプレーンの数はその制御を
行なう画像用ＬＳＩの性能によって決定されていた。
【０００３】
【発明が解決しようとする課題】従来のグラフィック表
示制御装置は、例えば、図５に示すように、図示しない
本体装置（例えば、超音波診断装置等の診断装置やワー
クステーション等の端末装置等）側のＣＰＵ３とデータ
及びアドレスバス４とコントロールバス５を介して接続
している画像演算装置としての画像用ＬＳＩ１と、画像
用ＬＳＩ１とバス６を介してそれぞれ接続している、表
示データ用メモリとしての主グラフィックメモリ１１〜
１４（プレーン１〜４）と、ＣＰＵ３び画像用ＬＳＩと
接続すると共に、主グラフィックメモリ１１〜１４と接
続してそれらメモリの入出力選択制御を行なうメモリ選
択回路２と、メモリ１１〜１４の出力データをそれぞれ
パラレル／シリアル変換するＰ−Ｓ変換器２１〜２４
と、Ｐ−Ｓ変換器２１〜２４の出力を入力とするＯＲ回
路３１とから構成され、その出力はＣＲＴ画面に画像と
して表示されていた。
示制御装置は、例えば、図５に示すように、図示しない
本体装置（例えば、超音波診断装置等の診断装置やワー
クステーション等の端末装置等）側のＣＰＵ３とデータ
及びアドレスバス４とコントロールバス５を介して接続
している画像演算装置としての画像用ＬＳＩ１と、画像
用ＬＳＩ１とバス６を介してそれぞれ接続している、表
示データ用メモリとしての主グラフィックメモリ１１〜
１４（プレーン１〜４）と、ＣＰＵ３び画像用ＬＳＩと
接続すると共に、主グラフィックメモリ１１〜１４と接
続してそれらメモリの入出力選択制御を行なうメモリ選
択回路２と、メモリ１１〜１４の出力データをそれぞれ
パラレル／シリアル変換するＰ−Ｓ変換器２１〜２４
と、Ｐ−Ｓ変換器２１〜２４の出力を入力とするＯＲ回
路３１とから構成され、その出力はＣＲＴ画面に画像と
して表示されていた。
【０００４】しかしながら、従来のグラフィック表示装
置では表示できるグラフィックプレーンの数が固定され
ているので、ディスプレイに表示されているグラフィッ
ク画像の任意の位置にそのグラフィック画像とは別に他
の画像を描画できないという不都合があった。具体的に
は、例えば、超音波診断装置の画像処理等では使用する
画像用ＬＳＩの特性上制御できるプレーンの数が決って
おり、この限られたプレーン間の演算によってキャラク
タマーク、マーカ、計測データ、及びオートデータを合
成し、色分け表示し、表示後の消去を行なっている。そ
して、それらのためにプレーンが全部使用されるので、
現実に表示されている表示マークの他に画像上の任意の
位置にメニュー等を表示しようとしてもメニュー用のプ
レーンが追加できないので、メニュー等の表示合成及び
色分け表示等ができない等の不都合があった。
置では表示できるグラフィックプレーンの数が固定され
ているので、ディスプレイに表示されているグラフィッ
ク画像の任意の位置にそのグラフィック画像とは別に他
の画像を描画できないという不都合があった。具体的に
は、例えば、超音波診断装置の画像処理等では使用する
画像用ＬＳＩの特性上制御できるプレーンの数が決って
おり、この限られたプレーン間の演算によってキャラク
タマーク、マーカ、計測データ、及びオートデータを合
成し、色分け表示し、表示後の消去を行なっている。そ
して、それらのためにプレーンが全部使用されるので、
現実に表示されている表示マークの他に画像上の任意の
位置にメニュー等を表示しようとしてもメニュー用のプ
レーンが追加できないので、メニュー等の表示合成及び
色分け表示等ができない等の不都合があった。
【０００５】本発明は上記不都合を解消するために、画
像ＬＳＩによって規定されるプレーン数以上にプレーン
を有することが可能な表示制御装置を提供することを目
的とする。
像ＬＳＩによって規定されるプレーン数以上にプレーン
を有することが可能な表示制御装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】そこで、本発明の表示制
御装置は、中央演算装置と接続する画像演算装置と、画
像演算装置とバスを介してそれぞれ接続する、少なくと
も２つの表示データ用メモリ、バンクメモリ、及び差込
データ用メモリと、中央演算装置及び画像演算装置と接
続すると共に、表示データ用メモリ、バンクメモリ、及
び差込データ用メモリと接続して入出力選択制御を行な
うメモリ選択回路と、表示データ用メモリの出力信号の
論理和の結果とバンクメモリからの出力信号の反転結果
との論理積の結果と差込データ用メモリからの出力との
論理和の結果を出力とするよう構成した合成回路と、を
備え、メモリ選択回路が差込データ用メモリの出力を選
択しないとき、バンクメモリの出力を選択しないことを
特徴とする。なお、本発明においてメモリ選択回路がバ
ンクメモリの出力を選択しないとき差込データ表示用メ
モリの出力を選択しないようにしてもよい。
御装置は、中央演算装置と接続する画像演算装置と、画
像演算装置とバスを介してそれぞれ接続する、少なくと
も２つの表示データ用メモリ、バンクメモリ、及び差込
データ用メモリと、中央演算装置及び画像演算装置と接
続すると共に、表示データ用メモリ、バンクメモリ、及
び差込データ用メモリと接続して入出力選択制御を行な
うメモリ選択回路と、表示データ用メモリの出力信号の
論理和の結果とバンクメモリからの出力信号の反転結果
との論理積の結果と差込データ用メモリからの出力との
論理和の結果を出力とするよう構成した合成回路と、を
備え、メモリ選択回路が差込データ用メモリの出力を選
択しないとき、バンクメモリの出力を選択しないことを
特徴とする。なお、本発明においてメモリ選択回路がバ
ンクメモリの出力を選択しないとき差込データ表示用メ
モリの出力を選択しないようにしてもよい。
【０００７】本発明の他の実施例として、上記表示制御
装置において、上記合成回路を、表示データ用メモリか
らの出力信号の論理和の結果と前記バンクメモリからの
出力信号の反転との論理積の結果と、少なくとも２つの
差込データ用メモリからの出力信号の論理和の結果と、
の論理和を出力信号とするよう構成する。
装置において、上記合成回路を、表示データ用メモリか
らの出力信号の論理和の結果と前記バンクメモリからの
出力信号の反転との論理積の結果と、少なくとも２つの
差込データ用メモリからの出力信号の論理和の結果と、
の論理和を出力信号とするよう構成する。
【０００８】
【作用】本発明では上記のように合成回路を構成してい
るので、例えば画面（図示せず）に表示する場合を１、
表示しない場合を０とすると、バンクメモリの出力信号
の値が１のとき、それぞれの表示データ用メモリからの
出力信号の論理和の結果とバンクメモリからの出力信号
の反転結果の論理積は、表示データ用メモリの論理和の
結果が１のとき０（バンクメモリの反転出力は０だか
ら）、表示データ用メモリの論理積の結果が０のとき０
となるので、その部分に対応する画面上に表示されるデ
ータが消去されることとなる。一方、バンクメモリから
の出力信号の値が０のときは、それぞれの表示データ用
メモリからの出力信号の論理和の結果とバンクメモリの
反転結果の論理積は、表示データ用メモリの論理和の結
果が１のとき１（バンクメモリの反転出力は１だか
ら）、表示データ用メモリの論理和の結果が０のとき０
となるので、その部分に対応する画面上に表示されるデ
ータ（画像）は消去されない。本発明では、更に、上記
論理積の結果と差込データ用メモリからの出力信号との
論理和をとっているので、差込データメモリからの出力
信号の値が１のとき結果は１、０のとき０となる。従っ
て、画面上に表示されている表示用データメモリの合成
出力である画像の任意の部分を消去しそこに差込み画像
を表示できる。
るので、例えば画面（図示せず）に表示する場合を１、
表示しない場合を０とすると、バンクメモリの出力信号
の値が１のとき、それぞれの表示データ用メモリからの
出力信号の論理和の結果とバンクメモリからの出力信号
の反転結果の論理積は、表示データ用メモリの論理和の
結果が１のとき０（バンクメモリの反転出力は０だか
ら）、表示データ用メモリの論理積の結果が０のとき０
となるので、その部分に対応する画面上に表示されるデ
ータが消去されることとなる。一方、バンクメモリから
の出力信号の値が０のときは、それぞれの表示データ用
メモリからの出力信号の論理和の結果とバンクメモリの
反転結果の論理積は、表示データ用メモリの論理和の結
果が１のとき１（バンクメモリの反転出力は１だか
ら）、表示データ用メモリの論理和の結果が０のとき０
となるので、その部分に対応する画面上に表示されるデ
ータ（画像）は消去されない。本発明では、更に、上記
論理積の結果と差込データ用メモリからの出力信号との
論理和をとっているので、差込データメモリからの出力
信号の値が１のとき結果は１、０のとき０となる。従っ
て、画面上に表示されている表示用データメモリの合成
出力である画像の任意の部分を消去しそこに差込み画像
を表示できる。
【０００９】また、本発明では、メモリ選択回路が（中
央演算装置のコントロールデータによって）差込データ
用メモリの出力を選択しないとき、バンクメモリの出力
を選択しないので、差込データ用メモリからの出力信号
の値およびバンクメモリからの出力信号の値はすべて０
となる。そして、表示データ用メモリからの出力信号の
論理和の結果とバンクメモリからの出力信号の反転結果
の論理積は、表示データ用メモリからの出力信号の論理
和の結果が１のとき１、表示データ用メモリからの出力
信号の論理和の結果が０のとき０となり、上記論理積の
結果と差込データ用メモリからの出力信号との論理和
は、差込データメモリからの出力信号が全て０だから結
果はすべて０となる。従って、この場合、画面上には表
示用データメモリの合成出力である画像のみが表示され
る。
央演算装置のコントロールデータによって）差込データ
用メモリの出力を選択しないとき、バンクメモリの出力
を選択しないので、差込データ用メモリからの出力信号
の値およびバンクメモリからの出力信号の値はすべて０
となる。そして、表示データ用メモリからの出力信号の
論理和の結果とバンクメモリからの出力信号の反転結果
の論理積は、表示データ用メモリからの出力信号の論理
和の結果が１のとき１、表示データ用メモリからの出力
信号の論理和の結果が０のとき０となり、上記論理積の
結果と差込データ用メモリからの出力信号との論理和
は、差込データメモリからの出力信号が全て０だから結
果はすべて０となる。従って、この場合、画面上には表
示用データメモリの合成出力である画像のみが表示され
る。
【００１０】
【実施例】図１は、本発明に基づく表示制御装置におけ
る一実施例として、表示用データメモリの数が画像演算
装置により４つに規定されている場合の回路構成例を示
す。図１には、図示しない本体装置（例えば、超音波診
断装置、ワークステーション等の端末装置等）側のＣＰ
Ｕ（中央演算装置）３とデータ及びアドレスバス４とコ
ントロールバス５を介して接続している画像演算装置と
しての画像用ＬＳＩ１と、画像用ＬＳＩ１とバス６を介
してそれぞれ接続している、表示データ用メモリとして
の主グラフィックメモリ１１〜１４（プレーン１〜
４）、バンクメモリ１５、及び差込データ用メモリとし
てのグラフィックメモリ１６と、ＣＰＵ３び画像用ＬＳ
Ｉ１と接続すると共に、主グラフィックメモリ１１〜１
４、バンクメモリ１５、及びグラフィックメモリ１６と
接続してそれらメモリの入出力選択制御を行なうメモリ
制御回路２が図示されると共に、メモリ１１〜１６の出
力データをそれぞれパラレル／シリアル変換するＰ−Ｓ
変換器２１〜２６と、Ｐ−Ｓ変換器２１〜２６の出力信
号４１〜４６と、Ｐ−Ｓ変換器２１〜２４の出力信号４
１〜４４を入力とするＯＲ回路３１と、Ｐ−Ｓ変換器２
５の出力信号４５の反転結果を出力するインバータ３２
と、ＯＲ回路３１の出力４７とインバータ３２の出力４
５´とを入力とするＡＮＤ回路３３と、ＡＮＤ回路の出
力４８とグラフィックメモリ１６の出力信号４６とを入
力とするＯＲ回路３４から構成されるデータ合成回路が
示されている。合成回路の出力４９はＣＲＴ画面にグラ
フィック画像として表示される。
る一実施例として、表示用データメモリの数が画像演算
装置により４つに規定されている場合の回路構成例を示
す。図１には、図示しない本体装置（例えば、超音波診
断装置、ワークステーション等の端末装置等）側のＣＰ
Ｕ（中央演算装置）３とデータ及びアドレスバス４とコ
ントロールバス５を介して接続している画像演算装置と
しての画像用ＬＳＩ１と、画像用ＬＳＩ１とバス６を介
してそれぞれ接続している、表示データ用メモリとして
の主グラフィックメモリ１１〜１４（プレーン１〜
４）、バンクメモリ１５、及び差込データ用メモリとし
てのグラフィックメモリ１６と、ＣＰＵ３び画像用ＬＳ
Ｉ１と接続すると共に、主グラフィックメモリ１１〜１
４、バンクメモリ１５、及びグラフィックメモリ１６と
接続してそれらメモリの入出力選択制御を行なうメモリ
制御回路２が図示されると共に、メモリ１１〜１６の出
力データをそれぞれパラレル／シリアル変換するＰ−Ｓ
変換器２１〜２６と、Ｐ−Ｓ変換器２１〜２６の出力信
号４１〜４６と、Ｐ−Ｓ変換器２１〜２４の出力信号４
１〜４４を入力とするＯＲ回路３１と、Ｐ−Ｓ変換器２
５の出力信号４５の反転結果を出力するインバータ３２
と、ＯＲ回路３１の出力４７とインバータ３２の出力４
５´とを入力とするＡＮＤ回路３３と、ＡＮＤ回路の出
力４８とグラフィックメモリ１６の出力信号４６とを入
力とするＯＲ回路３４から構成されるデータ合成回路が
示されている。合成回路の出力４９はＣＲＴ画面にグラ
フィック画像として表示される。
【００１１】本実施例の場合、４つのグラフィックプレ
ーン１〜４（グラフィックメモリ１１〜１４）は、例え
ば、プレーン１は赤、プレーン２は緑、プレーン３は
青、プレーン４を黒とし、且つプレーン１はアルファベ
ット、プレーン２は数字、プレーン３は図形、プレーン
４は絵文字といったように意味のある表示を行なう。こ
のとき、これらの表示のほかに、例えば、メニューのよ
うな、特別に表示したい図形、文字等を表示するには、
ホストとしてのＣＰＵ３からのコントロールデータによ
りメモリ選択回路２がバンクメモリ１５を選択する。一
方、特別に表示したい図形、文字等がない場合には主グ
ラフィックメモリ１１〜１４の何れかのみを選択する。
ーン１〜４（グラフィックメモリ１１〜１４）は、例え
ば、プレーン１は赤、プレーン２は緑、プレーン３は
青、プレーン４を黒とし、且つプレーン１はアルファベ
ット、プレーン２は数字、プレーン３は図形、プレーン
４は絵文字といったように意味のある表示を行なう。こ
のとき、これらの表示のほかに、例えば、メニューのよ
うな、特別に表示したい図形、文字等を表示するには、
ホストとしてのＣＰＵ３からのコントロールデータによ
りメモリ選択回路２がバンクメモリ１５を選択する。一
方、特別に表示したい図形、文字等がない場合には主グ
ラフィックメモリ１１〜１４の何れかのみを選択する。
【００１２】本実施例における合成回路の動作として、
ＣＰＵ３のコマンド等により画面上で指定される任意の
部分を同一色（例えば、白）にする値をバンクメモリ１
５に書き込むと、その値に対応する出力信号４５はイン
バータ３２で反転され主グラフィックメモリ１１〜１４
の出力信号４１〜４４の論理和の結果４７とＡＮＤがと
られる。その結果（出力信号）４８はコマンドによって
指定された部分だけが同一色で塗りつぶされた表示画面
となる信号となる。また、バンクメモリ１５と同様な方
法で新たなグラフィックメモリ１６が選択され、バンク
メモリによって同一色に塗りつぶされた部分に、プレー
ン１１〜１４とは独立したプレーン１６の図形、文字等
を、塗りつぶされた色とは異なった目立つ色彩で画面上
に表示するためグラフィックメモリ１６からの信号４６
は、上述の主グラフィックメモリ１１〜１４（既存プレ
ーン）の出力信号のＯＲの結果である信号４７とインバ
ータ３２の出力４５´との論理積の結果である出力信号
４８とＯＲがとられ、その出力信号４９はＣＲＴ画面の
指定された部分に表示される。図２に出力信号４１〜４
８のチャートを示す。
ＣＰＵ３のコマンド等により画面上で指定される任意の
部分を同一色（例えば、白）にする値をバンクメモリ１
５に書き込むと、その値に対応する出力信号４５はイン
バータ３２で反転され主グラフィックメモリ１１〜１４
の出力信号４１〜４４の論理和の結果４７とＡＮＤがと
られる。その結果（出力信号）４８はコマンドによって
指定された部分だけが同一色で塗りつぶされた表示画面
となる信号となる。また、バンクメモリ１５と同様な方
法で新たなグラフィックメモリ１６が選択され、バンク
メモリによって同一色に塗りつぶされた部分に、プレー
ン１１〜１４とは独立したプレーン１６の図形、文字等
を、塗りつぶされた色とは異なった目立つ色彩で画面上
に表示するためグラフィックメモリ１６からの信号４６
は、上述の主グラフィックメモリ１１〜１４（既存プレ
ーン）の出力信号のＯＲの結果である信号４７とインバ
ータ３２の出力４５´との論理積の結果である出力信号
４８とＯＲがとられ、その出力信号４９はＣＲＴ画面の
指定された部分に表示される。図２に出力信号４１〜４
８のチャートを示す。
【００１３】図３及び図４は上記実施例に基づく画像表
示例である。図３Ａは主グラフィックメモリ１〜４のみ
による通常表示であり画面３０に表示されている図形３
１が示されている。図３Ｂはバンクメモリ１５及びグラ
フィックメモリ１６によって図３Ａの通常表示画面に差
込み表示（独立した部分画像として表示）されたメニュ
ー３２が示されている。図４Ａは既存プレーン（主グラ
フィックメモリ１〜４）のみによる図形、文字記号の通
常表示例であり、図４Ｂには、破線部分３５、３６に対
応する部分の図４Ａの記号（画面左の「△○」）と数字
（画面右の「４５６」）が予めバンクメモリ１５の要素
のとる値によって消去され、次に、グラフィックメモリ
１６によって破線部分３５に差込み表示した記号（画面
左の破線部分４５の「αβ，γ，Ωπ」）と、破線部分
３６に差込み表示した文字及び記号（画面右の「東芝，
φψ」）が表示されている。
示例である。図３Ａは主グラフィックメモリ１〜４のみ
による通常表示であり画面３０に表示されている図形３
１が示されている。図３Ｂはバンクメモリ１５及びグラ
フィックメモリ１６によって図３Ａの通常表示画面に差
込み表示（独立した部分画像として表示）されたメニュ
ー３２が示されている。図４Ａは既存プレーン（主グラ
フィックメモリ１〜４）のみによる図形、文字記号の通
常表示例であり、図４Ｂには、破線部分３５、３６に対
応する部分の図４Ａの記号（画面左の「△○」）と数字
（画面右の「４５６」）が予めバンクメモリ１５の要素
のとる値によって消去され、次に、グラフィックメモリ
１６によって破線部分３５に差込み表示した記号（画面
左の破線部分４５の「αβ，γ，Ωπ」）と、破線部分
３６に差込み表示した文字及び記号（画面右の「東芝，
φψ」）が表示されている。
【００１４】本実施例において、ＣＰＵは本体装置（例
えば、超音波診断装置、ワークステーション等の端末装
置等）側にあるものとしたが、表示制御装置及びＣＲＴ
を含む表示系からなる表示装置側にあってもよい。
えば、超音波診断装置、ワークステーション等の端末装
置等）側にあるものとしたが、表示制御装置及びＣＲＴ
を含む表示系からなる表示装置側にあってもよい。
【００１５】また、他の実施例として差込データ用メモ
リを複数揃えた表示制御装置がある。この場合は、合成
回路を、表示データ用メモリからの出力信号の論理和の
結果と前記バンクメモリからの出力信号の反転との論理
積の結果と、少なくとも２つの差込データ用メモリから
の出力信号の論理和の結果と、の論理和を出力信号とす
るよう構成することにより、前述の実施例と同様の作用
効果を得ることができる。以上本発明の実施例について
説明したが、本発明は上記実施例に限定されるものでは
なく、種々の変形実施が可能であることはいうまでもな
い。
リを複数揃えた表示制御装置がある。この場合は、合成
回路を、表示データ用メモリからの出力信号の論理和の
結果と前記バンクメモリからの出力信号の反転との論理
積の結果と、少なくとも２つの差込データ用メモリから
の出力信号の論理和の結果と、の論理和を出力信号とす
るよう構成することにより、前述の実施例と同様の作用
効果を得ることができる。以上本発明の実施例について
説明したが、本発明は上記実施例に限定されるものでは
なく、種々の変形実施が可能であることはいうまでもな
い。
【００１６】
【発明の効果】上記により本発明のグラフィック表示装
置によれば、従来、画像用ＬＳＩによって規定されてい
るプレーン数以上のプレーンを持つことが可能となるの
で、画像用ＬＳＩによって規定されるプレーンの出力の
合成画像の任意の部分を消去してその部分に新たな画像
を表示できる。例えば、マーカー、キャラクタ、計測デ
ータ，オートデータ等の合成画像と同一の画面上にメニ
ュー等を合成表示したり、そのメニューを消去したりで
きる。また、これにより画面上で切換えメニュー等を表
示することができるためオペレータの負担を軽減するこ
とができる。
置によれば、従来、画像用ＬＳＩによって規定されてい
るプレーン数以上のプレーンを持つことが可能となるの
で、画像用ＬＳＩによって規定されるプレーンの出力の
合成画像の任意の部分を消去してその部分に新たな画像
を表示できる。例えば、マーカー、キャラクタ、計測デ
ータ，オートデータ等の合成画像と同一の画面上にメニ
ュー等を合成表示したり、そのメニューを消去したりで
きる。また、これにより画面上で切換えメニュー等を表
示することができるためオペレータの負担を軽減するこ
とができる。
【００１７】更に、本発明によりグラフィックコントロ
ールの構成が簡素化するので、制御できるグラフィック
プレーンの少ない簡易的なグラフィックコントローラで
も多数のプレーンを持つことができる。
ールの構成が簡素化するので、制御できるグラフィック
プレーンの少ない簡易的なグラフィックコントローラで
も多数のプレーンを持つことができる。
【図１】本発明に基づくグラフィック表示装置の回路の
構成例を示す。
構成例を示す。
【図２】出力信号の例を示す。
【図３】本発明を用いた画面の表示例を示し、部分図Ａ
は通常表示の例を、部分図Ｂは部分図Ａの画面にメニュ
ーの差込み表示を行なった例を示す。
は通常表示の例を、部分図Ｂは部分図Ａの画面にメニュ
ーの差込み表示を行なった例を示す。
【図４】本発明を用いた画面の表示例を示し、部分図Ａ
は通常表示の他の例を、部分図Ｂは部分図Ａの画面に文
字および記号の差込み表示を行なった例を示す。
は通常表示の他の例を、部分図Ｂは部分図Ａの画面に文
字および記号の差込み表示を行なった例を示す。
【図５】従来のグラフィック表示装置の構成例を示す。
１ 画像用ＬＳＩ１（画像演算装置） ２ メモリ選択回路 ３ ＣＰＵ（中央演算装置） ６ バス １１〜１４ 主グラフィックメモリ（表示データ用メモ
リ） １５ バンクメモリ １６ グラフィックメモリ（差込データ用メモリ） ４１〜４６ 出力信号 ４５´ 反転結果
リ） １５ バンクメモリ １６ グラフィックメモリ（差込データ用メモリ） ４１〜４６ 出力信号 ４５´ 反転結果
Claims (3)
- 【請求項１】 中央演算装置と接続する画像演算装置
と、前記画像演算装置とバスを介してそれぞれ接続す
る、少なくとも２つの表示データ用メモリ、バンクメモ
リ、及び差込データ用メモリと、 前記中央演算装置及び前記画像演算装置と接続すると共
に、前記表示データ用メモリ、前記バンクメモリ、及び
前記差込データ用メモリと接続しそれらメモリの入出力
選択制御を行なうメモリ選択回路と、 前記表示データ用メモリからの出力信号の論理和の結果
と前記バンクメモリからの出力信号の反転との論理積の
結果と前記差込データ用メモリからの出力信号との論理
和の結果を出力信号とするよう構成した合成回路と、を
備え、 前記メモリ選択回路が前記差込データ用メモリの出力を
選択しないとき、前記バンクメモリの出力を選択しない
ことを特徴とする表示制御装置。 - 【請求項２】 請求項１記載の表示制御装置において、
メモリ選択回路がバンクメモリの出力を選択しないとき
差込データ表示用メモリの出力を選択しないことを特徴
とする表示制御装置。 - 【請求項３】 請求項１または２記載の表示制御装置に
おいて、少なくとも２つの差込データ用メモリを有し、
合成回路が、表示データ用メモリからの出力信号の論理
和の結果とバンクメモリからの出力信号の反転との論理
積の結果と、前記各々の差込データ用メモリからの出力
信号の論理和の結果と、の論理和を出力信号とするよう
構成されていることを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00527592A JP3242965B2 (ja) | 1992-01-16 | 1992-01-16 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00527592A JP3242965B2 (ja) | 1992-01-16 | 1992-01-16 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05188904A JPH05188904A (ja) | 1993-07-30 |
| JP3242965B2 true JP3242965B2 (ja) | 2001-12-25 |
Family
ID=11606694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00527592A Expired - Fee Related JP3242965B2 (ja) | 1992-01-16 | 1992-01-16 | 表示制御装置 |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010122735A (ja) * | 2008-11-17 | 2010-06-03 | Toshiba Information Systems (Japan) Corp | インタフェース装置及びインタフェース用プログラム |
-
1992
- 1992-01-16 JP JP00527592A patent/JP3242965B2/ja not_active Expired - Fee Related
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| JPH05188904A (ja) | 1993-07-30 |
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