JP3242736U - 電力半導体モジュール - Google Patents

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Abstract

Figure 0003242736000001
【課題】高出力密度または高電流容量の電力半導体モジュールを提供する。
【解決手段】電力半導体モジュール（１００）は、封止部（２）と、ワイドバンドギャップ半導体材料を基材とした複数の半導体チップ（１）とを有する。当該複数の半導体チップは、封止部に埋め込まれる。上から見た場合、封止部は、外形（２１）によって横方向に規定されている。外形によって囲まれた領域が封止部のベース領域を形成する。当該複数の半導体チップは、ベース領域に突き出されると、突き出した当該複数の半導体チップ全体でベース領域の面積の少なくとも６％の面積を占めるように配置される。
【選択図】図２

Description

電力半導体モジュールを説明する。
電力半導体モジュールは、産業用モータードライブ、埋め込み型モータードライブ、無停電電源装置、ＡＣ／ＤＣ電源などの電力変換装置に大々的に使われており、溶接電源にも使われる。また、電力半導体モジュールは、風力原動機、太陽電池、潮力発電所などの再生可能エネルギー用のインバータ、電気自動車でも広く使われている。
解決すべき１つのタスクは、改良された電力半導体モジュール、特に、高出力密度または高電流容量の電力半導体モジュールを説明することである。
本開示の実施の形態は、改良された電力半導体モジュールに関する。
一実施の形態によると、電力半導体モジュールは、封止部と、ワイドバンドギャップ半導体材料を基材とした複数の半導体チップとを有する。当該複数の半導体チップは、封止部に埋め込まれている。上から見た場合、封止部は、外形によって横方向に規定される。外形によって囲まれた領域は、封止部のベース領域を形成する。当該複数の半導体チップは、ベース領域に突き出されると、突き出した当該複数の半導体チップ全体でベース領域の面積の少なくとも６％の面積を占めるように配置される。
電力半導体モジュールの開発は、高い出力密度、高い電流容量、および高い電力変換効率に強く焦点を当てている。その他の重要な目標は、寿命、コスト、および品質である。電力モジュールにおいて高い出力密度を実現するために、一般的に使われているシリコンＩＧＢＴの代わりに、炭化ケイ素ＭＯＳＦＥＴなどのワイドバンドギャップ素子を用いることができる。ワイドバンドギャップ素子の使用には、高い電気的要件、電磁的要件、および熱的要件が伴う。
特に高速スイッチングがワイドバンドギャップ素子の鍵となる特徴である。高速スイッチングは、転流ループの漏れインダクタンスによって過電圧の発生に繋がり、スイッチング損失およびＥＭＩエミッションが大きくなってしまう。
たとえば炭化ケイ素ウエハが高価であり、ウエハプロセスにおける歩留り損失が比較的高いので、通常、辺長が６ｍｍよりも長い炭化ケイ素チップを製造する可能性は大きくない。製造における歩留り損失の割合を低く抑える必要がある。よって、実用可能なチップサイズ、故に有効なアクティブ領域のサイズ、故に１つの炭化ケイ素チップの電流容量は、最大で２０ｍｍの辺長が可能であるシリコンＩＧＢＴチップと比較して小さい。そのため、電力半導体モジュールの電流容量を十分に高くするためには、いくつかの炭化ケイ素チップを電気的に並列に配置しなければならない。
たとえば電気的に並列接続されたチップを用いると、アクティブ領域の合計が同等に大きい数個のチップのみを有した電力モジュールの面積要件よりも面積要件が高くなってしまう。特に、基板上の誘電性ゲルにチップが埋め込まれている標準的な電力半導体モジュールでは、十分な電気的絶縁および／または位置合わせトレランスを確保するためには、チップ間に比較的大きな空間がなければならない。しかしながら、電力半導体モジュールのサイズが大きくなると、転流ループにおける漏れインダクタンスが大きくなり、導通損失およびスイッチング損失が大きくなってしまう。これに加えて、モジュールのサイズが大きくなるとパッケージの重量が大きくなり、材料コストが増えるだけでなく、顧客の用途に合わせて電力半導体モジュールを集積する上で不利となり、顧客の支持が減ってしまう。
提案する設計は、市場において最も重要なベンチマーク基準の１つである高密度の半導体チップであるため、低漏れインダクタンスおよび高電流密度、すなわち、高出力密度を特徴とする。
ワイドバンドギャップ半導体は、様々な半導体の種類の中でもバンドギャップがハイエンドである半導体と一般に理解されており、バンドギャップは少なくとも３ｅＶまたは少なくとも３．２ｅＶなどである。たとえば、半導体材料は、４Ｈ－ＳｉＣ、ＧａＮ（窒化ガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）、またはＣ（ダイアモンド）などのＳｉＣ（炭化ケイ素）である。
電力半導体モジュールを１０Ａよりも大きい電流を扱うように設計してもよい。電力半導体モジュールは、１ｋＶ未満の電圧に合わせて設計された低電圧モジュールであってもよく、１ｋＶ～３０ｋＶの間の電圧に合わせて設計された中電圧モジュールであってもよい。たとえば、電力半導体モジュールの定格電圧は、６５０Ｖ以上１３００Ｖ以下である。
複数の半導体チップが封止部に埋め込まれている、すなわち、封止部によって少なくとも一部がぴったりと囲まれている。たとえば、半導体チップは、封止部によって少なくとも横方向が囲まれている。封止部は、半導体チップの上面も被覆する。
これらの半導体チップは、たとえば封止部を貫通する断面（以下、配置面とも称す）に対して重なり合わないように配置される。すなわち、これらの半導体チップのすべてがこの配置面に突き出されると、いずれの２つの突き出した半導体チップも重なり合わない、または、すべての突き出した半導体チップのうちいずれの２つの半導体チップも互いに間隔を空けて設けられる。これらの半導体チップは、配置面がすべての半導体チップを貫通するように配置されてもよい。半導体チップの延在主面は、配置面に平行であってもよい。
封止部は、上面と下面とを有し得る。たとえば、上面および／もしくは下面は、平坦な面であってもよく、ならびに／または互いに平行であってもよい。封止部の上面が電力半導体モジュールの上面の一部を形成してもよく、電力半導体モジュールの上面のすべてを形成してもよい。封止部の下面は、たとえば基板と接している。
封止部の厚さ、すなわち、上面と下面との間の封止部の長さは、たとえば、上面および／または下面の横方向の最小長さよりも小さい。封止部の延在主面は、たとえば封止部の上面および／または下面に平行である。封止部の上面および／もしくは下面ならびに／または延在主面は、配置面に平行して延在してもよい。
上述した上から見た図は、特に、配置面に垂直な視線方向および／もしくは封止部の延在主面に垂直な視線方向で見た図、ならびに／または、封止部の上面または下面に向けて上から見た図である。したがって、ここおよび以下で言う「横方向に」という表示は、たとえば、配置面に平行な方向ならびに／または封止部の延在主面に平行な方向ならびに／または封止部の上面および／もしくは下面に平行な方向を指す。このような方向を、たとえば、横方向とも称す。
封止部の外形は、上から見た場合、封止部のベース領域（封止部のフットプリントとも呼ばれる）を規定する。ベース領域は、たとえば、配置面に平行な面および／もしくは封止部の延在主面に平行な面および／もしくは封止部の上面ならびに／または下面に平行な面である。特に、ベース領域は、途切れることなく連続した面である。この外形は、多角形、たとえば、長方形や正方形の外形であってもよい。ベース領域は、封止部の上面および／または下面に一致してもよい。
これらの半導体チップがベース領域に突き出されると、突き出した半導体チップ全体でベース領域の面積の少なくとも６％または少なくとも６．５％または少なくとも７％または少なくとも７．３％または少なくとも７．８％を被覆する。すなわち、突き出したこれらの半導体チップがベース領域のその部分を被覆する。たとえば、１つの突き出した半導体チップの面積は、当該半導体チップの突出した半導体本体の面積によって与えられる。
ここおよび以下における表面または側面への突き出しは、垂直な突き出しであると理解されたい。
さらなる実施の形態によると、半導体チップは、電子スイッチであり、たとえば、トランジスタまたはサイリスタである。また、半導体チップは、１つ以上のダイオードを含んでもよい。
さらなる実施の形態によると、半導体チップは、ＩＧＢＴもしくはＭＯＳＦＥＴもしくはＪＦＥＴもしくはＨＥＭＴもしくはサイリスタを含む、またはＩＧＢＴもしくはＭＯＳＦＥＴもしくはＪＦＥＴもしくはＨＥＭＴもしくはサイリスタから構成される。
さらなる実施の形態によると、半導体チップは、ＳｉＣまたはＧａＮまたはダイアモンドを基材とする。
さらなる実施の形態によると、半導体チップの少なくとも一部は、電気的に並列接続される。
さらなる実施の形態によると、半導体チップは、ハーフブリッジ配置で接続される。
たとえば、ハーフブリッジは、２つの直流接続点（正の接続点と負の接続点）の間に直列接続され、間に交流接続点または出力接続点を提供する２つのスイッチ構造を備えた電気回路である。直流接続点および交流接続点は、電力半導体モジュールの端子に電気的に接続されてもよい。各スイッチ構造は、たとえば電気的に並列接続された１つ以上の半導体チップを有してもよい。各スイッチ構造は、１つ以上の電子スイッチを有してもよく、オプションで、１つ以上のダイオードを有してもよい。
電力半導体モジュールは、整流器など、たとえば電気自動車のバッテリなどのバッテリまたは直流リンクに供給される直流電圧に交流電圧を変換する電気変換装置において使われてもよい。また、コンバータは、電気自動車のモーターなどの電動モーターに供給される交流電圧を直流電圧から生成するインバータであることも可能である。たとえば、このようなインバータは、太陽光発電システムにおいて使われる。電力半導体モジュールは、電気自動車、二輪車、バス、舗装されていない道路の工事車両、トラックなどの自動車、または充電ステーション、もしくは入力された電流／電圧の周波数を別の周波数に変換する周波数変換器において使うことができる。
さらなる実施の形態によると、これらの半導体チップは、少なくとも２つの群で接続される。第１群は、たとえば、ハイサイドの負荷に対して使用できる。たとえば、ハーフブリッジのハイサイドの少なくとも一部を形成する。第２群は、たとえば、ローサイドの負荷に対して使用できる。たとえば、ハーフブリッジのローサイドの少なくとも一部を形成する。特に、１つの群は複数の半導体チップを含む。たとえば、１つの群内において、複数の半導体チップまたはこれらの半導体チップの少なくとも一部が並列接続される。第１群および第２群は、各々、前述のスイッチ構造のうちの１つを形成してもよい。特に、第１群および第２群は、直列接続されてもよい。
たとえば、第１群は、２つの列に分けられる。第１群の各列では、いくつかの半導体チップが前後に配置され、列内で並列接続されている。ここで、「前後に」とは、長手方向を指す。たとえば、これらの列は互いに平行に延在する。
第２群は、たとえば２つの列に分けられる。第２群の各列では、いくつかの半導体チップが前後に配置され、列内で並列接続されている。たとえば、これらの列は互いに平行に延在する。
第１群の２つの列の間で、第２群の２つの列を左右方向に配置できる。左右方向とは、これらの列の延在方向（長手方向）に垂直な方向である。長手方向および左右方向は、特に、配置面に平行な方向および／もしくは延在主面に平行な方向および／もしくは封止部の上面ならびに／または下面に平行な方向である。これらの半導体チップは、第２群の２つの列の間を延在するミラー面またはミラー軸に対して鏡面対称に配置されてもよい。
この特別な配置は、電気接続部の数を減らすことに繋がり、電流の平衡化およびスイッチングの均一性を改善する。上述したように、各群が少なくとも２つの列を同軸配置した２つの群に半導体チップを配置することは、漏れインダクタンスの低減に繋がり、高出力密度を可能にすることを、シミュレーションの助けを借りて示すことができる。
さらなる実施の形態によると、封止部は、トランスファー成形体または射出成形体である。特に、封止部は、トランスファー成形プロセス、たとえば、フィルム補助トランスファー成形、または射出成形プロセスによって製造され得る。
さらなる実施の形態によると、封止部は、熱硬化性材料、熱可塑性材料のうち１つ以上を含む、または当該１つ以上から構成される。
封止部は、ポリマー材料、たとえば、充填もしくは無充填成形材料、充填もしくは無充填熱可塑性材料、充填もしくは無充填熱硬化性材料、充填もしくは無充填積層体、繊維強化積層体、繊維強化ポリマー積層体、フィラー粒子を有する繊維強化ポリマー積層体からなる群のうち１つ以上を含む、または当該１つ以上から構成されてもよい。
熱硬化性材料は、樹脂、たとえばエポキシ樹脂を含む、またはエポキシ樹脂から構成されてもよい。熱可塑性材料は、ＰＥＩ（ポリエーテルイミド）、ＰＥＳ（ポリエーテルサルフォン）、ＰＰＳ（ポリフェニレンサルファイド）、もしくはＰＡＩ（ポリアミドイミド）、または、ＰＢＴ（ポリブチレンテレフタレート）もしくはＰＥＴ（ポリエチレンテレフタレート）などのその他の熱可塑性材料からなる群から選択される１つ以上の材料を含む、または当該１つ以上の材料から構成されてもよい。熱可塑性材料は、成形時または積層時の圧力および熱の作用によって溶融し、冷却して圧力を逃したあとには逆に硬化する。
たとえば、封止部は、フェノール樹脂、臭素化樹脂、アミノ樹脂、ノボラック型エポキシ樹脂からなる群から選択される少なくとも１つの基材を含む。ノボラック樹脂は、フェノールおよびホルムアルデヒドに由来する低分子量ポリマーであり、たとえば、フェノールに対するホルムアルデヒドの割合は、１未満である。
上述した材料の絶縁強度が高いので、半導体チップ間の距離、特に電位が異なる半導体チップ間の距離を小さくできるようになる。さらには、温度および湿度が高いときに、たとえば、ゲルを用いた封止部を用いた場合よりも高い信頼性を実現できる。
さらなる実施の形態によると、これらの半導体チップのアクティブ領域がベース領域に突き出された場合、半導体チップのアクティブ領域全体でベース領域の面積の少なくとも４％または少なくとも４．３％または少なくとも４．７％または少なくとも５．２％を占める。
半導体チップのアクティブ領域は、半導体の活動が動作時に生じる領域であり、たとえば、電荷担体が流れたり、スイッチング処理が生じたりする。たとえば、アクティブ領域は、たとえば上面接触によって電気的に接触した半導体チップの半導体本体の領域によって規定される。半導体チップごとに、アクティブ領域の面積または体積は、当該半導体チップの面積または体積の少なくとも０．５または少なくとも３分の２であってもよい。
さらなる実施の形態によると、電力半導体モジュールは、基板を備える。基板は、たとえば、電力半導体モジュールの耐荷重部品である。たとえば、基板は、自立型である、すなわち、本来機械的に安定している。
さらなる実施の形態によると、これらの半導体チップは、基板の上面に実装され、当該上面で電気的に接続される。たとえば、半導体チップは、当該上面にはんだ付け、焼結、または接着される。たとえば、上述した上から見た図は、基板の上面に向けて上から見た図である。たとえば、封止部のベース領域の面積は、基板の総面積および／または基板の上面の面積よりも大きい。たとえば、封止部の下面の一部は、ぴったり合わさって基板の上面に載せられ、当該上面を模倣し、当該上面に接触している。封止部の下面の別の一部は、基板の下面と面一であってもよい。
さらなる実施の形態によると、これらの半導体チップ全体で基板の上面の少なくとも７．０％または少なくとも７．５％または少なくとも８％または少なくとも９％または少なくとも９．５％を被覆する。上面の残りの部分、または上面の残りの部分の大部分が封止部によって被覆されてもよい。
さらなる実施の形態によると、これらの半導体チップのアクティブ領域全体で基板の上面の面積の少なくとも４．５％または少なくとも５％または少なくとも５．５％または少なくとも５．９％または少なくとも６．４％を被覆する。これは、アクティブ領域が上面に突き出された場合、この面積が被覆されることを意味する。
さらなる実施の形態によると、基板の上面にあるメタライゼーション上に半導体チップが配置されて電気的に接続される。メタライゼーションは、基板の上面にある層であってもよい。たとえば、メタライゼーションは、基板の上面にある金属領域のすべてを含む。たとえば、上面にあるメタライゼーションは、パターニングされており、互いに絶縁または互いに間隔を空けて配置された複数の領域を含む。すなわち、基板の上面の一部が金属で形成され、一部が絶縁材料で形成されてもよい。
さらなる実施の形態によると、これらの半導体チップ全体でメタライゼーションの面積の少なくとも７．５％または少なくとも８％または少なくとも９．５％または少なくとも１０％を被覆する。
さらなる実施の形態によると、これらの半導体チップのアクティブ領域または対応する突部全体でメタライゼーションの面積の少なくとも５．０％または少なくとも５．５％または少なくとも６．２％または少なくとも６．７％を被覆する。
たとえば、メタライゼーションは、少なくとも５つの主メタライゼーションストリップを含み、各主メタライゼーションストリップは、長手方向に延在する。すなわち、長手方向に平行に測定される主メタライゼーションストリップの長さは、長手方向に垂直に測定される左右方向の幅よりも大きい。
主メタライゼーションストリップを前後に配置し、左右方向に互いに間隔を空けて設け、長手方向に沿って互いに重なり合うようにすることができる。すなわち、長手方向への突部において、主メタライゼーションストリップの一部またはすべては、互いに重なり合う。たとえば、左右方向に対する２つの外側の主メタライゼーションストリップは、第１群の半導体チップに対応付けられる。２つの外側の主メタライゼーションストリップの各々の上には、第１群の半導体チップの１列、たとえば、１列だけが実装されて電気的に接続されてもよい。
外側の主メタライゼーションストリップに最も近い２つの主メタライゼーションストリップは、たとえば、第２群の半導体チップに割り当てられる。これらの主メタライゼーションストリップの各々の上には、第２群の半導体チップの１列、たとえば、１列だけが実装されて電気的に接続されてもよい。最も内側の主メタライゼーションストリップには半導体チップがなくてよい。たとえば、最も内側の主メタライゼーションストリップは、第２群の半導体チップと接触するため、および負荷端子に接続するために使われる。
この主メタライゼーションストリップの同軸配置は、漏れインダクタンスを低減できる。しかし、漏れインダクタンスは、集積密度を高くすることおよび関連する電流経路を短くすることによっても低減される。特に、前述のミラー面またはミラー軸に対して鏡面対称に主メタライゼーションストリップを配置することができる。対称にすることによって、かなり均一なスイッチング動作を確保できるようになる。
さらなる実施の形態によると、基板は、多層基板である。基板は、基板の上面にあるメタライゼーションと反対側にある基板の下面にあるメタライゼーションとの間に、たとえば、セラミックまたは充填プラスチック素材から形成された電気絶縁層を含んでもよい。セラミックは、ＡｌＮ、Ｓｉ３Ｎ４、ＳｉＯ２であってもよい。上面および下面にあるメタライゼーションは、銅、アルミニウム、または対応する合金であってもよく、銅、アルミニウム、または対応する合金を含んでもよい。
たとえば、下面にあるメタライゼーションは、上面にあるメタライゼーションとは電気的に絶縁されている。たとえば、下面にあるメタライゼーションは、予定されていた電力半導体モジュールの動作中に電流を通さない。たとえば、下面にあるメタライゼーションは、基板または半導体チップを冷却するおよび／または基板または半導体チップの熱を分散させるためだけに限定して使われてもよい。たとえば、下面にあるメタライゼーションは、ヒートシンク、たとえば、ベース板に接続するために使われる。
さらなる実施の形態によると、基板は、ＡＭＢ基板またはＤＢＣ基板またはＤＢＡ基板またはＩＭＳ基板である。ＡＭＢは、「Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｃｉｎｇ」を意味し、ＤＢＣおよびＤＢＡは、「Ｄｉｒｅｃｔ Ｂｏｎｄｅｄ Ｃｏｐｐｅｒ」および「Ｄｉｒｅｃｔ Ｂｏｎｄｅｄ Ａｌｕｍｉｎｕｍ」を意味する。ＩＭＳは、「Ｉｎｓｕｌａｔｅｄ Ｍｅｔａｌ Ｓｕｂｓｔｒａｔｅ」を意味し、特に充填プラスチック層が絶縁層として使われる。
さらなる実施の形態によると、電力半導体モジュールは、ベース板を備える。たとえば、ベース板は、金属または複合材料のうち１つ以上から形成される、または当該１つ以上を含む。たとえば、ベース板は、銅、アルミニウム、アルミニウム炭化ケイ素（ＡｌＳｉＣ）、マグネシウム炭化ケイ素（ＭｇＳｉＣ）のうち１つ以上を含む、または当該１つ以上から構成される。たとえば、予定されていた電力半導体モジュールの動作中、ベース板に電流は流れない。たとえば、ベース板は、基板などによって半導体チップから電気絶縁される。ベース板は、ヒートシンクであり得る。たとえば、ベース板は、電力半導体モジュールを冷却するおよび／または実装するためだけに設けられる。
さらなる実施の形態によると、基板は、ベース板上に実装される。特に、基板の下面は、ベース板に面する。たとえば、基板は、ベース板にはんだ付けまたは接着または焼結される。
さらなる実施の形態によると、ベース板は、電力半導体モジュールの下面の少なくとも一部を形成する。ベース板が存在しない場合、電力半導体モジュールの下面の少なくとも一部は、基板によって形成されてもよい。
少なくとも一実施の形態によると、電力半導体モジュールは、少なくとも１６個の半導体チップ、または少なくとも２０個の半導体チップを含む。たとえば、電力半導体モジュールは、最大で１００個または最大で５０個の半導体チップを含む。
さらなる実施の形態によると、各半導体チップの面積は、最大で６×６ｍｍ２または最大で５×５ｍｍ２である。これに代えてまたはこれに加えて、各半導体チップの面積は、少なくとも２×２ｍｍ２である。ここで言う面積とは、上から見た場合のこれらの半導体チップの面積、または、突き出したこれらの半導体チップの面積である。たとえば、半導体チップの最大辺長は、６ｍｍまたは５ｍｍである。
さらなる実施の形態によると、封止部のベース領域の面積は、最大で８０×８０ｍｍ２、たとえば、６９×７４ｍｍ２である。基板の上面の面積は、たとえば、最大で７５×７５ｍｍ２、たとえば、７５×７５ｍｍ２である。ベース板、たとえば、ベース板の下面の面積は、たとえばベース領域とほぼ同じ面積であり、たとえば最大で５％または最大で１０％または最大で２０％または最大で２５％のばらつきがある。
電力半導体モジュールの実施の形態例を様々な視点で示す。 電力半導体モジュールの実施の形態例を様々な視点で示す。 電力半導体モジュールの実施の形態例を様々な視点で示す。
以下では、電力半導体モジュールのさらなる詳細ついて、図面を参照しつつ、例示的な実施の形態を用いて説明する。さらなる理解のために添付の図面を用いる。図面では、同じ構造および／または同じ機能の要素には同じ参照符号が与えられ得る。言うまでもなく、図面に示す実施の形態は例示的な図示であり、必ずしも縮尺通りに描かれているわけではない。様々な図面に示す要素および構成部品が機能的に対応している限り、これらについての説明は続く図面ごとに繰り返さない。分かりやすくするために、すべての図面において、対応する参照符号を要素に必ずしも付すわけではない。
図１～図３は、電力半導体モジュールの実施の形態例を様々な視点で示す。
図１では、電力半導体モジュール１００の例示的な実施の形態を側断面図で示す。電力半導体モジュール１００は、たとえば、銅もしくはアルミニウム、またはアルミニウム炭化ケイ素（ＡｌＳｉＣ）もしくはマグネシウム炭化ケイ素（ＭｇＳｉＣ）などの複合材料から作られたベース板４を備える。ベース板４は、電力半導体モジュール１００のヒートシンクとして機能する。たとえば、基板３は、ベース板４の上面４０に接着またははんだ付けまたは焼結されて実装される。今回の場合、基板３は、３つの層３１、３２、３３を有する。層３３は、基板の下面を形成し、ベース板４の上面４０に面する、特に、熱的に接続される。たとえば、層３３は金属製、たとえば、銅製またはアルミニウム製または対応する合金製である。層３１は、基板３のメタライゼーションであり、基板３の上面３０に配置される。メタライゼーション３１と層３３との間には、たとえばセラミックまたは充填プラスチック素材の電気絶縁層３２が設けられる。メタライゼーション３１および層３３は、互いに電気的に絶縁されてもよい。基板は、たとえば、ＡＭＢ基板、ＤＢＣ基板、ＤＢＡ基板、またはＩＭＳ基板である。
いくつかの半導体チップ１が基板３０の上面３０に実装される。これらの半導体チップ１は、メタライゼーション３１に電気的および機械的に接続される。半導体チップ１は、ワイドバンドギャップまたは大きいバンドギャップを有する半導体材料を基材とした半導体チップである。たとえば、半導体材料のバンドギャップは、３．５ｅＶ以上である。半導体材料は、ＳｉＣまたはＧａＮまたはＣであり得る。たとえば、半導体チップは、ＭＯＳＦＥＴまたはＩＧＢＴまたはＪＦＥＴまたはＨＥＭＴまたはサイリスタである。
さらには、基板３の上面３０に封止部２が塗布される。半導体チップ１は、封止部２に埋め込まれ、封止部２によって横方向にこれらの半導体チップ１の上面でぴったり合わせて囲まれる。封止部２は、熱可塑性材料または熱硬化性材料であってもよい。たとえば、封止部２は、エポキシである。半導体チップ１を封止部２で囲むために、たとえば射出成形プロセスまたはトランスファー成形プロセスが使われた。
封止部２から横方向に電気接続部５が突き出ている。電気接続部５は、基板３の上面３０まで繋がっており、上面３０でメタライゼーション３１に電気的に接続される。たとえば、接続部５を介して電力半導体モジュール１００を電源に電気的に接続できる。
図２は、図１の電力半導体モジュール１００を上から見た図を示す、すなわち、電力半導体モジュール１００の上面１０１に向けて上から見た図である。横破線は、図１のイラストの断面Ｓを示す。
電力半導体モジュール１００の上面１０１は、封止部２によって形成される。反対側にある電力半導体モジュール１００の下面１０２は、ベース板４によって形成される。図２の上面図では、ベース板４の大部分および基板３が封止部２によって被覆されている（基板３は破線によって示されている）。図３は、同じ上面図を示すが、封止部２を省略して基板３上での半導体チップ１の配置を分かりやすくしている点が異なる。
図２に示す上面図では、封止部２が外形２１によって横方向に囲まれて規定されている。この外形２１は、平坦な領域（封止部２のベース領域またはフットプリントとも称す）を囲む。たとえば、ベース領域は、最大で８０×８０ｍｍ２である。半導体チップ１がベース領域に向けて突き出ている様子が示されている（破線枠）。半導体チップ１の各々の面積は、最大で６×６ｍｍ２であり、それぞれ２つの半導体チップ１が重なり合わないように配置されている。たとえば、突き出したこれらの半導体チップ１全体でベース領域の少なくとも７．８％を占める。たとえば、これらの半導体チップ１のアクティブ領域全体でベース領域の面積の少なくとも５．２％を占める。
図３を参照すると、ここでは、これらの半導体チップ１は、たとえば、基板３の上面３０の面積の少なくとも９．５％を被覆する。基板３の上面３０は、たとえば、最大で７５×７５ｍｍ２である。たとえば、これらの半導体チップ１のアクティブ領域全体で上面３０の面積の少なくとも６．４％を被覆する。さらには、たとえば、これらの半導体チップ１全体でメタライゼーション３１の面積の少なくとも１０％を被覆し、および／または、これらの半導体チップ１のアクティブ領域全体でメタライゼーション３１の面積の少なくとも６．７％を被覆する。
図２および図３に示すように、半導体チップ１は、４つの主メタライゼーションストリップ上に４つの列で配置される。これらの主メタライゼーションストリップは、長手方向に延在し、長手方向に垂直な左右方向に１つずつ配置される。中央には第５主メタライゼーションストリップが設けられる。これは、半導体チップ１によって被覆されない。
外側の２つの列の半導体チップ１は、第１群１０に対応付けられる。この第１群１０は、たとえば、ハーフブリッジのハイサイドである。外側の列の各列では、半導体チップ１が並列接続される。
２つの内側の列の半導体チップ１は、第２群１１に割り当てられる。第２群１１は、ハーフブリッジのローサイドを形成する。内側の列の各列内でも、半導体チップ１が並列接続される。第５主メタライゼーションストリップは、第２群１１に接触するために使われる。
２つの外側の列の半導体チップ１に割り当てられた主メタライゼーションストリップは、第１端子５を介して外部から接触できるようになっている。第１端子５は、封止部２から横方向に突き出ている。たとえば、第１端子５は、直流（＋）端子を形成する。内側の列の半導体チップ１に対応付けられた主メタライゼーションストリップは、第３端子７を介して互いに電気的かつ導電的に接続される。第１端子５のように、第３端子７は、外部と電気的接触を行うために封止部２から横方向に引き出されている。第３端子７は、たとえば、電力半導体モジュール１００の交流端子または出力端子を形成する。
内側の主メタライゼーションストリップは、第２端子６に電気的に接続される。第２端子６は、第１端子５と同じ側の封止部２から横方向に引き出されており、外部と電気的に接触できるようになっている。第２端子６は、たとえば、電力半導体モジュール１００の直流端子を形成する。
また、図３は、ボンディングワイヤ９を示す。ボンディングワイヤ９を介して、半導体チップ１のフロントコンタクトは、隣接する主メタライゼーションストリップまたはゲートメタライゼーションストリップに電気的かつ導電的に接続される。ゲートメタライゼーションストリップは、ゲート端子８に電気的に接続される。ゲート端子８も封止部２から横方向に引き出されている。
図３に示すように複数の半導体チップ１および主メタライゼーションストリップを鏡面対称に同軸配置することによって、電力半導体モジュール１００の浮遊インダクタンスが低減される。しかしながら、浮遊インダクタンス、したがって導通損失およびスイッチング損失も、集積密度を高くすることおよび関連する電流経路を短くすることによって低減される。さらには、対称にすることによって、かなり均一なスイッチング動作を確保できるようになる。
図１～図３に示す実施の形態は、電力半導体モジュールの例示的な実施の形態を表す。そのため、電力半導体モジュールのすべての実施の形態の全リストを表しているわけではない。実際の電力半導体モジュールは、たとえば、配置および要素が図示した例示的な実施の形態とは異なり得る。
参照符号の一覧
１ 半導体チップ
２ 封止部
３ 基板
４ ベース板
５ 第１端子
６ 第２端子
７ 第３端子
８ ゲート端子
９ ボンディングワイヤ
１０ 第１群
１１ 第２群
２１ 外形
３０ 基板３の上面
３１ メタライゼーション
３２ 電気絶縁層
３３ 層
４０ ベース板の上面
１００ 電力半導体モジュール
１０１ 電力半導体モジュールの上面
１０２ 電力半導体モジュールの下面
Ｓ 断面

Claims (15)

  1. 電力半導体モジュール（１００）であって、
    封止部（２）と、
    ワイドバンドギャップ半導体材料を基材とした複数の半導体チップ（１）とを備え、
    前記複数の半導体チップ（１）は、前記封止部（２）に埋め込まれており、
    上から見ると、前記封止部（２）は、外形（２１）によって横方向に規定され、前記外形（２１）によって囲まれた前記領域は、前記封止部（２）のベース領域を形成し、
    前記複数の半導体チップ（１）は、前記ベース領域に突き出されると、突出した前記複数の半導体チップ全体で前記ベース領域の前記面積の少なくとも６％の面積を占めるように配置される、電力半導体モジュール（１００）。
  2. 前記複数の半導体チップ（１）は、ＭＯＳＦＥＴまたはＩＧＢＴまたはＪＦＥＴまたはＨＥＭＴまたはサイリスタである、請求項１に記載の電力半導体モジュール（１００）。
  3. 前記複数の半導体チップ（１）は、ＳｉＣまたはＧａＮまたはダイアモンドを基材とする、請求項１または２に記載の電力半導体モジュール（１００）。
  4. 前記複数の半導体チップ（１）のうち少なくとも一部は、電気的に並列接続される、先行する請求項のいずれか１項に記載の電力半導体モジュール（１００）。
  5. 前記複数の半導体チップ（１）は、ハーフブリッジ構成で接続される、先行する請求項のいずれか１項に記載の電力半導体モジュール（１００）。
  6. 前記複数の半導体チップ（１）は、少なくとも２つの群（１０、１１）に分けられ、
    前記第１群（１０）は、前記ハイサイドの負荷に対して使用でき、
    前記第２群（１１）は、前記ローサイドの前記負荷に対して使用できる、請求項５に記載の電力半導体モジュール（１００）。
  7. 前記封止部（２）は、トランスファー成形体または射出成形体である、先行する請求項のいずれか１項に記載の電力半導体モジュール（１００）。
  8. 前記封止部（２）は、熱硬化性材料もしくは熱可塑性材料を含む、または熱硬化性材料もしくは熱可塑性材料から構成される、先行する請求項のいずれか１項に記載の電力半導体モジュール（１００）。
  9. 前記複数の半導体チップ（１）のアクティブ領域は、前記ベース領域に突き出されると、全体で前記ベース領域の前記面積の少なくとも４％を占める、先行する請求項のいずれか１項に記載の電力半導体モジュール（１００）。
  10. 基板（３）をさらに備え、
    前記複数の半導体チップ（１）は、前記基板（３）の上面（３０）に実装され、前記上面（３０）上で電気的に接続される、先行する請求項のいずれか１項に記載の電力半導体モジュール（１００）。
  11. 前記複数の半導体チップ（１）全体で前記基板（３）の前記上面（３０）の前記面積の少なくとも７．０％を被覆し、および／または、
    前記複数の半導体チップ（１）のアクティブ領域全体で前記上面（３０）の前記面積の少なくとも４．５％を被覆する、請求項１０に記載の電力半導体モジュール（１００）。
  12. 前記複数の半導体チップ（１）は、前記基板（３）の前記上面（３０）にあるメタライゼーション（３１）上に配置されて電気的に接続され、前記上面（３０）上で電気的に接続され、
    前記複数の半導体チップ（１）全体で前記メタライゼーション（３１）の面積の少なくとも７．５％を被覆し、および／または、
    前記複数の半導体チップ（１）の前記アクティブ領域全体で前記メタライゼーション（３１）の面積の少なくとも５％を被覆する、請求項１０または１１に記載の電力半導体モジュール（１００）。
  13. 前記基板（３）は、ＡＭＢ基板、ＤＢＣ基板、ＤＢＡ基板、またはＩＭＳ基板である、請求項１０～１２のいずれか１項に記載の電力半導体モジュール（１００）。
  14. ベース板（４）をさらに備え、
    前記基板（３）は、前記ベース板（４）上に実装される、請求項１０～１３のいずれか１項に記載の電力半導体モジュール（１００）。
  15. 前記電力半導体モジュール（１００）は、少なくとも１６個の半導体チップ（１）を含み、
    前記複数の半導体チップ（１）の各々の面積は、最大で６×６ｍｍ２であり、
    前記封止部（８）の前記ベース領域の面積は、最大で８０×８０ｍｍ２であり、
    前記基板（３）の前記上面（３０）の面積は、最大で７５×７５ｍｍ２である、請求項１０～１４のいずれか１項に記載の電力半導体モジュール（１００）。
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