JP3242376U - フリップチップボンディング構造及びその回路基板 - Google Patents

フリップチップボンディング構造及びその回路基板 Download PDF

Info

Publication number
JP3242376U
JP3242376U JP2023001255U JP2023001255U JP3242376U JP 3242376 U JP3242376 U JP 3242376U JP 2023001255 U JP2023001255 U JP 2023001255U JP 2023001255 U JP2023001255 U JP 2023001255U JP 3242376 U JP3242376 U JP 3242376U
Authority
JP
Japan
Prior art keywords
boundary
circuit
line
shadow
gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023001255U
Other languages
English (en)
Inventor
俊▲徳▼ 李
智明 彭
碧玉 彭
惠愈 ▲黄▼
Original Assignee
▲き▼邦科技股▲分▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ▲き▼邦科技股▲分▼有限公司 filed Critical ▲き▼邦科技股▲分▼有限公司
Application granted granted Critical
Publication of JP3242376U publication Critical patent/JP3242376U/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • H05K1/0269Marks, test patterns or identification means for visual or optical inspection
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0044Mechanical working of the substrate, e.g. drilling or punching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486Located on package parts, e.g. encapsulation, leads, package substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54493Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0104Properties and characteristics in general
    • H05K2201/0108Transparent
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10742Details of leads
    • H05K2201/10886Other details
    • H05K2201/10893Grouped leads, i.e. element comprising multiple leads distributed around but not through a common insulator
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】第1回線群及び第2回線群の境界位置を識別するか、或いは最小ギャップを有している隣接する回線位置を識別するフリップチップボンディング構造を提供する。【解決手段】フリップチップボンディング構造はチップ及び回路基板120を備える。チップは複数のバンプ111、112により回路基板に接合されている。回路基板は光透過性基板121と、第1回線群と、第2回線群と、境界回路124と、識別部材と、を有している。境界回路は、第1回線群と第2回線群との間に位置し、光透過性基板の表面に投影され、且つ表面には境界回路シャドウが形成されている。識別部材により境界回路シャドウを識別する。【選択図】図4

Description

本考案は、フリップチップボンディング構造とその回路基板に関し、特に、チップを回路基板に接合した後、回線群の境界位置、或いは、最小ギャップを有している隣接する回線位置を識別可能にするフリップチップボンディング構造とその回路基板に関する。
チップの微細化トレンドに合わせ、チップの複数のバンプ間のギャップも微細化し多様化しており(ギャップの違い、複数列で配列等)、チップに接合される回路基板の複数の回線間のギャップも微細化している。
しかしながら、前述した従来の技術では、回線間のギャップが異なる場合、バンプを回線に接合した後、回線間のギャップの変異領域の位置、或いは、最小ギャップを有している隣接する回線の位置が確認できなくなる。このため、バンプが回線に変移して接合されているかどうかを高速に検視できなくなる。
そこで、本考案者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本考案の提案に至った。
本考案は、上述に鑑みてなされたものであり、その目的は、第1回線群と第2回線群との境界位置を高速に識別可能にするか、或いは最小ギャップを有している隣接する回線位置を識別可能にするフリップチップボンディング構造及びその回路基板を提供することにある。
上記課題を解決するために、本考案のある態様のフリップチップボンディング構造は、チップ及び回路基板を備え、前記チップは複数の第1バンプ及び複数の第2バンプを有している。前記回路基板は、光透過性基板と、第1回線群と、第2回線群と、境界回路と、識別部材と、を含んで構成されている。前記光透過性基板は第1面及び第2面を有し、前記第1回線群、前記第2回線群、及び前記境界回路は前記第1面に設置され、前記境界回路は前記第1回線群と前記第2回線群との間に位置している。前記第1回線群は複数の第1回線を有し、隣接する前記第1回線の間には第1ギャップを有し、各前記第1回線は第1接合部を有し、各前記第1回線は前記第2面に投影されていると共に第1回線シャドウを形成している。各前記第1バンプは各前記第1接合部にそれぞれ接合され、各前記第1バンプは前記第2面に投影されていると共に第1バンプシャドウを形成している。前記第2回線群は複数の第2回線を有し、隣接する前記第2回線の間には第2ギャップを有し、前記第2ギャップは前記第1ギャップとは不等である。各前記第2回線は第2接合部を有し、各前記第2回線は前記第2面に投影されていると共に第2回線シャドウを形成している。各前記第2バンプは各前記第2接合部にそれぞれ接合され、各前記第2バンプは前記第2面に投影されていると共に第2バンプシャドウを形成している。前記境界回路は前記第2面に投影されていると共に境界回路シャドウを形成している。前記識別部材は前記第2面に位置し、縦線は前記境界回路シャドウ及び前記識別部材を通過している。
また、上記目的を達成するために、本考案のある態様の回路基板は、以下の構成を主に備える。光透過性基板と、第1回線群と、第2回線群と、境界回路と、識別部材と、を備えている。前記光透過性基板は第1面及び第2面を有し、前記第1回線群、前記第2回線群、及び前記境界回路は前記第1面に設置され、前記境界回路は前記第1回線群と前記第2回線群との間に位置している。前記第1回線群は複数の第1回線を有し、隣接する前記第1回線の間には第1ギャップを有し、各前記第1回線は第1接合部を有している。各前記第1回線は前記第2面に投影されていると共に第1回線シャドウを形成している。前記第2回線群は複数の第2回線を有し、隣接する前記第2回線の間には第2ギャップを有し、前記第2ギャップは前記第1ギャップとは不等である。各前記第2回線は第2接合部を有し、各前記第2回線は前記第2面に投影されていると共に第2回線シャドウを形成している。前記境界回路は前記第2面に投影されていると共に境界回路シャドウを形成している。前記識別部材は前記第2面に位置し、縦線は前記境界回路シャドウ及び前記識別部材を通過している。
本考案は上述のとおり構成されているので、以下に記載する効果を奏する。本考案は光透過性基板の第2面に露出している識別部材により、境界回路シャドウを精確に識別し、且つ識別部材及び境界回路シャドウにより第1回線群と第2回線群との境界位置を高速に識別するか、或いは最小ギャップを有している隣接する回線位置を識別する。これにより、誤判別を回避し、且つ回線を検視する時間を短縮し、後続の第1バンプ及び第2バンプが第1回線及び第2回線に変移して接合されているかどうかの判断または検視に寄与する。
本考案の他の目的、構成及び効果については、以下の考案の実施の形態の項から明らかになるであろう。
本考案の一実施例に係るフリップチップボンディング構造を示す断面図である。 本考案の一実施例に係るフリップチップボンディング構造のチップを示す底面図である。 本考案の一実施例に係るフリップチップボンディング構造を示す平面図である。 図3の部分拡大図である。 本考案の一実施例に係るフリップチップボンディング構造を示す底面図である。
以下、本考案の実施形態によるフリップチップボンディング構造及びその回路基板を図面に基づき説明する。本考案はこれらの実施形態に限定されるものではなく、以下に説明する部材、材料等は、本考案の趣旨の範囲内で種々改変することができるものである。
本考案に係るフリップチップボンディング構造100はチップ110及び回路基板120を備え、チップ110は複数の第1バンプ111及び複数の第2バンプ112により回路基板120に接合されている(図1及び図2参照)。
図1及び図3から図5を参照すると、回路基板120は、光透過性基板121と、第1回線群122と、第2回線群123と、境界回路124と、識別部材125aと、を有している。光透過性基板121は第1面121a及び第1面121aの反対にある第2面121bを有し、第1回線群122、第2回線群123、及び境界回路124は第1面121aに設置され、境界回路124は第1回線群122と第2回線群123との間に位置し、境界回路124はダミー回線(dummy lead)である。境界回路124は第2面121bに投影され、且つ第2面121bには境界回路シャドウ124aが形成され、識別部材125aは第2面121bに位置している(図5参照)。
図3から図5に示す例では、回路基板120は第1面121aに設置されている境界マーク125を更に有し、境界マーク125は第1面121aに設置されている金属材料またはソルダーマスク材料であり、第1面121aに形成されている凹部またはスルーホールでもよい。境界マーク125が金属材料、ソルダーマスク材料、または凹部である場合、識別部材125aは境界マーク125が第2面121bに投影されたシャドウである。好ましくは、第1回線群122、第2回線群123、境界回路124、及び境界マーク125は同じ材質である。境界マーク125がスルーホールである場合、識別部材125aはスルーホールが第2面121bに露出した開口部である。
図3から図5に示すように、縦線Yは境界回路シャドウ124a及び識別部材125aを通過している。識別部材125aは境界回路シャドウ124aを標記して境界回路シャドウ124aを識別しやすくするために用いられ、境界回路シャドウ124a及び識別部材125aにより第1回線群122と第2回線群123との境界位置を高速に識別可能になる。好ましくは、境界回路シャドウ124a及び識別部材125aがクロスパターンPを形成している。本実施例では、クロスパターンPは境界回路124及び境界マーク125が投影されることで形成されている。
図1及び図3から図5に示すように、第1回線群122は複数の第1回線Aを有し、隣接する第1回線Aの間には第1ギャップG1を有している。各第1回線Aは第1接合部A1を有し、各第1バンプ111は各第1回線Aの第1接合部A1にそれぞれ接合されている。各第1回線A及び各第1バンプ111は第2面121bに投影されていると共に第1回線シャドウA2及び第1バンプシャドウ111aをそれぞれ形成している(図3及び図5参照)。
図1及び図3から図5を参照すると、第2回線群123は複数の第2回線Bを有し、隣接する第2回線Bの間には第2ギャップG2を有し、第2ギャップG2は第1ギャップG1とは不等である。各第2回線Bは第2接合部B1を有し、各第2バンプ112は各第2回線Bの第2接合部B1にそれぞれ接合されている。各第2回線B及び各第2バンプ112は第2面121bに投影されていると共に第2回線シャドウB2及び第2バンプシャドウ112aをそれぞれ形成している(図3及び図5参照)。
図1から図4に示すように、本実施例では、チップ110は境界回路124の接合部124bに接合されている第3バンプ113を更に有している。縦線Yに対し垂直になる第1横線X1は各第1回線Aの第1接合部A1及び各第2回線Bの第2接合部B1を通過し、縦線Yに対し垂直になる第2横線X2は境界回路124の接合部124bを通過し、第2横線X2は第1横線X1に平行している。
また、図2から図4に示すように、本実施例では、回路基板120は少なくとも1つの第3回線群126を更に有し、第3回線群126は第1面121aに設置されていると共に複数の第3回線Cを有し、各第3回線Cは隣接する第2回線Bの間に設置されている。チップ110は複数の第4バンプ114を更に有し、各第4バンプ114は各第3回線Cの第3接合部C1に接合されている。各第3回線C及び各第4バンプ114は第2面121bに投影されていると共に第3回線シャドウC2及び第4バンプシャドウ114aをそれぞれ形成している(図3及び図5参照)。本実施例では、第2横線X2は境界回路124の接合部124b及び各第3回線Cの第3接合部C1を通過している。
また、図3及び図4を参照すれば、本実施例では、境界回路124は第1回線群122の第1回線Aと第2回線群123の第2回線Bとの間に位置している。第2ギャップG2は第1ギャップG1より小さく、境界回路124から隣接する第2回線Bまでの間には第3ギャップG3を有し、境界回路124から隣接する第1回線Aまでの間には第4ギャップG4を有し、第3ギャップG3及び第4ギャップG4は第2ギャップG2より小さい。好ましくは、第4ギャップG4は第3ギャップG3より大きくない。
また、図3及び図5を参照すると、チップ110が第1バンプ111、第2バンプ112、及び第3バンプ113により回路基板120に接合された後、識別部材125aにより境界回路シャドウ124aを識別し、且つ識別部材125a及び境界回路シャドウ124aにより第1回線シャドウA2と第2回線シャドウB2との境界位置を高速に識別し、回線間のギャップの変異領域の位置を区分し、且つ隣接する回線間の最小ギャップを有している位置を識別する。その後、第1回線シャドウA2及び第1バンプシャドウ111aにより、第1回線A及び第1バンプ111に接合変位(bonding shift)が発生しているかどうかを判断し、第2回線シャドウB2及び第2バンプシャドウ112aにより、第2回線B及び第2バンプ112に接合変位が発生しているかどうかを判断する。
好ましくは、回路基板120は第2面121bに設置されている支持層127を更に有し、支持層127は機能性を有していると共にパターン化された金属層から選択されている(図1及び図5参照)。支持層127は境界回路シャドウ124a及び境界回路シャドウ124aに隣接する第2回線シャドウB2及び第2バンプシャドウ112aに少なくとも露出されている。支持層127は光透過性基板121に設置されている接続貫通孔(図示省略)及び第1面121aに設置されている第1回線群122、第2回線群123または境界回路124を介して電気的に接続され、支持層127が機能性を有し、且つ支持層127により光透過性基板121の圧縮強度及び反り抵抗強度が強化されている。
以上、本考案は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の形態で実施可能である。
100 フリップチップボンディング構造
110 チップ
111 第1バンプ
111a 第1バンプシャドウ
112 第2バンプ
112a 第2バンプシャドウ
113 第3バンプ
114 第4バンプ
114a 第4バンプシャドウ
120 回路基板
121 光透過性基板
121a 第1面
121b 第2面
122 第1回線群
123 第2回線群
124 境界回路
124a 境界回路シャドウ
124b 接合部
125 境界マーク
125a 識別部材
126 第3回線群
127 支持層
A 第1回線
A1 第1接合部
A2 第1回線シャドウ
B 第2回線
B1 第2接合部
B2 第2回線シャドウ
C 第3回線
C1 第3接合部
C2 第3回線シャドウ
G1 第1ギャップ
G2 第2ギャップ
G3 第3ギャップ
G4 第4ギャップ
P クロスパターン
X1 第1横線
X2 第2横線
Y 縦線

Claims (20)

  1. 複数の第1バンプ及び複数の第2バンプを有しているチップと、
    回路基板と、を備え、
    前記回路基板は、
    第1面及び第2面を有している光透過性基板と、
    前記第1面に設置されている第1回線群であって、複数の第1回線を有し、隣接する前記第1回線の間には第1ギャップを有し、各前記第1回線は第1接合部を有し、各前記第1回線は前記第2面に投影されていると共に第1回線シャドウを形成し、各前記第1バンプは各前記第1接合部にそれぞれ接合され、各前記第1バンプは前記第2面に投影されていると共に第1バンプシャドウを形成している前記第1回線群と、
    前記第1面に設置されている第2回線群であって、複数の第2回線を有し、隣接するこれら前記第2回線の間には第2ギャップを有し、前記第2ギャップは前記第1ギャップとは不等であり、各前記第2回線は第2接合部を有し、各前記第2回線は前記第2面に投影されていると共に第2回線シャドウを形成し、各前記第2バンプは各前記第2接合部にそれぞれ接合され、各前記第2バンプは前記第2面に投影されていると共に第2バンプシャドウを形成している前記第2回線群と、
    前記第1面に設置されていると共に前記第1回線群と前記第2回線群との間に位置している境界回路であって、前記第2面に投影されていると共に境界回路シャドウを形成している前記境界回路と、
    前記第2面に位置している識別部材と、を含み、
    縦線は前記境界回路シャドウ及び前記識別部材を通過していることを特徴とするフリップチップボンディング構造。
  2. 前記回路基板は前記第1面に設置されている境界マークを更に有し、前記境界マークは金属、ソルダーマスク材料または凹部から選択され、前記識別部材は前記境界マークが前記第2面に投影されたシャドウであることを特徴とする請求項1に記載のフリップチップボンディング構造。
  3. 前記回路基板は前記第1面に設置されている境界マークを更に有し、前記境界マークはスルーホールであり、前記識別部材は前記スルーホールが前記第2面に露出した開口部であることを特徴とする請求項1に記載のフリップチップボンディング構造。
  4. 前記境界回路シャドウ及び前記識別部材はクロスパターンを形成していることを特徴とする請求項1に記載のフリップチップボンディング構造。
  5. 前記境界回路シャドウ及び前記識別部材はクロスパターンを形成し、前記クロスパターンは前記境界回路及び前記境界マークが投影されることで形成されていることを特徴とする請求項2に記載のフリップチップボンディング構造。
  6. 前記回路基板は前記第1面に設置されている境界マークを更に有し、前記識別部材は前記境界マークが前記第2面に投影されたシャドウであり、前記境界回路及び前記境界マークは同じ材質であることを特徴とする請求項1に記載のフリップチップボンディング構造。
  7. 前記チップは第3バンプを更に有し、前記第3バンプは前記境界回路の接合部に接合され、前記縦線に対し垂直になる第1横線は各前記第1回線の前記第1接合部及び各前記第2回線の前記第2接合部を通過し、前記縦線に対し垂直になる第2横線は前記境界回路の前記接合部を通過し、前記第2横線は前記第1横線に平行していることを特徴とする請求項1に記載のフリップチップボンディング構造。
  8. 前記第2ギャップは前記第1ギャップより小さく、前記境界回路から隣接する前記第2回線までの間には第3ギャップを有し、前記第3ギャップは前記第2ギャップより小さいことを特徴とする請求項1に記載のフリップチップボンディング構造。
  9. 前記境界回路から隣接する前記第1回線までの間には第4ギャップを有し、前記第4ギャップは、前記第2ギャップより小さく、更に前記第3ギャップより大きくないことを特徴とする請求項8に記載のフリップチップボンディング構造。
  10. 前記回路基板は前記第2面に設置されている支持層を更に有し、前記支持層は前記境界回路シャドウ及び前記境界回路シャドウに隣接する前記第2回線シャドウに露出されていることを特徴とする請求項8に記載のフリップチップボンディング構造。
  11. 第1面及び第2面を有している光透過性基板と、
    前記第1面に設置されている第1回線群であって、複数の第1回線を有し、隣接するこれら前記第1回線の間には第1ギャップを有し、各前記第1回線は第1接合部を有し、各前記第1回線は前記第2面に投影されていると共に第1回線シャドウを形成している前記第1回線群と、
    前記第1面に設置されている第2回線群であって、複数の第2回線を有し、隣接するこれら前記第2回線の間には第2ギャップを有し、前記第2ギャップは前記第1ギャップとは不等であり、各前記第2回線は第2接合部を有し、各前記第2回線は前記第2面に投影されていると共に第2回線シャドウを形成している前記第2回線群と、
    前記第1面に設置されていると共に前記第1回線群と前記第2回線群との間に位置している境界回路であって、前記第2面に投影されていると共に境界回路シャドウを形成している前記境界回路と、
    前記第2面に位置している識別部材と、を備え、
    縦線は前記境界回路シャドウ及び前記識別部材を通過していることを特徴とする回路基板。
  12. 前記第1面に設置されている境界マークを更に備え、前記境界マークは金属、ソルダーマスク材料または凹部から選択され、前記識別部材は前記境界マークが前記第2面に投影されたシャドウであることを特徴とする請求項11に記載の回路基板。
  13. 前記第1面に設置されている境界マークを更に備え、前記境界マークはスルーホールであり、前記識別部材は前記スルーホールが前記第2面に露出した開口部であることを特徴とする請求項11に記載の回路基板。
  14. 前記境界回路シャドウ及び前記識別部材はクロスパターンを形成していることを特徴とする請求項11に記載の回路基板。
  15. 前記境界回路シャドウ及び前記識別部材はクロスパターンを形成し、前記クロスパターンは前記境界回路及び前記境界マークが投影されることで形成されていることを特徴とする請求項12に記載の回路基板。
  16. 前記第1面に設置されている境界マークを更に備え、前記識別部材は前記境界マークが前記第2面に投影されたシャドウであり、前記境界回路及び前記境界マークは同じ材質であることを特徴とする請求項11に記載の回路基板。
  17. 前記境界回路は接合部を有し、前記縦線に対し垂直になる第1横線は各前記第1回線の前記第1接合部及び各前記第2回線の前記第2接合部を通過し、前記縦線に対し垂直になる第2横線は前記境界回路の前記接合部を通過し、前記第2横線は前記第1横線に平行していることを特徴とする請求項11に記載の回路基板。
  18. 前記第2ギャップは前記第1ギャップより小さく、前記境界回路から隣接する前記第2回線までの間には第3ギャップを有し、前記第3ギャップは前記第2ギャップより小さいことを特徴とする請求項11に記載の回路基板。
  19. 前記境界回路から隣接する前記第1回線までの間には第4ギャップを有し、前記第4ギャップは、前記第2ギャップより小さく、更に前記第3ギャップより大きくないことを特徴とする請求項18に記載の回路基板。
  20. 前記第2面に設置されている支持層を更に備え、前記支持層は前記境界回路シャドウ及び前記境界回路シャドウに隣接する前記第2回線シャドウに露出されていることを特徴とする請求項18に記載の回路基板。
JP2023001255U 2022-05-19 2023-04-13 フリップチップボンディング構造及びその回路基板 Active JP3242376U (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW111205206 2022-05-19
TW111205206U TWM631574U (zh) 2022-05-19 2022-05-19 覆晶接合結構及其電路板

Publications (1)

Publication Number Publication Date
JP3242376U true JP3242376U (ja) 2023-06-09

Family

ID=83527300

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023001255U Active JP3242376U (ja) 2022-05-19 2023-04-13 フリップチップボンディング構造及びその回路基板

Country Status (5)

Country Link
US (1) US20230380053A1 (ja)
JP (1) JP3242376U (ja)
KR (1) KR20230002259U (ja)
CN (1) CN217588922U (ja)
TW (1) TWM631574U (ja)

Also Published As

Publication number Publication date
KR20230002259U (ko) 2023-11-28
US20230380053A1 (en) 2023-11-23
TWM631574U (zh) 2022-09-01
CN217588922U (zh) 2022-10-14

Similar Documents

Publication Publication Date Title
US7884482B2 (en) Flip-chip mounting substrate
JP5090385B2 (ja) 改善された半田ボールランドの構造を有する半導体パッケージ
US7969003B2 (en) Bump structure having a reinforcement member
US8072076B2 (en) Bond pad structures and integrated circuit chip having the same
JP2005322921A (ja) バンプテストのためのフリップチップ半導体パッケージ及びその製造方法
US7642662B2 (en) Semiconductor device and method of manufacturing the same
US10504828B2 (en) Semiconductor package and circuit substrate thereof
CN105789172A (zh) 晶片封装体及其制造方法
US8581397B2 (en) Substrate for semiconductor package with improved bumping of chip bumps and contact pads and semiconductor package having the same
JP3242376U (ja) フリップチップボンディング構造及びその回路基板
CN103545286A (zh) 线路基板、半导体封装结构及线路基板制作工艺
WO2015097979A1 (ja) 半導体装置
TWI226691B (en) Selective C4 connection in IC packaging
CN100413030C (zh) 凸块制造方法及其结构
JP2001127256A (ja) 半導体装置
KR100779857B1 (ko) 탑 레이어의 범프와 인너 레이어의 트레이스가 정렬되는플립칩 본딩 영역을 가지는 연성인쇄회로기판
JP7569414B2 (ja) フリップチップボンディング構造及びその基板
KR20090044496A (ko) 스택 패키지
JP3243993U (ja) 回路基板
KR20000042665A (ko) 칩 사이즈 패키지 및 그의 제조 방법
KR20050034028A (ko) 테스트 패턴
TW506034B (en) Detection structure for bump alignment
KR20230117038A (ko) 다층 기판의 표면 마감 구조체
KR101594495B1 (ko) 볼 그리드 어레이 반도체 패키지의 범프 패드 구조 및 방법
KR100728988B1 (ko) 웨이퍼 레벨 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
R150 Certificate of patent or registration of utility model

Ref document number: 3242376

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150