JP3235614B2

JP3235614B2 - 半導体チップの実装体とそれを用いた表示装置

Info

Publication number: JP3235614B2
Application number: JP2000114029A
Authority: JP
Inventors: 陽一今村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-04-24
Filing date: 2000-04-14
Publication date: 2001-12-04
Anticipated expiration: 2016-12-04
Also published as: JP2001007296A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＬＣＤドライバ
等のディスプレイ・ドライバＩＣ，プリンタ・ドライバ
ＩＣのような多ビット駆動型ＩＣ、センサ・インターフ
ェイスＩＣのような多入出力型ＩＣやゲートアレイ等に
関し、更に詳しくは、同一の回路構成を有する回路セル
とその入力又は出力電極とが対をなして複数配列したア
レイ構造の半導体装置とそれを用いたデータ入出力装置
に関する。

【０００２】

【従来の技術】例えば、ＬＣＤ用コモン駆動半導体集積
回路は、図９に示すように、クロックパルス数Ｎに相当
する周期毎にデータ信号入力電極１を介して入来するデ
ータ信号（表示データ信号）Ｄ_INをクロック電極２を介
して入来するクロックパルスＣＰに同期して、初段目３
₁ から終段目３_N へ順次シリアル転送し、カスケード接
続用外部出力電極４を介して終段目３_N の出力Ｑ_N を出
力データ信号Ｄ_OUT としてデータ出力電極４から次段の
同様な集積回路に供給するＮビット（Ｎ段）・シフトレ
ジスタ回路部３と、そのシフトレジスタ回路部３で直並
列変換されたデータ列｛Ｑ₁ ，Ｑ₂ ，・・・Ｑ_N ｝に対
応してそれらをラッチするＮビット・ラッチ回路部５
と、この回路部５の各段の出力を低電圧（３〜５ｖ）の
論理電圧レベルからＬＣＤ駆動用電圧レベルへ昇圧変換
するＮビット・レベルシフト回路部６と、この回路部６
の各出力に１対１に対応してＬＣＤ駆動電源電圧Ｖ₀ ，
Ｖ₂ ，Ｖ₃ ，Ｖ₅ を選択し、電極９に印加される交流波
形化クロックＭに基づいてその各電圧を交流駆動波形に
して印加電圧Ｙ₁ 〜Ｙ_N を出力電極８₁ 〜８_N に送出す
るＮビット・ドライバ回路部７とを備えるものである。

【０００３】この集積回路においては、各ビット（各
段）の回路構成が同一で、それに１対１に対応した出力
電極（パッド）８₁ 〜８_N を有している。Ｎビット・シ
フトレジスタ回路部３及びＮビット・ラッチ回路部５は
電極１０に印加される電源電圧（３〜５ｖ）の低電圧Ｖ
_CCで駆動されるので、低電圧部Ｌ．Ｖ．を構成してい
る。一方、Ｎビット・レベルシフト回路部６及びＮビッ
ト・ドライバ回路部７は電極１１，１２，１３，１４に
それぞれ印加される液晶駆動電圧Ｖ₀ （例えば約３８
ｖ），Ｖ₂ （約３６ｖ），Ｖ₃ （約２ｖ），Ｖ₅ （約０
ｖ）を必要とし、また電極１５に印加される高電源電圧
Ｖ_H は約４０ｖである。従って、Ｎビット・レベルシフ
ト回路部６及びＮビット・ドライバ回路部７は高電圧部
Ｈ．Ｖ．を構成している。

【０００４】このような回路セル（シフトレジスタ回路
部，ラッチ回路部，レベルシフト回路部，及びドライバ
回路部の各ビット３_i ，５_i ，６_i ，７_i からなるセ
ル）とその対をなす出力電極８_i の一般的なチップレイ
アウトは、図１０に示すように、各ビットの並列的なア
レイ構造が採用されている。なお、同図に示す実線ジグ
ザグ部分は配線クロス箇所を表す。全体としてセル及び
電極はチップのＸ方向中心線に対して対称的に配置され
ている。即ち、セルアレイはチップ領域を２分割して第
１ブロック１６と第２ブロック１７とに区分され、シフ
トレジスタ回路部の各段３₁ 〜３_N はチップ内側領域
に、またドライバ回路部の各段７₁ 〜７_N はチップ１８
の縁部側（長辺周辺部）に作り込まれている。出力電極
８₁ 〜８₁ はドライバ部の各段７₁ 〜７_N の外側（チッ
プ周縁部）に配置されている。高電圧Ｖ_H ，液晶駆動電
源電圧Ｖ₀ ，Ｖ₂ ，Ｖ₃ ，Ｖ₅ の配線は各パッドからド
ライバ回路部７及びレベルシフト回路部６の第１ブロッ
ク１６上をＸ方向に通過し、そして−Ｙ方向に延長させ
た後第２ブロック１７上を−Ｘ方向に延在している。ま
た低電源電圧Ｖ_CCの配線もそのパッドからラッチ回路部
５及びシフトレジスタ回路部３の第１ブロック１６上を
Ｘ方向に通過し、そして−Ｙ方向に延長させた後第２ブ
ロック１７上を−Ｘ方向に延在している。

【０００５】このようなチップレイアウトのＬＣＤ駆動
半導体集積回路のチップ１８は例えばテープキャリア方
式によりテープキャリア（フィルム）に搭載される（Ｔ
ＡＢ実装）。また図１１に示すように、チップ１８は直
接液晶パネルに実装される（ＣＯＧ実装）。即ち、液晶
パネルは下ガラス基板Ｇ₁ と上ガラス基板Ｇ₂ をスペー
サ１９で間隔保持し、その隙間に液晶物質ＬＣを充填し
たもので、その基板上には透明行電極２０と透明列電極
２１が形成されている。ガラス基板の額縁領域（非表示
領域）２２の面には、図１１（Ｂ）に示すように、ＣＯ
Ｇ（ Chip On Glass）技術でチップ１８が平面直着けさ
れる。チップ１８の電極（パッド）上にはバンプ２０が
被着され、このバンプと透明行電極２０又は透明列電極
２１とが例えば熱圧着法ないし半田溶接法によりアウタ
ーボンディングされる。なお、額縁領域２２の縁部側に
延出するリード２３は配線基板（図示せず）側との接続
端子である。

【０００６】

【発明が解決しようとする課題】ところで、上述の電源
配線レイアウトのチップ１８においては、電源電圧
Ｖ_H，Ｖ₀ ，Ｖ₂ ，Ｖ₃ ，Ｖ₅ ，Ｖ_CCや接地電圧ＧＮＤ
の配線はチップ表面をチップ周辺部の電極（パッド）か
ら始まりコ字状（開ループ状）に周回して第２のブロッ
クの最終段３_N ，５_N ，６_N ，７_N で途絶されている。
このため、最終段における各電圧は各パッド近傍の導入
電圧の値と異なり変動し易い。最終段側になるに従い配
線長（配線インピーダンス）が増大するためである。例
えば液晶電源配線の長さは１０数mm以上で、配線材料が
金属のときにも配線抵抗は数１０Ωにも達している。こ
のような電源電圧の変動ないしバラツキは液晶表示のコ
ントラストむらの原因となっている。最終段で電源配線
を途絶するとなく、１巡回（ループ化）するように最終
段の配線と初段側の配線を多層配線技術により接続する
こともできるが、電源配線間や電源配線と信号配線との
クロス点が増加するので、配線インピーダンスのバラツ
キを不可避的に招来し、ドライバ回路部の出力特性がビ
ット毎で不均一になる。もっとも、多層配線技術を用い
ずに、配線を引き回してループ化することも可能である
が、配線占有面積の拡大を招く。チップサイズの大型化
は、図１１に示すように、チップ１８を平面着けする額
縁領域２の幅寸法Ｗの拡大を意味する。液晶パネルにお
いては非表示領域たる額縁領域２２の幅寸法Ｗをできる
だけ抑えたいという要請がある。殊に、液晶パネルの高
精細画素化に対応してチップ１８の多ビット化の進む状
況の下では幅寸法Ｗの拡大が強いられる傾向にあるの
で、なおさら配線占有面積を抑制しなければならない。

【０００７】そこで、上記問題点に鑑み、本発明の課題
は、回路セルと入力又は出力電極とが対をなすアレイ構
造を有する半導体装置において、チップレイアウトを改
善することにより、配線スペースの広げずに、各セルに
ついての配線インピーダンスのバラツキを抑制して各入
力又は出力特性の均一化を実現した半導体装置を提供す
ることにあり、またチップ実装面の縮小化を実現したデ
ータ入出力装置を提供することにある。

【０００８】

【課題を解決するための手段】本願発明の半導体チップ
の実装体は、長方形状の平面を有し、前記平面に外部接
続用電極を有する半導体チップと、開口部と、前記開口
部内に延設され前記開口部内にて前記半導体チップの外
部接続用電極との接続がなされる複数の配線とを有する
キャリア薄膜と、を有する半導体チップの実装体であっ
て、前記外部接続用電極は、前記平面を構成する前記半
導体チップの第１の長辺と第２の長辺との中心線よりも
前記第２の長辺側の領域に前記長辺方向に列状に並ぶよ
うに配置され、前記半導体チップの前記外部接続用電極
が前記キャリア薄膜の前記開口部内に位置するように前
記半導体チップと前記キャリア薄膜とが配置されたこと
を特徴とする。また、ＬＣＤ駆動用ＩＣのような半導体
装置は、実質的に同一の回路構成の複数のセルからなる
回路セルアレイを有している。そして、このような回路
構成を採る半導体装置において、各セルに関して外部と
の電気的接続を得るための例えば１対１のような固有の
電極を対として持った電極・配線パタンとなっている。
この種の半導体装置において、本発明は、中核的な回路
構成たる回路セルアレイの領域を従来のような半導体チ
ップの周辺部寄りに作り込むのではなく、半導体チップ
の周縁領域の内側領域に上記電極の列を形成すると共
に、その電極列と半導体チップの周縁領域との間の非周
縁領域において回路セルアレイを作り込んだレイアウト
を採用するものである。内側領域に電極列が配されたレ
イアウトによれば、チップの細長化を企画することがで
き、またリード実装段階においては電極とリードのボン
ディング時におけるリードのエッジショートも防止でき
る。

【０００９】このような半導体チップのＴＡＢ実装等に
おいて、インナーリードと電極の接続構造としては、電
極の列とそれに実質的に平行のチップ辺のうち距離の長
い方のチップ辺から電極に対しインナーリードを接続
し、インナーリードとチップのオーバーラップ長さを大
きくすることが望ましい。そして装置の基板に対するチ
ップ実装法としては、そのインナーリードから引出しリ
ード部分を介したアウターリード側が基板の電極配線に
接続することにより、オーバーラップ長さの存在によっ
て基板実装領域ないし占有幅を圧縮することができる。

【００１０】２つ以上のブロックに分割される回路セル
アレイ構造を持つ半導体装置においては、当然のことな
がら、複数のセルの電極は第１のブロックに関する第１
の電極列及び第２のブロックに関する第２の電極列に少
なくとも分割されるが、かかる場合においても、本発明
は、第１のブロックに属する第１の回路セルアレイは半
導体チップの第１の長辺とその内側領域に形成された第
１の電極列とに挟まれた第１の非周縁領域に作り込み、
また第２のブロックに属する第２の回路セルアレイは半
導体チップの第１の長辺に対向する第２の長辺とその内
側領域に形成された第２の電極列とに挟まれた第２の非
周縁領域に作り込むというレイアウトを採用する。この
ようなレイアウトの半導体装置によれば、勿論、チップ
とインナーリードのオーバーラップ長さを増大させるこ
とができるので、上述のような効果を同様に奏するもの
である。

【００１１】両電極列を相隣接して配置することが望ま
しいが、整列配列でなくとも良い。例えば、両電極列の
電極群を千鳥状配置とした場合には、チップ幅を縮小す
ることもでき、チップ実装の領域幅を短縮できる。電源
電極又は接地電極の配置としては、回路セルアレイの電
極列の配列方向の両端又は片端の外側に隣接した領域に
おいて形成することが望ましい。電極群がチップの内側
領域上で直線状になるからである。このような直線状の
電極群を持つチップにおける接続配線のレイアウトとし
ては、その電源電極又は接地電極の配線の複数本がそれ
らを周回する閉ループ配線（リング状結線）とすること
が望ましい。配線長の短縮と配線クロス点の減少を同時
に達成することができ、ビット毎の入力又は出力特性を
均一化できる。更に、電源電極又は接地電極に隣接して
半導体チップの短辺領域に外部と電気的接続を得る入出
力電極の列が形成されている場合には、すべての電極は
実質的にＩ字形状を形成する。このＩ字形状電極配置は
チップの直着け実装においてそれらの電極による自己平
行出し機能が発揮される。上記のチップとインナーリー
ドとの接続法は、回路セルの電極に対する両吊りないし
両持ち梁構造のインナーリードを採用することが望まし
い。電極群の直線状配置の採用により一括ボンディング
時のチップ平行度を出し易くなり、また応力減少も期待
できるので、アライメント性の向上で一括ボィンデング
の歩留りが改善する。また、インナーリードによるチッ
プ表面の遮蔽被覆によるボンディング時のチップ能動面
の押し傷の防止や放熱特性の改善等も醸し出される。こ
のようなリードの実装されたチップもまた前述した方法
で基板へ搭載することにより、実装領域幅の縮小化や装
置コンパクト化を図ることができる。

【００１２】

【発明の実施の形態】

【実施例１】図１は本発明の実施例１に係る半導体装置
のチップレイアウト図である。なお、同図に示す実線ジ
グザグ部分は配線クロス箇所を表す。

【００１３】この半導体チップ３０はＬＣＤ駆動型ＩＣ
で、ＣＯＧ実装の際の額縁領域の幅寸法を抑制するため
に長方形ないし細長状としてある。このチップ３０に作
り込まれた集積回路は、従来と同様に、中核的な回路構
成としてＮビット（例えば１００ビット）のシフトレジ
スタ回路部３，ラッチ回路部５，レベルシフト回路部
６，及びドライバ回路部７を備えている。そして回路セ
ルアレイの各ビットにはそれ固有の出力（ドライバ出
力）Ｙ_N の矩形の出力電極（パッド）８_N がドライバ回
路部７の各段７_N の最短隣接領域に形成されている。回
路セルアレイは第１のブロック３１と第２のブロック３
２に分割されている。即ち、チップの長辺３１ａ，３２
ａに平行な中心線Ｌ₁ を実質的な境界としてその両側領
域に第１のブロック３１と第２のブロック３２が振り分
けられている。第１のブロック３１に属するビットは１
〜ｉで、第２のブロックに属するビットはｉ＋１〜Ｎで
ある。但し、Ｎは偶数である。従って、セル面積は実質
的に相等しいので、中心線Ｌ₁に対してはその両側に１
ビット目のセルとＮビット目のセル、２ビット目のセル
とＮ−１ビット目のセルのように配列されている。ある
１つの回路セルに着目すると、シフトレジスタ回路部３
の各段がチップ３０の周辺領域側に作り込まれて、ドラ
イバ回路部の各段がチップの中心線Ｌ₁ 側に作り込まれ
ている。このような作り込み形式は従来のチップの場合
の形式とは丁度逆の関係になっている。従って、各ビッ
トの信号電極８₁ 〜８_N はドライバ回路部に隣接した中
心線Ｌ₁ に沿うＸ方向帯状領域（中央領域）３３に形成
されている。第１のブロック３１に属するビットの出力
電極８₁ 〜８_i と第２のブロック３２に属するビットの
出力電極８_i+1 〜８_N は相互に千鳥状（ジグザグ状）に
配列されている。このような千鳥配列により隣接する出
力電極８_i ，８_i+1 同士はＹ方向にオーバーラップ部分
を持つので、チップの幅（Ｙ方向長さ）を抑えることが
できる。またシフトレジスタ回路部３とチップの長辺３
１ａ，３２ａとの間は電極（パッド）の非形成領域であ
るので、シフトレジスタ回路部３をできる限り長辺３１
ａ，３２ａ寄りまで作り込むことができる。この点から
もチップの幅寸法を抑制することができる。勿論、その
分、チップ長さ（Ｘ方向長さ）の増大を招くが、出力電
極８のピッチ（約８０ミクロン）に対してＬＣＤの画素
は充分大きいので、後述するように、ＣＯＧ実装上むし
ろ有利である。

【００１４】回路セルアレイの形成領域の両端外側には
図１の一点鎖線で囲まれた領域に制御ロジック部３４，
３５が作り込まれている。また出力電極８₁ 〜８_N の形
成領域たる中心線Ｌ₁ の帯状領域３３の両端外側には矩
形の電源電極１０〜１５及び矩形の接地電極１９が形成
されている。その形成領域のＸ方向長さは帯状領域３３
の幅寸法とほぼ等しく、その領域内には２行３列で６個
の電極（パッド）が形成されている。帯状領域３３の両
端外側に形成されたそれぞれの電源電極１０〜１５及び
接地電極１９は短辺３５ａ，３５ｂに平行な中心線Ｌ₂
に関し対称配置にある。図１に示すように中心線Ｌ₂ 側
の列は液晶駆動電源電圧Ｖ₀ の電極１１と高圧電源部供
給用の電源電圧Ｖ_H の電極１５である。この列の隣接外
側の列は液晶駆動電源電圧Ｖ₃ の電極１３と液晶駆動電
源電圧Ｖ₂ の電極１２である。図示左側の最外列は接地
電圧ＧＮＤの電極１９と液晶駆動電源電圧Ｖ₅ の電極１
４である。また図示右側の最外列は低電源部供給用の電
源電圧Ｖ_CCの電極１０と液晶駆動電源電圧Ｖ₅ の電極１
４である。図示左右の高電源電圧Ｖ_H の電極１５，１５
に接続する電源配線（Ａｌ配線）３６は帯状領域３３を
隣接して周回している。この電源配線３６は高電圧部た
るドライバ回路部７に対して給電する。片側の電極１５
は省略することもできるが、同様のチップに対してカス
ケード接続する場合に利用される。また同様に、図示左
右の液晶駆動電源電圧Ｖ₀ の電極１１，１１に接続する
電源配線３７は閉ループ接続（リング状接続）の電源配
線３６の外側を隣接して周回している。この電源配線３
７は高電圧部たるドライバ回路部７に対して給電する。
片側の電極１１は省略することもできるが、同様のチッ
プに対してカスケード接続する場合に利用される。図示
左右の液晶駆動電源電圧Ｖ₂ の電極１２，１２に接続す
る電源配線３８も閉ループ接続の電源配線３７の外側を
隣接して周回している。この電源配線３８も高電圧部た
るドライバ回路部７に対して給電する。片側の電極１２
はカスケード接続用の電極である。液晶駆動電源電圧Ｖ
₃ の電極１３，１３に接続する電源配線３９も閉ループ
接続の電源配線３８の外側を周回している。この電源配
線３８の敷設領域はドライバ回路部７のレベルシフト回
路部６寄りで、ドライバ回路部７に対して給電する。ま
た片一方の電極１３はカスケード接続用の電極である。
最後の液晶駆動電源電圧Ｖ₅の電極１４，１４に接続す
る電源配線４０も閉ループ接続の電源配線３９の外側を
隣接して周回している。この電源配線４０はドライバ回
路部７に対して給電する。また片一方の電極１４はカス
ケード接続用の電極である。このように、ドライバ回路
部７に対し給電すべき電源電圧Ｖ_H ，Ｖ₀ ，Ｖ₂ ，Ｖ
₃ ，Ｖ₅ の電源配線３６，３７，３８，３９，４０は内
側領域の出力電極８₁ 〜８_N の周りに１巡回した閉ルー
プ接続である。従って、これらの配線は互いにクロスし
ていないので、配線インピーダンスの均一化による表示
コントラストのむらを抑制することができる。また図１
０に示す配線配置と比較して明らかなように、各電源配
線の配線長の減少をもたらしている。各電源配線がチッ
プの中心線Ｌ₁ の帯状領域３３の周りを隣接して周回し
ているためである。特に、Ｙ方向長さの減少が顕著であ
る。従って、配線抵抗の減少により各ビットにおける電
源電圧の変動ないしバラツキも抑制することができる。
これも表示コントラストのむらを改善する。

【００１５】接地電圧ＧＮＤの電極１９に接続する接地
配線は第１のブロック３１側と第２のブロック側３２の
それぞれにおいて３本に分岐しており、その内側の接地
配線４１はドライバ回路部７とレベルシフト回路部６と
の境界領域に、中間の接地配線４２はレベルシフト回路
部６とラッチ回路部５との境界領域に、外側の接地配線
４３はシフトレジスタ回路部３の外側領域に各々敷設さ
れている。第１のブロック３１と第２のブロック３２の
それぞれにおいて電源電圧Ｖ_H の電源配線３６から分岐
された外側の電源配線４４はレベルシフト回路部６上に
敷設されている。更に、低電圧電源Ｖ_CCの電極１０に接
続する電源配線４５はラッチ回路部５とシフトレジスタ
回路部３の境界領域に敷設されている。なお、接地配線
４１，４２，４３、分岐した電源配線４４、通常の電源
配線４５も閉ループ接続することが可能であるが、表示
特性には影響を及ぼさないので、従来と同様に、本実施
例では開ループ状態にしてある。

【００１６】低圧電源電圧Ｖ_CCや接地電圧ＧＮＤはロジ
ック制御部３５，３６でも給電されている。チップの短
辺３５ａ，３５ｂ寄りの中央領域にはデータ信号Ｄ_IN，
出力データＤ_OUT ，クロックパルスＣＰ，交流波形化ク
ロックＭ等の所要の入出力信号電極の列４６，４７が形
成されている。このため、中心線Ｌ₁ に沿う電極８₁〜
８_N _, １０〜１５，１９の群とその両端側の直交した入
出力信号電極の列４６，４７はＩ字状を呈している。中
心線Ｌ₁ を境に両側に第１ブロック３１と第２ブロック
３２に分割された回路レイアウトでは、両ブロックとも
平等であることから、入出力信号電極も中心線Ｌ₁ を境
に両側に均等に振り分けることが望ましい。それらの信
号配線のレイアウトの対称性や配線長の等値性を図るた
めである。電極群のＩ字形状は、後述するように、チッ
プの基板直着け（ＣＯＧ）実装においても優位性を確保
できるが、中心線Ｌ₁ に沿う直線状電極群の両端側に直
交した入出力信号電極の列４６，４７が存在すること
は、ＣＯＧ実装の際におけるチップ自身の平行出しを容
易にする。もっとも、平行出し工程はこの入出力信号電
極の列４６，４７のみに依拠するものでないが、チップ
長（Ｘ方向長さ）が長ければ長いほど重要な意義を持
つ。

【００１７】本実施例ではまた別にチップのコーナー部
において位置決め及び支持用のダミー電極（ダミーパッ
ド）４８ａ〜４８ｄが形成されている。多ビット化のた
めには、従来は図１０に示す如くチップのコーナー部に
はドライバ出力の信号電極が形成されており、位置出し
用のダミー電極と設けることは問題があったが、本実施
例ではドライバ出力信号電極群が中心線Ｌ₁ の帯状領域
３３に形成され、しかも入出力電極の列もその両端側に
形成されているので、コーナー部にダミー電極４８ａ〜
４８ｄを確保できる派生的利益がある。

【００１８】図２は本実施例に係るチップのＴＡＢ実装
状態を示す断面図、図３はその平面図である。上述のレ
イアウト構成を有するチップ３０は拡散済みウェハの段
階の状態を示すものであるが、その後、各電極（パッ
ド）にＡｕのバンプ５１を形成し、バンプ付きウェハを
完成した後、ダイシングによってチップ化される。（チ
ップ工程）。一方、組立工程に使用するテープキャリア
（フィルム）５２はチップ３０の電極配置に合わせたリ
ードパタンがスプロケット孔５２ａとデバイス孔５２ｂ
を持つプラスチックフィルム（例えばポリイミド・フィ
ルム）上に形成されている。デバイス孔５２ｂの開口面
積はチップ３０の平面積より小さく、実質的に、チップ
３０の中央帯状の領域に形成された出力電極８1 〜８N
等のバンプ５１が平面的に露出する領域のみに限定され
ている。このテープキャリア５２はデバイス孔５２ｂの
外に樹脂回り込み用のスリット５３ａ，５３ｂを有して
いる。テープキャリア５２はプラスチックフィルム５４
上に接着層５５を被着した接着剤付きフィルム（２層フ
ィルム）である。このフィルムの上には銅箔などの金属
箔をラミネートし、ホトレジスト技術やエッチング技術
を用いて図３に示すようなリードパタンが形成されてい
る。このリードパタンは、デバイス孔５２ｂへ突き出て
おり、バンプ５１とインナーリードボンディングされる
べきフィンガーリード（インナーリード）５６と、ＬＣ
Ｄパネル側の行又は列電極とアウターリードボンディン
グされるべきアウターリード５７と、フィンガーリード
５６とアウターリード５７を一体的に連結する引出しリ
ード部分５８とを有するものである。なお、フィルム５
２の印刷配線板側に接続する引出しリード部分５８の先
端には端子５８が形成されている。

【００１９】このようなテープ工程により作製されたテ
ープキャリア５２と前述のバンプ付きチップ３０の組立
工程（ＴＡＢ実装）が行われる。即ち、テープ送りと共
に、チップ３０をフェイスアップでフィンガーリード５
１と位置合わせしてボンディングツールによりフィンガ
ーリード５１とバンプ５１とがインナーリードボンディ
ングされる。この後、ポッティング法によりモールド用
樹脂５９でチップ３０を樹脂封止する。ポッティング時
においては、フィルム５２自身がデバイス孔５２の外に
樹脂回り込み用のスリット５３ａ，５３ｂを備えている
ので、チップ３０の全面を隈無く封止するとができる。
勿論、デバイス孔５２ｂの開口面積をチップ３０の面積
以上に設定することで、樹脂モールドの未封止部分を無
くすこともできるが、本実施例におけるフィルム５２の
デバイス孔５２ｂと樹脂回り込み用のスリット５３ａ，
５３ｂとの開口縁部６０ａ，６０ｂはリードの裏打ち補
強部としての意義を有している。これらの開口縁部６０
ａ，６０ｂが実質上チップ３０のバンプ５１近傍に存在
するので、フィンガーリード５６の片持ち梁長さ（張出
長さ）はＹ1 である。開口縁部６０ａ，６０ｂが存在し
ない場合の片持ち梁長さはＹ2 であるから、Ｙ1 ＜Ｙ2
で、梁長さ（張出長さ）の短縮長さは実質的にＹ2 −Ｙ
1 である。フィンガーリード５６の長さが短いほどイン
ナーリードボンディング時における位置合わせが容易で
あり、またチップのサポート力を増強できる。更にバン
プ５１群が直線状に配列しているため、一括ボンディン
グ時のアライメント性が向上し、大型サイズのチップで
もボンディング性が損なわれない。インナーリード群は
チップのほぼ全面を覆っているので、一括ボンディング
ツールによるチップ表面の損傷を抑えることができる。
バンプピッチが１００ミクロン以下の微細ピッチの場合
でも一括ボンディングが可能である。また短縮されたフ
ィンガーリード５６によりその撓み量が減少する点とバ
ンプ５１ないし電極（パッド）がチップ３０の中央領域
に形成されている点から、フィンガーリード５６とチッ
プ３０のエッジとが接触しにくく、エッジショートを防
止するこができる。これは殊にポッティングによりモー
ルド用樹脂５９の重みで両者が接触する危険性を排除で
きる。開口縁部６０ａ，６０ｂのないときには、フィン
ガーリード５６とバンプ５１の位置合わせ容易性の利益
はないが、チップエッジ付近のフィンガーリード５６に
絶縁層を形成することができる。チップエッジ付近にバ
ンプ５１が形成されていないためである。かかる場合も
エッジショートを防止することができる。更に、チップ
表面の上を覆うインナーリード群によって放熱特性が改
善される。

【００２０】図４は上述のチップの別のＴＡＢ実装状態
を示す断面図である。このテープキャリア６０において
は、デバイス孔５２ｂに突き出たインナーリード６１は
フィルム５４に対して両持ち梁構造とされている。チッ
プ３０の中央領域（内側領域）にバンプ５１が存在して
いるので、インナーリードを片持ち梁構造とする必然性
はない。この両持ち梁ないし両吊り構造によれば、図３
に示す片持ち梁構造に比して、バンプ５１との位置合わ
せ精度が一層改善され、サポート力も倍加する。勿論、
チップエッジのショートの問題も発生しない。更にま
た、チップ表面の損傷防止も確保でき、放熱特性も優れ
ている。

【００２１】図５（Ａ）は液晶パネルの額縁領域６２に
ＣＯＧ実装した状態を示す平面図である。液晶パネルの
リードのうち引出しリード部分５８がチップ３０の平面
上にオーバーラップしている。ところで、一般に、引出
しリード部分５８はバンプ５１のピッチより始まりこれ
より長い画素の行又は列間隔に徐々に合わせ込む意義が
ある。バンプ５１のピッチが微細化すればするほど、引
出しリード部分５８の長さを大きくする必要がある。屈
曲度がきつくなればなるほどリード間距離がバンプピッ
チより小さくなり、ショートしやすくなるからである。
従って、ＬＣＤ駆動ＩＣ等のような多ビット化ないし電
極ピッチ微細化の下においては、リードの屈曲度を抑え
る必要性があるので、引出しリード部分５８は不可避的
に長くしなければならない。このような引出しリード部
分５８の長大化はガラス基板Ｇ₁，Ｇ₂ の額縁領域の幅
寸法（張出長さ）を増やす結果となる。しかしながら、
本実施例においては、図３に示すように、引出しリード
部分５８のすべてがテープキャリア５２の上にあるので
はなく、引出しリード部分５８の一部５８ａがチップ３
０上にオーバーラップしている。これはバンプ５１がチ
ップ３０の中央領域に形成されているため、そのバンプ
５１とチップ３０の長辺３１ａ，３２ａの間で引出しリ
ード部分５８の一部５８ａを形成できるからである。こ
のオーバーラップ部分５８ａの長さは前述したインナー
リード５６の短縮長さＹ₂ −Ｙ₁ と実質的に等しい。こ
のため、概略的な評価によれば、図５（Ｂ）に示すよう
に、従来の額縁領域の幅寸法Ｗに比して本例のその幅寸
法Ｗ₁ は２（Ｙ₂ −Ｙ₁ ）だけ小さい。額縁領域６２の
幅寸法が圧縮されることは非表示面積の縮小化ないし細
長化を意味し、ＬＣＤパネルの実装品たる液晶表示装置
のコンパクト化ないし外観体裁（デザイン）の改善に寄
与する。換言すると、額縁領域６２の幅寸法を増大させ
ずに、チップの更なる多ビット化ないし細長化を図るこ
とができる。

【００２２】

【実施例２】図６は本発明の実施例２に係る半導体装置
のチップレイアウト図である。

【００２３】この半導体チップ７０もＬＣＤ駆動型ＩＣ
で、ＣＯＧ実装の際の額縁領域の幅寸法を抑制するため
に長方形ないし細長状としてある。このチップ７０に作
る込まれた集積回路は、実施例１と同様に、中核的な回
路構成としてｎビットのシフトレジスタ回路部３，ラッ
チ回路部５，レベルシフト回路部６，及びドライバ回路
部７を備えている。そして１ブロックだけの回路セルア
レイの各ビットにはそれ固有の出力（ドライバ出力）Ｙ
₁ 〜Ｙ_n の矩形の出力電極（パッド）８₁ 〜８ _n がドラ
イバ回路部７の各段７₁ 〜７_n の最短隣接領域に形成さ
れている。ｎビット・シフトレジスタ回路部３は長辺７
１ａの周辺領域に作り込まれており、ドライバ回路部７
はチップ内側領域に作り込まれている。そして出力電極
（パッド）８はＸ方向一列に形成されている。

【００２４】セルアレイの形成領域の両端外側には図６
の一点鎖線で囲まれた領域に制御ロジック部７２，７３
が作り込まれている。また長辺７１ｂの周辺領域の中央
部分にも一点鎖線で示す制御ロジック部７４が作り込ま
れている。制御ロジック部７４の内側Ｘ方向にはデータ
信号Ｄ_IN，出力データＤ_OUT ，クロックパルスＣＰ，交
流波形化クロックＭ等の所要の入出力信号電極の列７５
が形成され、この列は出力電極８の列に隣接平行してい
る。列７５の両端外側には矩形の電源電極１１〜１４と
矩形の接地電極１９又は低圧電源電極１０が形成されて
いる。出力電極８の列の両端外側には高圧電源の電極１
５が形成されている。従って、チップ上の電極群は２列
でＸ方向に配列している。図示左右の高電源電圧Ｖ_H の
電極１５，１５に接続する電源配線７６は電極８の列に
近接している。この電源配線３６は高電圧部たるドライ
バ回路部７に対して給電する。片側の電極１５は省略す
ることもできるが、同様のチップに対してカスケード接
続する場合に利用される。また同様に、図示左右の液晶
駆動電源電圧Ｖ₀ の電極１１，１１に接続する電源配線
７７は電源配線３６の長辺７１ａ側に隣接している。こ
の電源配線７７は高電圧部たるドライバ回路部７に対し
て給電する。片側の電極１１は省略することもできる
が、同様のチップに対してカスケード接続する場合に利
用される。図示左右の液晶駆動電源電圧Ｖ₂ の電極１
２，１２に接続する電源配線７８も電源配線７７の長辺
７１ａ側に隣接している。この電源配線７８も高電圧部
たるドライバ回路部７に対して給電する。片側の電極１
２はカスケード接続用の電極である。液晶駆動電源電圧
Ｖ₃ の電極１３，１３に接続する電源配線７９も電源配
線７８の長辺７１ａ側に延在している。この電源配線７
８の敷設領域はドライバ回路部７のレベルシフト回路部
６寄りで、ドライバ回路部７に対して給電する。また片
一方の電極１３はカスケード接続用の電極である。最後
の液晶駆動電源電圧Ｖ ₅ の電極１４，１４に接続する電
源配線８０も電源配線７９の長辺７１ａ側に隣接してい
る。この電源配線７０はドライバ回路部７に対して給電
する。また片一方の電極１４はカスケード接続用の電極
である。このように、ドライバ回路部７に対し給電すべ
き電源電圧Ｖ_H ，Ｖ₀ ，Ｖ₂ ，Ｖ₃ ，Ｖ₅ の電源配線７
６，７７，７８，７９，８０はその領域上を並行してい
る。これらの配線は電極８の列を１巡回いた閉ループ接
続ではないが、電源電圧Ｖ_Hの電極１５は電極８の列の
両端に形成され、電源電圧Ｖ₀ ，Ｖ₂ ，Ｖ₃ これらの
配線は電極８の列を１巡回いた閉ループ接続ではない
が、電源電圧Ｖ_H，Ｖ₅の電極１１，１２，１３，１４と
電極８の列の両端側数電極と２列を構成している。接地
電圧ＧＮＤの電極１９に接続する接地配線は３本には分
岐しており、その内側の接地配線８１はドライバ回路部
７とレベルシフト回路部６との境界領域に、中間の接地
配線８２はレベルシフト回路部６とラッチ回路部５との
境界領域に、外側の接地配線８３はシフトレジスタ回路
部３の外側領域に各々敷設されている。また電源電圧Ｖ
_H の電源配線３６から分岐された外側の電源配線８４は
レベルシフト回路部６上に敷設されている。更に、低電
圧電源Ｖ_CCの電極１０に接続する電源配線８５はラッチ
回路部５とシフトレジスタ部３の境界領域に敷設されて
いる。そして、電極１１，１２，１３，１４の列の中間
領域に入出力信号電極の列７５が介在している。

【００２５】このように、電源配線を電極８の列の両端
に回り込ませたレイアウトによれば、電源配線又は信号
配線の配線長を従来法に比して抑制することができる。
本例はチップの細長化に対応した電極及び配線の好適な
レイアウトを提供する。なお、７３ａ，７３ｂは長辺７
１ａ側のコーナー部に形成された位置決め及び支技用の
ダミー電極（パッド）が形成されている。

【００２６】図７は上記の実施例に係るチップのＴＡＢ
実装状態を示す平面図である。同図において図３に示す
部分と同一部分には同一参照符号を付し、その説明は省
略する。上述のレイアウト構成を有するチップ７０のた
めのテープキャリア（フィルム）９２はチップ７０の電
極配置に合わせたリードパタンがスプロケット孔５２ａ
とデバイス孔９２ｂを持つブラスチックフィルム上に形
成されている。このテープキャリア９２は開口面積の異
なる樹脂回り込み用のスリット９３ａ，９３ｂを有して
いる。リードパタンは、デバイス孔９２ａへ張り出して
おり、バンプ５１とインナーリードボンディングされる
べきフィンガーリード（インナーリード）５６と、ＬＣ
Ｄパネル側の行又は列電極とアウターリードボンディン
グされるべきアウターリード５７と、フィンガーリード
５６とアウターリード５７を一体的に連結する引出しリ
ード部分８８とを有するものである。なお、フィルム５
２の印刷配線板側に接続する引出しリード部分８８の先
端には端子５８が形成されている。このようなテープ工
程により作製されたテープキャリア９２と前述のバンプ
付きチップ７０のＴＡＢ実装が実施例１と同様にして行
われる。フィンガーリード５６の片持ち梁長さ（張出長
さ）はＹ₁ である。ＬＣＤパネル側の開口縁部７０ｂが
存在しない場合の片持ち梁長さはＹ₃ であるから、Ｙ₁
＜Ｙ₃ で、梁長さ（張出長さ）の短縮長さは実質的にＹ
₃ −Ｙ₁ である。この短縮長さは実施例１のＹ₂ −Ｙ₁
より大である。

【００２７】図８（Ａ）は上記チップのＴＡＢ実装後に
液晶パネルの額縁領域１０２にＣＯＧ実装した状態を示
す平面図である。なお、同図において図３に示す部分と
同一部分には同一参照符号を付し、その説明は省略す
る。この実装においても、引出しリード部分８８の一部
８８ａがチップ７０上にオーバーラップしている。これ
はバンプ５１がチップ７０の長辺７１ａから離れて形成
されているためである。このオーバーラップ部分８８ａ
の長さは前述したインナーリード５６の短縮長さＹ3 −
Ｙ1 と実質的に等しい。チップ７０の幅寸法が実施例１
のそれに比して小さくできることを考慮すれば、図８
（Ｂ）に示すように、本例の額縁領域１０２の幅寸法Ｗ
2 は実施例１の幅寸法Ｗ1 に比して小さくすることがで
きる。

【００２８】

【発明の効果】以上のように、本発明に係る回路セルア
レイを備えた半導体装置は、ＬＣＤドライバＩＣに限ら
ず、ディスプレイ・ドライバＩＣ，プリンタ・ドライバ
ＩＣ，センサーインターフェイスＩＣ，ゲートアレイ等
のように、回路セルとその電極が対をなしたアレイ構造
のＩＣないしは多出力又は多入力の多ビット型ＩＣに対
し広く適用でき、データ入力又は出力装置において実装
占有領域の幅等を節約するのに適している。

【図面の簡単な説明】

【図１】本発明の実施例１に係る液晶駆動用半導体装置
のチップを示すレイアウト図である。

【図２】実施例１に係るチップのＴＡＢ実装状態を示す
断面図である。

【図３】実施例１に係るチップのＴＡＢ実装状態を示す
平面図である。

【図４】同ＴＡＢ実装とは別のＴＡＢ実装状態を示す断
面図である。

【図５】（Ａ）は実施例１に係るチップを液晶パネルの
額縁領域にＣＯＧ実装した状態を示す平面図で、（Ｂ）
は同状態の額縁領域側を示す断面図である。

【図６】本発明の実施例２に係る液晶駆動用半導体装置
のチップを示すレイアウト図である。

【図７】実施例２に係るチップのＴＡＢ実装状態を示す
平面図である。

【図８】（Ａ）は実施例２に係るチップを液晶パネルの
額縁領域にＣＯＧ実装した状態を示す平面図で、（Ｂ）
は同状態の額縁領域側を示す断面図である。

【図９】液晶駆動用半導体装置の一般的な回路構成を示
すブロック図である。

【図１０】従来の液晶駆動用半導体装置のチップを示す
レイアウト図である。

【図１１】同チップを液晶パネルの額縁領域にＣＯＧ実
装した状態を示す平面図である。

【符号の説明】

３…シフトレジスタ回路部５…ラッチ回路部６…レベルシフト回路部７…ドライバ回路部７_N …ドライバ回路部の各段８_N …出力電極（パッド）１０〜１５…電源電極１９…接地電極３０，７０…半導体チップ３１…第１のブロック３２…第２のブロック３１ａ，３２ａ，７１ａ，７１ｂ…チップの長辺３３…Ｘ方向帯状領域（中央領域）３４，３５，７２，７３，７４…制御ロジック部３５ａ，３５ｂ…チップの短辺３６，３７，３８，３９，４０，４４，４５…電源配線
（Ａｌ配線）４１，４２，４３…接地配線４６，４７，７５…入出力信号電極の列４８ａ〜４８ｄ，７３ａ，７３ｂ…ダミー電極（ダミー
パッド）５１…バンプ５２，６０，９２…テープキャリア（フィルム）５２ａ…スプロケット孔５２ｂ，９２ｂ…デバイス孔５３ａ，５３ｂ，９３ａ，９３ｂ…スリット５４…プラスチックフィルム５５…接着層５６，６１…フィンガーリード（インナーリード）５７…アウターリード５８，８８…引出しリード部分５９…モールド用樹脂６０ａ，６０ｂ…開口縁部６２…液晶パネルの額縁領域７６，７７，７８，７９，８０，８４，８５…電源配線８１，８２，８３…接地配線Ｌ₁ ，Ｌ₂ …中心線Ｙ_N …ドライバ出力Ｙ₁ ，Ｙ₂ …フィンガーリードの片持ち梁長さ（張出長
さ）Ｖ_H ，Ｖ_CC，Ｖ₀ ，Ｖ₃ ，Ｖ₂ ，Ｖ₅ …電源電圧

Claims

(57)【特許請求の範囲】

【請求項１】長方形状の平面を有し、前記平面に外部
接続用電極を有する半導体チップと、開口部と、前記開口部内に延設され前記開口部内にて前
記半導体チップの外部接続用電極との接続がなされる複
数の配線とを有するキャリア薄膜と、を有する半導体チ
ップの実装体であって、前記外部接続用電極は、前記平面を構成する前記半導体
チップの第１の長辺と第２の長辺との中心線よりも前記
第２の長辺側の領域に前記長辺方向に列状に並ぶように
配置され、前記半導体チップの前記外部接続用電極が前記キャリア
薄膜の前記開口部内に位置するように前記半導体チップ
と前記キャリア薄膜とが配置された半導体チップの実装
体。
【請求項２】前記外部接続用電極は長辺方向に概略沿
って複数列に並んでいることを特徴とする請求項１に記
載の半導体チップの実装体。
【請求項３】前記外部接続用電極の前記複数列のうち
前記第２の長辺に遠い方の第１の列は前記第２の長辺に
近い方の第２の列よりも電極の数が多いことを特徴とす
る請求項２に記載の半導体チップの実装体。
【請求項４】前記半導体チップは液晶パネルを駆動
し、その駆動出力のための外部接続用電極は前記第１の
列のみにあることを特徴とする請求項３に記載の半導体
チップの実装体。
【請求項５】前記半導体チップは、前記中心線の前記
第１の長辺側の領域にダミー電極を更に有することを特
徴とする請求項１乃至４いずれかに記載の半導体チップ
の実装体。
【請求項６】前記チップは多ビット駆動型ＩＣである
ことを特徴とする請求項１乃至５いずれかに記載の半導
体チップの実装体。
【請求項７】前記チップはディスプレイドライバＩＣ
であることを特徴とする請求項１乃至５いずれかに記載
の半導体チップの実装体。
【請求項８】前記チップはプリンタドライバＩＣであ
ることを特徴とする請求項１乃至５いずれかに記載の半
導体チップの実装体。
【請求項９】前記チップは多入出力型ＩＣであること
を特徴とする請求項１乃至５いずれかに記載の半導体チ
ップの実装体。
【請求項１０】請求項７に記載の半導体チップの実装
体と、前記半導体チップの実装体が接続された液晶表示
パネルとを有する表示装置。