JP3220040B2 - 半導体試験装置の自己診断実行方式 - Google Patents
半導体試験装置の自己診断実行方式Info
- Publication number
- JP3220040B2 JP3220040B2 JP7771797A JP7771797A JP3220040B2 JP 3220040 B2 JP3220040 B2 JP 3220040B2 JP 7771797 A JP7771797 A JP 7771797A JP 7771797 A JP7771797 A JP 7771797A JP 3220040 B2 JP3220040 B2 JP 3220040B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- self
- diagnosis
- test
- handler
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体試験装置の
自己診断方式に関し、特にその実施に要する時間を削減
する自己診断実行方式に関する。
自己診断方式に関し、特にその実施に要する時間を削減
する自己診断実行方式に関する。
【0002】
【従来の技術】図4は半導体デバイスを対象とした半導
体試験装置の構成例を示すブロック図である。図4を参
照して説明すると、この半導体試験装置は、試料である
半導体デバイスの特性を試験するためテストパタンを生
成するパタン発生ユニット22と、このテストパタンを
試料に与えるタイミングを生成するタイミング発生ユニ
ット23と、このテストパタンの波形を生成するフォー
マット制御ユニット24と、試料の入出力信号用電源ユ
ニット(DCユニット)25と、試料の電源部用電源ユ
ニット(BSユニット)26と、これらの電源ユニット
の電圧・電流レベルを制御するレベル制御ユニット27
と、前記フォーマット制御ユニット24とレベル制御ユ
ニット27に接続され試料と信号のやりとりを行うピン
エレクトロニクス部を有するテスト・ヘッド・ユニット
28と、及び、試料をテスト・ヘッドに装着・接続する
DUTインターフェイス・ボード29により構成され
る。試料(以後DUTと呼ぶ)は、ハンドラー300に
よりこのDUTインターフェイス・ボード29に装着さ
れ、試験が完了すると次のDUTに次々と交換され、連
続的に試験が実施される。
体試験装置の構成例を示すブロック図である。図4を参
照して説明すると、この半導体試験装置は、試料である
半導体デバイスの特性を試験するためテストパタンを生
成するパタン発生ユニット22と、このテストパタンを
試料に与えるタイミングを生成するタイミング発生ユニ
ット23と、このテストパタンの波形を生成するフォー
マット制御ユニット24と、試料の入出力信号用電源ユ
ニット(DCユニット)25と、試料の電源部用電源ユ
ニット(BSユニット)26と、これらの電源ユニット
の電圧・電流レベルを制御するレベル制御ユニット27
と、前記フォーマット制御ユニット24とレベル制御ユ
ニット27に接続され試料と信号のやりとりを行うピン
エレクトロニクス部を有するテスト・ヘッド・ユニット
28と、及び、試料をテスト・ヘッドに装着・接続する
DUTインターフェイス・ボード29により構成され
る。試料(以後DUTと呼ぶ)は、ハンドラー300に
よりこのDUTインターフェイス・ボード29に装着さ
れ、試験が完了すると次のDUTに次々と交換され、連
続的に試験が実施される。
【0003】図5はこの半導体試験装置において、DU
Tの試験と、半導体試験装置の自己診断の実行状況を示
すタイム・チャートで、一つのDUTの試験処理50を
完了すると、ハンドラー300が、試験が完了したDU
Tと次に試験を実施するDUTとを交換するインデック
ス・タイム51を経過し、次に自己診断を実施するとき
には、このDUTの試験を一時中断し(処理52)、そ
の後半導体試験装置の自己診断を実施(処理53)し
て、自己診断が完了してから、再びDUTの試験を再開
する(処理54)ようにしていた。
Tの試験と、半導体試験装置の自己診断の実行状況を示
すタイム・チャートで、一つのDUTの試験処理50を
完了すると、ハンドラー300が、試験が完了したDU
Tと次に試験を実施するDUTとを交換するインデック
ス・タイム51を経過し、次に自己診断を実施するとき
には、このDUTの試験を一時中断し(処理52)、そ
の後半導体試験装置の自己診断を実施(処理53)し
て、自己診断が完了してから、再びDUTの試験を再開
する(処理54)ようにしていた。
【0004】また、この種の自己診断方式として、例え
ば特開平6−151284号公報にあるように、荷電粒
子線描画露光装置について、真空引き時や、試料の搬送
時を利用して診断プログラムを実行する方式が提案され
ているが、半導体試験装置には適用されておらず、従来
は図5に示すように、自己診断処理53を実施する場合
には、そのための期間をDUTの試験期間及びインデッ
クス・タイムの期間とは別個に設けるようにしていた。
ば特開平6−151284号公報にあるように、荷電粒
子線描画露光装置について、真空引き時や、試料の搬送
時を利用して診断プログラムを実行する方式が提案され
ているが、半導体試験装置には適用されておらず、従来
は図5に示すように、自己診断処理53を実施する場合
には、そのための期間をDUTの試験期間及びインデッ
クス・タイムの期間とは別個に設けるようにしていた。
【0005】
【発明が解決しようとする課題】以上説明したように本
発明の目的は、従来DUTの測定処理期間及びインデッ
クス・タイムの期間とは別個に設けていた半導体試験装
置の自己診断を実施するための期間を不要にして、半導
体試験装置の自己診断の実行に要していた期間を削減し
ようとするものである。
発明の目的は、従来DUTの測定処理期間及びインデッ
クス・タイムの期間とは別個に設けていた半導体試験装
置の自己診断を実施するための期間を不要にして、半導
体試験装置の自己診断の実行に要していた期間を削減し
ようとするものである。
【0006】
【課題を解決するための手段】前記課題を解決するた
め、本発明では、プローバやハンドラーにより、半導体
のダイや半導体デバイスなどの半導体部品の試験を連続
的に実施するようにした半導体試験装置において、前記
半導体試験装置の自己診断を、1つの半導体部品の試験
を完了して次の半導体部品の試験に移るまでのプローバ
による次のダイの位置決めやハンドラーによる半導体デ
バイスの交換を実施するインデックス・タイムの期間
に、並行して実施するようにした。
め、本発明では、プローバやハンドラーにより、半導体
のダイや半導体デバイスなどの半導体部品の試験を連続
的に実施するようにした半導体試験装置において、前記
半導体試験装置の自己診断を、1つの半導体部品の試験
を完了して次の半導体部品の試験に移るまでのプローバ
による次のダイの位置決めやハンドラーによる半導体デ
バイスの交換を実施するインデックス・タイムの期間
に、並行して実施するようにした。
【0007】また、プローバやハンドラーにより、半導
体のダイや半導体デバイスなどの半導体部品の試験を連
続的に実施するようにした半導体試験装置において、前
記半導体試験装置の自己診断を項目毎に分割して、1つ
の半導体部品の試験を完了して次の半導体部品の試験に
移るまでのプローバによる次のダイへの位置決めやハン
ドラーによる半導体デバイスの交換を実施するインデッ
クス・タイムの期間に、前記項目毎に分割した自己診断
項目を順次、並行して実施するようにした。
体のダイや半導体デバイスなどの半導体部品の試験を連
続的に実施するようにした半導体試験装置において、前
記半導体試験装置の自己診断を項目毎に分割して、1つ
の半導体部品の試験を完了して次の半導体部品の試験に
移るまでのプローバによる次のダイへの位置決めやハン
ドラーによる半導体デバイスの交換を実施するインデッ
クス・タイムの期間に、前記項目毎に分割した自己診断
項目を順次、並行して実施するようにした。
【0008】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
下に図面を参照して説明する。
【0009】図1は、本発明の実施の形態を説明するフ
ローチャート、図2は自己診断項目をN項の項目に分割
する例を示したもの、図3は本発明における自己診断の
実行状況を示すタイムチャートである。
ローチャート、図2は自己診断項目をN項の項目に分割
する例を示したもの、図3は本発明における自己診断の
実行状況を示すタイムチャートである。
【0010】図1を参照すると本発明の実施の形態は以
下のようになる。まず、予め自己診断内容をN項の項目
に分割する(処理1)。この自己診断項目を分割する例
を示したのが図2で、ハンドラーでDUTを交換した
り、あるいはプローバで次のダイに位置決めするまでの
インデックス・タイムの期間内で処理できるように、図
4の半導体試験装置の各ユニット毎に(201から20
6まで)、診断項目を分割(207から218まで)す
る。次に、DUTの試験を開始するためにハンドラーを
セットするなど準備処理2を行う。次に、分割した自己
診断項目を順次実施するために診断項目の実行順序をイ
ニシャライズする(処理3)。その後、DUTが半導体
試験装置のDUTインターフェイスに装着されて試験開
始可能か否かをチェックする(処理4)。まだDUTが
DUTインターフェイスに装着されていなければ、ハン
ドラー300はDUTを装着、あるいは交換する(この
期間をインデックス・タイムと呼んでいる)。このイン
デックス・タイム5の期間に、半導体試験装置側は自己
診断項目iを実行する(処理6)。自己診断の実行結果
に応じて、結果が異常無しのときにはDUTの試験を実
施(処理8)し、実行結果が異常のときには警報を発
し、一時停止する。DUTの試験が完了後、自己診断項
目を次の項目に更新する(処理9)。このとき、自己診
断項目のすべての項目を実施したか否かの判定をし(処
理10)、途中の場合には処理4に戻り、全項目が完了
していれば、DUTの特性試験を継続するか否かを判定
し(処理11)、継続する場合には処理3に戻り、継続
しないときには試験を停止する。以上のように、DUT
をハンドラーで交換するインデックス・タイムの時間
に、自己診断項目iの実行処理6を並行して処理するこ
とにより、自己診断実行のための特別な時間を設けるこ
とを不要にしている。図3は、図1に示したフローチャ
ートを、半導体試験装置20で実行するときの実行状況
を示すタイムチャートで、ハンドラーによりDUTをD
UTインターフェイス29にセットする(処理31)と
ともに、このインデックス・タイムの期間に、自己診断
項目iを並行して実施し(処理32)、続いてDUTの
試験を実施している(処理33)。以後、これを同様に
(処理34、35、36)実施している。
下のようになる。まず、予め自己診断内容をN項の項目
に分割する(処理1)。この自己診断項目を分割する例
を示したのが図2で、ハンドラーでDUTを交換した
り、あるいはプローバで次のダイに位置決めするまでの
インデックス・タイムの期間内で処理できるように、図
4の半導体試験装置の各ユニット毎に(201から20
6まで)、診断項目を分割(207から218まで)す
る。次に、DUTの試験を開始するためにハンドラーを
セットするなど準備処理2を行う。次に、分割した自己
診断項目を順次実施するために診断項目の実行順序をイ
ニシャライズする(処理3)。その後、DUTが半導体
試験装置のDUTインターフェイスに装着されて試験開
始可能か否かをチェックする(処理4)。まだDUTが
DUTインターフェイスに装着されていなければ、ハン
ドラー300はDUTを装着、あるいは交換する(この
期間をインデックス・タイムと呼んでいる)。このイン
デックス・タイム5の期間に、半導体試験装置側は自己
診断項目iを実行する(処理6)。自己診断の実行結果
に応じて、結果が異常無しのときにはDUTの試験を実
施(処理8)し、実行結果が異常のときには警報を発
し、一時停止する。DUTの試験が完了後、自己診断項
目を次の項目に更新する(処理9)。このとき、自己診
断項目のすべての項目を実施したか否かの判定をし(処
理10)、途中の場合には処理4に戻り、全項目が完了
していれば、DUTの特性試験を継続するか否かを判定
し(処理11)、継続する場合には処理3に戻り、継続
しないときには試験を停止する。以上のように、DUT
をハンドラーで交換するインデックス・タイムの時間
に、自己診断項目iの実行処理6を並行して処理するこ
とにより、自己診断実行のための特別な時間を設けるこ
とを不要にしている。図3は、図1に示したフローチャ
ートを、半導体試験装置20で実行するときの実行状況
を示すタイムチャートで、ハンドラーによりDUTをD
UTインターフェイス29にセットする(処理31)と
ともに、このインデックス・タイムの期間に、自己診断
項目iを並行して実施し(処理32)、続いてDUTの
試験を実施している(処理33)。以後、これを同様に
(処理34、35、36)実施している。
【0011】
【発明の効果】以上のように、本発明の、半導体試験装
置の自己診断実行方式によれば、自己診断の実施に要す
る特別な期間を別に設ける必要が無くなるため、自己診
断の実施に要する時間が削減できるという効果がある。
置の自己診断実行方式によれば、自己診断の実施に要す
る特別な期間を別に設ける必要が無くなるため、自己診
断の実施に要する時間が削減できるという効果がある。
【図1】本発明の実施の形態を示すフローチャートであ
る。
る。
【図2】本発明の実施の形態の自己診断内容の項目分割
例を示した図である。
例を示した図である。
【図3】本発明の実施の形態による自己診断の実行状況
を示すタイムチャートである。
を示すタイムチャートである。
【図4】半導体試験装置の一構成例のブロック図であ
る。
る。
【図5】従来の半導体試験装置における自己診断の実行
状況を示すタイムチャートである。
状況を示すタイムチャートである。
1 自己診断内容をN項目に分割する処理 2 半導体特性試験開始の準備処理 3 自己試験項目のイニシャライズ処理 4 DUT搬送時か否かのチェック処理 5 DUT搬送処理 6 自己診断項目iを実施処理 7 自己診断結果に対応した処理 8 DUT特性試験の実施処理 9 自己診断項目の更新 10 自己診断項目全項目の実施完了のチェック処理 11 DUTの特性試験を継続するか否かの判定処理 21 半導体試験装置制御ユニット 22 パタン発生ユニット 23 タイミング発生ユニット 24 フォーマット制御ユニット 25 試料の入出力信号用電源ユニット(DCユニッ
ト) 26 試料の電源部用電源ユニット(BSユニット) 27 レベル制御ユニット 28 テスト・ヘッド・ユニット
ト) 26 試料の電源部用電源ユニット(BSユニット) 27 レベル制御ユニット 28 テスト・ヘッド・ユニット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 31/26 G01R 31/28 H01L 21/66
Claims (2)
- 【請求項1】 プローバやハンドラーにより、半導体の
ダイや半導体デバイスなどの半導体部品の試験を連続的
に実施するようにした半導体試験装置において、前記半
導体試験装置の自己診断を、1つの半導体部品の試験を
完了して次の半導体部品の試験に移るまでのプローバに
よる次のダイへの位置決めやハンドラーによる半導体デ
バイスの交換を実施するインデックス・タイムの期間
に、並行して実施するようにしたことを特徴とする半導
体試験装置の自己診断実行方式。 - 【請求項2】 プローバやハンドラーにより、半導体の
ダイや半導体デバイスなどの半導体部品の試験を連続的
に実施するようにした半導体試験装置において、前記半
導体試験装置の自己診断を項目毎に分割して、1つの半
導体部品の試験を完了して次の半導体部品の試験に移る
までのプローバによる次のダイへの位置決めやハンドラ
ーによる半導体デバイスの交換を実施するインデックス
・タイムの期間に、前記項目毎に分割した自己診断項目
を順次、並行して実施するようにしたことを特徴とする
半導体試験装置の自己診断実行方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7771797A JP3220040B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体試験装置の自己診断実行方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7771797A JP3220040B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体試験装置の自己診断実行方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10267992A JPH10267992A (ja) | 1998-10-09 |
JP3220040B2 true JP3220040B2 (ja) | 2001-10-22 |
Family
ID=13641650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7771797A Expired - Fee Related JP3220040B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体試験装置の自己診断実行方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3220040B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5120614B2 (ja) * | 2007-11-15 | 2013-01-16 | 横河電機株式会社 | 半導体テスト装置 |
-
1997
- 1997-03-28 JP JP7771797A patent/JP3220040B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10267992A (ja) | 1998-10-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3540539B2 (ja) | 半導体試験装置 | |
JPH10269103A (ja) | 製造テスト・システム | |
JP2005513444A (ja) | マイクロプロセッサに基づく集積回路検査のための測定 | |
US20040059962A1 (en) | Bi-directional probing of software | |
US6615379B1 (en) | Method and apparatus for testing a logic device | |
US7149943B2 (en) | System for flexible embedded Boundary Scan testing | |
JP3220040B2 (ja) | 半導体試験装置の自己診断実行方式 | |
US20100019774A1 (en) | Isolation cell with test mode | |
JP2976686B2 (ja) | Ic試験方法及びicテスタ | |
JPH02189476A (ja) | 電子回路の測定方法 | |
JPH04186176A (ja) | 集積回路試験装置 | |
JP3066072U (ja) | 半導体試験装置 | |
US20050039099A1 (en) | Systems and methods for testing a device-under-test | |
US6131275A (en) | Methods and devices relating to circuit board constructions | |
KR200146658Y1 (ko) | 반도체 소자용 검사장비 | |
CN116611379A (zh) | 一种具有debug功能的IC验证平台系统 | |
JP2903443B2 (ja) | Ic試験装置 | |
JP2851496B2 (ja) | 半導体試験装置 | |
JPS63265181A (ja) | フアンクシヨンテスタ | |
Chen et al. | An integrated Automatic Test Generation and executing system | |
JP2589352B2 (ja) | 諭理回路のテスト方法 | |
JPH04270978A (ja) | Icテスタ | |
JPS636473A (ja) | テストシステム自己診断装置 | |
JPH0261570A (ja) | 論理回路の診断方法 | |
JPS63300330A (ja) | ファ−ムウェアのデバッグ方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000222 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |