JP3212905B2 - 電源の発振防止方式 - Google Patents
電源の発振防止方式Info
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- JP3212905B2 JP3212905B2 JP10124297A JP10124297A JP3212905B2 JP 3212905 B2 JP3212905 B2 JP 3212905B2 JP 10124297 A JP10124297 A JP 10124297A JP 10124297 A JP10124297 A JP 10124297A JP 3212905 B2 JP3212905 B2 JP 3212905B2
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- Japan
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- phase correction
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Description
【０００１】
【発明の属する技術分野】本発明は、電源の発振防止方
式に関する。
式に関する。
【０００２】
【従来の技術】従来、出力電圧を負荷側にて監視し、給
電線路の電圧降下を補正している電源装置においては、
給電線路のインダクタンスにより位相遅れが生じ、電源
出力が発振してしまうおそれがある。このため、給電線
路のインダクタンス値を想定して定電圧制御用帰還回路
内オペアンプに位相補正回路を追加している。
電線路の電圧降下を補正している電源装置においては、
給電線路のインダクタンスにより位相遅れが生じ、電源
出力が発振してしまうおそれがある。このため、給電線
路のインダクタンス値を想定して定電圧制御用帰還回路
内オペアンプに位相補正回路を追加している。
【０００３】このような従来の技術を示す例としては、
例えば、「トランジスタ技術増刊，実用電源回路設計ハ
ンドブック」（戸川 治朗著，昭和６３年５月２０日発
行，ＣＱ出版社）第５３頁，第４章に記載されている。
図３は、この従来の技術を示す回路図であり、給電線路
のインダクタンス５の値を想定し、このインダクタンス
値により電源部１００に備えた定電圧制御用帰還回路内
オペアンプ１０２に位相補正部１０１の抵抗とコンデン
サを選定して追加している。
例えば、「トランジスタ技術増刊，実用電源回路設計ハ
ンドブック」（戸川 治朗著，昭和６３年５月２０日発
行，ＣＱ出版社）第５３頁，第４章に記載されている。
図３は、この従来の技術を示す回路図であり、給電線路
のインダクタンス５の値を想定し、このインダクタンス
値により電源部１００に備えた定電圧制御用帰還回路内
オペアンプ１０２に位相補正部１０１の抵抗とコンデン
サを選定して追加している。
【０００４】
【発明が解決しようとする課題】上述した従来の技術に
おける第１の問題点は、電源装置と負荷が離れている場
合が多い大型のコンピュ−タ装置等においては、給電線
路のインダクタンスが非常に大きくなってしまうため、
電源装置を各種システムで共通に使用する場合等に、あ
るシステムの給電線路のインダクタンスが想定値より大
きいと電源出力が発振する可能性があることである。
おける第１の問題点は、電源装置と負荷が離れている場
合が多い大型のコンピュ−タ装置等においては、給電線
路のインダクタンスが非常に大きくなってしまうため、
電源装置を各種システムで共通に使用する場合等に、あ
るシステムの給電線路のインダクタンスが想定値より大
きいと電源出力が発振する可能性があることである。
【０００５】第２の問題点は、第１の問題点で述べたよ
うにコンピュ−タ装置等の電源システムでは給電線路の
インダクタンスが無視できず、ある程度のインダクタン
スを想定して帰還回路内オペアンプの位相補正を行って
いるため、第１の問題点とは逆に、あるシステムの給電
線路のインダクタンスが無視できる程小さい場合に、出
力に対する高周波応答を低下させ、定電圧制御速度を低
下させてしまうことである。
うにコンピュ−タ装置等の電源システムでは給電線路の
インダクタンスが無視できず、ある程度のインダクタン
スを想定して帰還回路内オペアンプの位相補正を行って
いるため、第１の問題点とは逆に、あるシステムの給電
線路のインダクタンスが無視できる程小さい場合に、出
力に対する高周波応答を低下させ、定電圧制御速度を低
下させてしまうことである。
【０００６】本発明は、給電線路のインダクタンスに関
わらず、発振のない安定な電源供給を行うことを目的と
する。
わらず、発振のない安定な電源供給を行うことを目的と
する。
【０００７】
【課題を解決するための手段】本発明の第１の電源の発
振防止方式は、給電線路の電流値を測定する給電線路測
定部と、前記電流値からインダクタンス値の算出を行い
基準値と比較して位相補正部に制御信号を送出するＣＰ
Ｕ部とを備えた位相補正制御部と、前記ＣＰＵ部から前
記制御信号を受けて抵抗値を調整し定電圧制御用帰還回
路の位相補正を行う位相補正部と、を有することを特徴
とする。
振防止方式は、給電線路の電流値を測定する給電線路測
定部と、前記電流値からインダクタンス値の算出を行い
基準値と比較して位相補正部に制御信号を送出するＣＰ
Ｕ部とを備えた位相補正制御部と、前記ＣＰＵ部から前
記制御信号を受けて抵抗値を調整し定電圧制御用帰還回
路の位相補正を行う位相補正部と、を有することを特徴
とする。
【０００８】本発明の第２の電源の発振防止方式は、本
発明の第１の電源の発振防止方式において、前記位相補
正部は、直列に接続された複数個の位相補正用抵抗と、
前記位相補正用抵抗のそれぞれに並列に接続されて前記
ＣＰＵ部からの制御信号により前記位相補正用抵抗を短
絡，開放する抵抗調整用スイッチと、前記複数個の位相
補正用抵抗に直列に接続された位相補正用コンデンサと
を有することを特徴とする。
発明の第１の電源の発振防止方式において、前記位相補
正部は、直列に接続された複数個の位相補正用抵抗と、
前記位相補正用抵抗のそれぞれに並列に接続されて前記
ＣＰＵ部からの制御信号により前記位相補正用抵抗を短
絡，開放する抵抗調整用スイッチと、前記複数個の位相
補正用抵抗に直列に接続された位相補正用コンデンサと
を有することを特徴とする。
【０００９】本発明の第３の電源の発振防止方式は、本
発明の第１の電源の発振防止方式において、前記給電線
路測定部は、前記給電線路に対してインダクタンス成分
が無視できる程度の低周波の正弦波の第１の規定電圧と
インダクタンス値測定に対して有効な周波数の正弦波の
第２の規定電圧とを発信する発信器と、前記発信器から
前記第１の規定電圧が発信されることにより前記給電線
路の抵抗値算出用電流値を検出し、前記発信器から前記
第２の規定電圧が発信されることにより前記給電線路の
インダクタンス値算出用電流値を検出する電流検出部と
を有することを特徴とする。
発明の第１の電源の発振防止方式において、前記給電線
路測定部は、前記給電線路に対してインダクタンス成分
が無視できる程度の低周波の正弦波の第１の規定電圧と
インダクタンス値測定に対して有効な周波数の正弦波の
第２の規定電圧とを発信する発信器と、前記発信器から
前記第１の規定電圧が発信されることにより前記給電線
路の抵抗値算出用電流値を検出し、前記発信器から前記
第２の規定電圧が発信されることにより前記給電線路の
インダクタンス値算出用電流値を検出する電流検出部と
を有することを特徴とする。
【００１０】本発明の第４の電源の発振防止方式は、本
発明の第１の電源の発振防止方式において、前記ＣＰＵ
部は、前記給電線路測定部で測定された前記電流値をデ
ィジタル変換するアナログ／ディジタル変換部と、ディ
ジタル変換された前記電流値からインダクタンス値の算
出を行い基準値と比較して位相補正部に制御信号を送出
するディジタルシグナルプロセッサまたはマイクロプロ
セッサとを有することを特徴とする。
発明の第１の電源の発振防止方式において、前記ＣＰＵ
部は、前記給電線路測定部で測定された前記電流値をデ
ィジタル変換するアナログ／ディジタル変換部と、ディ
ジタル変換された前記電流値からインダクタンス値の算
出を行い基準値と比較して位相補正部に制御信号を送出
するディジタルシグナルプロセッサまたはマイクロプロ
セッサとを有することを特徴とする。
【００１１】
【００１２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１３】図１は本発明の一実施の形態を示す回路図
であり、電源部１と、位相補正制御部２と、負荷３とに
大別できる。これらの他には、電源部１と負荷３とを接
続するケ−ブルまたはバスバ−による給電線路の抵抗４
と、インダクタンス５と、抵抗４による電圧ドロップを
監視するリモ−トセンス線６と、給電線路のインダクタ
ンス測定のために負荷３を短絡する負荷短絡用スイッチ
７とを備えている。
であり、電源部１と、位相補正制御部２と、負荷３とに
大別できる。これらの他には、電源部１と負荷３とを接
続するケ−ブルまたはバスバ−による給電線路の抵抗４
と、インダクタンス５と、抵抗４による電圧ドロップを
監視するリモ−トセンス線６と、給電線路のインダクタ
ンス測定のために負荷３を短絡する負荷短絡用スイッチ
７とを備えている。
【００１４】電源部１は、ＣＰＵ部２２から制御信号を
受けて位相を補正する位相補正部１１と、リモ−トセン
ス線６により監視した抵抗４による電圧ドロップを補正
するオペアンプ１２と、トランジスタ１３とから構成さ
れている。なお、オペアンプ１２に入力されているＶre
fは安定化のための基準電圧である。
受けて位相を補正する位相補正部１１と、リモ−トセン
ス線６により監視した抵抗４による電圧ドロップを補正
するオペアンプ１２と、トランジスタ１３とから構成さ
れている。なお、オペアンプ１２に入力されているＶre
fは安定化のための基準電圧である。
【００１５】位相補正制御部２は、給電線路の電流値を
測定するインダクタンス測定部２１と、インダクタンス
測定部２１にて測定された電流値からインダクタンス値
の算出を行うとともに、電源部１の位相補正部１１へ制
御信号を送出するＣＰＵ部２２とから構成されている。
さらに、インダクタンス測定部２１は、発信器２１ａ
と、電流検出部２１ｂとを備え、ＣＰＵ部２２は、Ａ／
Ｄ変換部２２ａと、ＤＳＰ／マイコン２２ｂとを備えて
いる。なお、ＤＳＰはディジタルシグナルプロセッサ，
マイコンはマイクロプロセッサの略である。
測定するインダクタンス測定部２１と、インダクタンス
測定部２１にて測定された電流値からインダクタンス値
の算出を行うとともに、電源部１の位相補正部１１へ制
御信号を送出するＣＰＵ部２２とから構成されている。
さらに、インダクタンス測定部２１は、発信器２１ａ
と、電流検出部２１ｂとを備え、ＣＰＵ部２２は、Ａ／
Ｄ変換部２２ａと、ＤＳＰ／マイコン２２ｂとを備えて
いる。なお、ＤＳＰはディジタルシグナルプロセッサ，
マイコンはマイクロプロセッサの略である。
【００１６】図２は、図１の位相補正部の詳細な回路図
であり、位相補正部１１は、複数個の位相補正用抵抗１
１ａと、位相補正用コンデンサ１１ｂと、各位相補正用
抵抗１１ａをそれぞれ短絡，開放する抵抗調整用スイッ
チ１１ｃとから構成されている。なお、抵抗調整用スイ
ッチ１１ｃは、ＣＰＵ部２２からの制御信号により切換
えられる。
であり、位相補正部１１は、複数個の位相補正用抵抗１
１ａと、位相補正用コンデンサ１１ｂと、各位相補正用
抵抗１１ａをそれぞれ短絡，開放する抵抗調整用スイッ
チ１１ｃとから構成されている。なお、抵抗調整用スイ
ッチ１１ｃは、ＣＰＵ部２２からの制御信号により切換
えられる。
【００１７】次に、本発明の実施の形態の動作について
図１および図２を用いて説明する。
図１および図２を用いて説明する。
【００１８】電源部１は、１例として最も単純な構成で
あるシリ−ズレギュレ−タを用いて説明する。電源部１
から負荷３への給電には、一般的にケ−ブルまたはバス
バ−が使用されるが、これには抵抗成分およびインダク
タンス成分が存在する。このため、抵抗４による電圧ド
ロップ補正は、リモ−トセンス線６により負荷３の電圧
を監視し、基準電圧値となるようにオペアンプ１２とト
ランジスタ１３とで実現する。
あるシリ−ズレギュレ−タを用いて説明する。電源部１
から負荷３への給電には、一般的にケ−ブルまたはバス
バ−が使用されるが、これには抵抗成分およびインダク
タンス成分が存在する。このため、抵抗４による電圧ド
ロップ補正は、リモ−トセンス線６により負荷３の電圧
を監視し、基準電圧値となるようにオペアンプ１２とト
ランジスタ１３とで実現する。
【００１９】また、インダクタンス成分に関しては、従
来測定手段を持っていなかったため、ある程度のインダ
クタンスを想定して位相補正を行っていた。ここで、本
発明では、位相補正制御部２において測定した電流値か
らインダクタンス値を算出し、これに応じた制御信号を
位相補正制御部２から電源部１の位相補正部１１に送出
することにより、適切な位相補正を実現するものであ
る。
来測定手段を持っていなかったため、ある程度のインダ
クタンスを想定して位相補正を行っていた。ここで、本
発明では、位相補正制御部２において測定した電流値か
らインダクタンス値を算出し、これに応じた制御信号を
位相補正制御部２から電源部１の位相補正部１１に送出
することにより、適切な位相補正を実現するものであ
る。
【００２０】以下、詳細な動作について説明する。
【００２１】まず、インダクタンス値（Ｌ）の算出に先
立ち、前述のように給電系には抵抗成分も存在するた
め、最初に抵抗値（Ｒ）を算出する。
立ち、前述のように給電系には抵抗成分も存在するた
め、最初に抵抗値（Ｒ）を算出する。
【００２２】抵抗値（Ｒ）の算出にあたっては、負荷短
絡用スイッチ７を閉じた状態にして負荷３を短絡する。
そして、位相補正制御部２のインダクタンス測定部２１
を給電線路のＬ１，Ｌ２端子に接続する。その後、発信
器２１ａにより、給電線路に対してインダクタンス成分
が無視できる程度の低周波の正弦波の規定電圧（Ｖ）を
かける。電流検出部２１ｂは、この時流れる電流値（Ｉ
r）を検出してＣＰＵ部２２に送出する。
絡用スイッチ７を閉じた状態にして負荷３を短絡する。
そして、位相補正制御部２のインダクタンス測定部２１
を給電線路のＬ１，Ｌ２端子に接続する。その後、発信
器２１ａにより、給電線路に対してインダクタンス成分
が無視できる程度の低周波の正弦波の規定電圧（Ｖ）を
かける。電流検出部２１ｂは、この時流れる電流値（Ｉ
r）を検出してＣＰＵ部２２に送出する。
【００２３】ＣＰＵ部２２においては、Ａ／Ｄ変換部２
２ａによりディジタル信号に変換した後、ＤＳＰ／マイ
コン２２ｂに入力し、ＤＳＰ／マイコン２２ｂは、“Ｒ
＝Ｖ／Ｉr”より抵抗値を算出する。以上により、給電
線路の抵抗値（Ｒ）が算出される。
２ａによりディジタル信号に変換した後、ＤＳＰ／マイ
コン２２ｂに入力し、ＤＳＰ／マイコン２２ｂは、“Ｒ
＝Ｖ／Ｉr”より抵抗値を算出する。以上により、給電
線路の抵抗値（Ｒ）が算出される。
【００２４】次に、給電線路のインダクタンス値（Ｌ）
の算出について説明する。上記の状態において、正弦波
の周波数（ｆ）をインダクタンス値測定に対し有効な値
（数ＫＨｚ）に変更し、インダクタンス測定部２１は同
様に電流（Ｉ）を検出してＣＰＵ部２２に送出する。Ｃ
ＰＵ部２２においては、Ａ／Ｄ変換部２２ａによりディ
ジタル信号に変換した後、ＤＳＰ／マイコン２２ｂに入
力し、ＤＳＰ／マイコン２２ｂは、下記計算式によりイ
ンダクタンス値（Ｌ）を算出する。
の算出について説明する。上記の状態において、正弦波
の周波数（ｆ）をインダクタンス値測定に対し有効な値
（数ＫＨｚ）に変更し、インダクタンス測定部２１は同
様に電流（Ｉ）を検出してＣＰＵ部２２に送出する。Ｃ
ＰＵ部２２においては、Ａ／Ｄ変換部２２ａによりディ
ジタル信号に変換した後、ＤＳＰ／マイコン２２ｂに入
力し、ＤＳＰ／マイコン２２ｂは、下記計算式によりイ
ンダクタンス値（Ｌ）を算出する。
【００２５】Ｌ＝｛（Ｖ／Ｉ）−Ｒ｝／２πｆ そして、ＣＰＵ部２２のＤＳＰ／マイコン２２ｂは、予
めＤＳＰ／マイコン２２ｂに格納してある基準値と上記
により算出したインダクタンス値（Ｌ）とを比較し、位
相補正部１１に対して制御信号を送出する。
めＤＳＰ／マイコン２２ｂに格納してある基準値と上記
により算出したインダクタンス値（Ｌ）とを比較し、位
相補正部１１に対して制御信号を送出する。
【００２６】位相補正部１１の詳細な回路は図２に示す
ように、複数個の位相補正用抵抗１１ａ，ＣＰＵ部２２
からの制御信号により開閉を行う抵抗調整用スイッチ１
１ｃおよび位相補正用コンデンサ１１ｂから構成されて
いる。位相補正部１１は、ＣＰＵ部２２から制御信号を
受け、その制御信号に基づいて抵抗調整用スイッチ１１
ｃを開閉することにより、位相補正用抵抗値を適正値に
変更して適切な位相補正を実現する。
ように、複数個の位相補正用抵抗１１ａ，ＣＰＵ部２２
からの制御信号により開閉を行う抵抗調整用スイッチ１
１ｃおよび位相補正用コンデンサ１１ｂから構成されて
いる。位相補正部１１は、ＣＰＵ部２２から制御信号を
受け、その制御信号に基づいて抵抗調整用スイッチ１１
ｃを開閉することにより、位相補正用抵抗値を適正値に
変更して適切な位相補正を実現する。
【００２７】
【発明の効果】上述したように、本発明による第１の効
果は、給電線路のインダクタンス成分を算出し、この算
出値に応じて定電圧制御用帰還回路の位相補正を行うた
め、給電線路のインダクタンス成分の大きさに関わらず
電源出力の発振を防止できることである。
果は、給電線路のインダクタンス成分を算出し、この算
出値に応じて定電圧制御用帰還回路の位相補正を行うた
め、給電線路のインダクタンス成分の大きさに関わらず
電源出力の発振を防止できることである。
【００２８】第２の効果は、実際のインダクタンス値に
応じて最適な位相補正を行うため、給電線路のインダク
タンス成分を考慮した上で定電圧制御速度を最大限に上
げることが可能となることである。
応じて最適な位相補正を行うため、給電線路のインダク
タンス成分を考慮した上で定電圧制御速度を最大限に上
げることが可能となることである。
【図１】本発明の一実施の形態を示す回路図である。
【図２】図１の位相補正部の詳細な回路図である。
【図３】従来の技術を示す回路図である。
１ 電源部 １１ 位相補正部 １１ａ 位相補正用抵抗 １１ｂ 位相補正用コンデンサ １１ｃ 抵抗調整用スイッチ １２ オペアンプ １３ トランジスタ ２ 位相補正制御部 ２１ インダクタンス測定部 ２１ａ 発信器 ２１ｂ 電流検出部 ２２ ＣＰＵ部 ２２ａ Ａ／Ｄ変換部 ２２ｂ ＤＳＰ／マイコン ３ 負荷 ４ 抵抗 ５ インダクタンス ６ リモ−トセンス線 ７ 負荷短絡用スイッチ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/445,1/56 G05F 1/613,1/618
Claims (4)
- 【請求項１】 給電線路の電流値を測定する給電線路測
定部と、前記電流値からインダクタンス値の算出を行い
基準値と比較して位相補正部に制御信号を送出するＣＰ
Ｕ部とを備えた位相補正制御部と、前記ＣＰＵ部から前
記制御信号を受けて抵抗値を調整し定電圧制御用帰還回
路の位相補正を行う位相補正部と、を有することを特徴
とする電源の発振防止方式。 - 【請求項２】 前記位相補正部は、直列に接続された複
数個の位相補正用抵抗と、前記位相補正用抵抗のそれぞ
れに並列に接続されて前記ＣＰＵ部からの制御信号によ
り前記位相補正用抵抗を短絡，開放する抵抗調整用スイ
ッチと、前記複数個の位相補正用抵抗に直列に接続され
た位相補正用コンデンサとを有することを特徴とする請
求項１記載の電源の発振防止方式。 - 【請求項３】 前記給電線路測定部は、前記給電線路に
対してインダクタンス成分が無視できる程度の低周波の
正弦波の第１の規定電圧とインダクタンス値測定に対し
て有効な周波数の正弦波の第２の規定電圧とを発信する
発信器と、前記発信器から前記第１の規定電圧が発信さ
れることにより前記給電線路の抵抗値算出用電流値を検
出し、前記発信器から前記第２の規定電圧が発信される
ことにより前記給電線路のインダクタンス値算出用電流
値を検出する電流検出部とを有することを特徴とする請
求項１記載の電源の発振防止方式。 - 【請求項４】 前記ＣＰＵ部は、前記給電線路測定部で
測定された前記電流値をディジタル変換するアナログ／
ディジタル変換部と、ディジタル変換された前記電流値
からインダクタンス値の算出を行い基準値と比較して位
相補正部に制御信号を送出するディジタルシグナルプロ
セッサまたはマイクロプロセッサとを有することを特徴
とする請求項１記載の電源の発振防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124297A JP3212905B2 (ja) | 1997-04-18 | 1997-04-18 | 電源の発振防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124297A JP3212905B2 (ja) | 1997-04-18 | 1997-04-18 | 電源の発振防止方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10293616A JPH10293616A (ja) | 1998-11-04 |
| JP3212905B2 true JP3212905B2 (ja) | 2001-09-25 |
Family
ID=14295444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10124297A Expired - Fee Related JP3212905B2 (ja) | 1997-04-18 | 1997-04-18 | 電源の発振防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212905B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455106B1 (en) | 1998-01-19 | 2002-09-24 | Seiko Epson Corporation | Method of forming oxide-ceramics film |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5194665B2 (ja) * | 2007-09-14 | 2013-05-08 | Ｔｄｋラムダ株式会社 | 電源装置 |
| JP5861098B2 (ja) * | 2012-08-01 | 2016-02-16 | パナソニックＩｐマネジメント株式会社 | 発振検出装置、負荷機器およびプログラム |
-
1997
- 1997-04-18 JP JP10124297A patent/JP3212905B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455106B1 (en) | 1998-01-19 | 2002-09-24 | Seiko Epson Corporation | Method of forming oxide-ceramics film |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10293616A (ja) | 1998-11-04 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010703 |
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