JP3207815U - 液晶表示体用コモン信号作成回路 - Google Patents

Abstract

【課題】ＦＰＧＡまたはＰＬＤを用いて１／２バイアス１／２デューティ、１／２バイアス１／３デューティ、１／２バイアス１／４デューティのセグメントタイプの液晶表示体を駆動するコモン信号作成回路を提供する。【解決手段】液晶表示体用のコモン信号作成回路において、２つのトライステートバッファ１、２と、当該２つのトライステートバッファ１、２の間に直列に接続された２つの抵抗素子３、４により１つのコモン信号作成回路を構成し、当該トライステートバッファ１、２はＦＰＧＡまたはＰＬＤの内部の素子で構成し、当該抵抗素子３、４はＦＰＧＡまたはＰＬＤの外部の素子により構成する。【選択図】図１

Description

本考案はセグメントタイプの液晶表示体の中間電位が必要なコモン信号を作成する方法に関する。

従来セグメントタイプの液晶表示体においては１つのセグメント信号で２つのセグメントの制御を行うもの（１／２デューティ）、１つのセグメント信号で３つのセグメントの制御を行うもの（１／３デューティ）、１つのセグメント信号で４つのセグメントの制御を行うもの（１／４デューティ）等が広く知られている。これらはそれぞれコモン信号が２つ（１／２デューティ）のとき、コモン信号が３つ（１／３デューティ）のとき、コモン信号が４つ（１／４デューティ）のとき、のように用意されている。
このとき１／２デューティ１／２バイアスまたは１／３デューティ１／２バイアス、または１／４デューティ１／２バイアスでは液晶表示体に供給される最大電圧とその１／２の電圧が必要になる。１／３デューティ１／３バイアスまたは１／４デューティ１／３バイアスでは液晶表示体に供給される最大電圧とその１／３の電圧、および２／３の電圧が必要になる。
これらの電圧を作成し液晶表示体のコモン信号を作成するにはＩＣ内部又は外部で昇圧、もしくは分圧回路によって所望の電圧を作成して電圧源を作り、その電圧源と液晶コモン信号ドライバの間をタイミングを制御したスイッチ素子で接続する形で所望の液晶コモン信号を作成するのが通例であった。

特開 ２０１３−０４１０２９ 特開 ２０１２−０３２５２０

新日本無線株式会社 ＮＪＵ６４３２Ｂ ＬＣＤドライバＩＣデータシート［平成２８年６月２０日検索］インターネット（ｈｔｔｐ：／／ｗｗｗ．ｎｊｒ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｓｅｍｉｃｏｎ／ＰＤＦ／ＮＪＵ６４３２Ｂ＿Ｊ．ｐｄｆ） 新日本無線株式会社 ＮＪＵ６５３３ ＬＣＤドライバＩＣデータシート［平成２８年６月２０日検索］インターネット（ｈｔｔｐ：／／ｗｗｗ．ｎｊｒ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｓｅｍｉｃｏｎ／ＰＤＦ／ＮＪＵ６５３３＿Ｊ．ｐｄｆ）

従来のＬＣＤドライバＩＣはＬＣＤドライバ専用のＩＣとして開発されるためＬＣＤのコモン信号に必要な中間電位は特許文献１、特許文献２、非特許文献１、非特許文献２に表されているように、ＩＣ内部または外部素子との組み合わせにより抵抗分圧もしくは昇圧、降圧回路により中間電位を発生する電源信号を作成し中間電位の電源をＩＣの電源端子に供給し、または外部で生成した中間電位電源から中間電位の電源をＩＣの電源端子に供給し、この電源信号にスイッチ素子でＯＮ／ＯＦＦを行うことによって液晶表示用のコモン信号の中間電位出力を作成するのが通例であった。このため、従来ＬＣＤドライバのＩＣは専用のＩＣとして開発するのが通例であり、このような液晶コモン信号を汎用のＦＰＧＡまたはＰＬＤデバイスで実現することはできなかった。
本考案は汎用のＦＰＧＡまたはＰＬＤデバイスで液晶表示用の１／２バイアスのコモン信号を提供することを課題とする。

上記の課題を解決するために本考案の液晶表示用のコモン信号作成回路は２つのトライステートバッファと２つの抵抗を組み合わせて構成することを特徴とする。

本考案は以下のような効果を有する。
請求項１に記載されている本考案はＦＰＧＡまたはＰＬＤの内部の素子を使ったトライステートバッファとＦＰＧＡまたはＰＬＤの外部の抵抗素子を組み合わせて従来ＦＰＧＡまたはＰＬＤを用いて駆動することができなかった１／２バイアスの１／２，１／３，１／４デューティ液晶表示体用のコモン信号作成回路をきわめて簡単に作成することができる。

本考案の１／２デューティの実施例を示す回路図である。（実施例１） 本考案の実施例１のコモン信号の動作を示すタイムチャート例である。 本考案の実施例１のコモン信号の動作を示す別のタイムチャート例である。 本考案の実施例１のセグメントの駆動信号を示すタイムチャートである。 本考案の１／３デューティの実施例を示す回路図である。（実施例２） 本考案の実施例２のコモン信号の動作を示すタイムチャート例である。 本考案の実施例２のコモン信号の動作を示す別のタイムチャート例である。 本考案の実施例２のセグメントの駆動信号を示すタイムチャートである。 本考案の１／４デューティの実施例を示す回路図である。（実施例３） 本考案の実施例３のコモン信号の動作を示すタイムチャート例である。 本考案の実施例３のコモン信号の動作を示す別のタイムチャート例である。 本考案の実施例３のセグメントの駆動信号を示すタイムチャートである。

１／２バイアスの１／２，１／３，１／４デューティ液晶表示体用のコモン信号作成回路を作成するという目的をＦＰＧＡまたはＰＬＤの内部の素子を使ったトライステートバッファとＦＰＧＡまたはＰＬＤの外部の抵抗素子を組み合わせて構成することにより実現した。
以下、本考案の実施の形態について図面を参照して説明する。

図１に１／２バイアス１／２デューティの液晶表示体用コモン信号作成回路の実施例を示す。図１において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ１，２とＦＰＧＡまたはＰＬＤの外部の抵抗３，４により構成され、抵抗３，４は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ１の制御信号Ａ１とトライステートバッファ２の制御信号Ｂ１を表１−１に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ１を生成する。
同様に、図１において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ５，６とＦＰＧＡまたはＰＬＤ外部の抵抗７，８により構成され、抵抗７，８は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ５の制御信号Ｃ１とトライステートバッファ６の制御信号Ｄ１を表１−２に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ２を生成する。

図２に示すタイミングチャートの例では、信号Ａ１，Ｂ１がともにＨｉｇｈのときＣＯＭ１信号が１／２ＶＣＣを出力する。信号Ａ１がＨｉｇｈ，信号Ｂ１がＬｏｗのときＣＯＭ１信号がＶＣＣを出力する。また、信号Ｂ１がＨｉｇｈ信号Ａ１がＬｏｗのときＣＯＭ１信号がＧＮＤを出力する。
同様に、図２に示すタイミングチャートの例では、信号Ｃ１，Ｄ１がともにＨｉｇｈのときＣＯＭ２信号が１／２ＶＣＣを出力する。信号Ｃ１がＨｉｇｈ，信号Ｄ１がＬｏｗのときＣＯＭ２信号がＶＣＣを出力する。また、信号Ｄ１がＨｉｇｈ信号Ｃ１がＬｏｗのときＣＯＭ２信号がＧＮＤを出力する。

図３に示す実施例のタイミングチャートでは、信号Ａ１，Ｂ１がともにＨｉｇｈとしてＣＯＭ１信号が１／２ＶＣＣを出力する制御のあとに、信号Ａ１，Ｂ１をともにＬｏｗとしてトライステートバッファをともにＯＦＦとし、ＣＯＭ１出力をハイインピーダンス（フローティング）状態とする。このハイインピーダンス状態ではＣＯＭ１信号の浮遊容量もしくは意図的に付加された容量１７に蓄積された電荷によりいわゆるダイナミックホールド状態となり、１／２ＶＣＣの電位が継続する。この１／２ＶＣＣの電位の状態は信号Ａ１または信号Ｂ１のどちらかがＨｉｇｈとなるまで継続する。
同様に、図３に示す実施例のタイミングチャートでは、信号Ｃ１，Ｄ１がともにＨｉｇｈとしてＣＯＭ２信号が１／２ＶＣＣを出力する制御のあとに、信号Ｃ１，Ｄ１をともにＬｏｗとしてトライステートバッファをともにＯＦＦとし、ＣＯＭ２出力をハイインピーダンス（フローティング）状態とする。このハイインピーダンス状態ではＣＯＭ２信号の浮遊容量もしくは意図的に付加された容量１８に蓄積された電荷によりいわゆるダイナミックホールド状態となり、１／２ＶＣＣの電位が継続する。この１／２ＶＣＣの電位の状態は信号Ｃ１または信号Ｄ１のどちらかがＨｉｇｈとなるまで継続する。

図４に示すタイミングチャートは各セグメント信号がＣＯＭ１，ＣＯＭ２に対してＯＮ，ＯＦＦとなるタイミングを示している。それぞれ、ＳＥＧ０に表される信号はＣＯＭ１，ＣＯＭ２ともにＯＦＦ、ＳＥＧ１に表される信号はＣＯＭ１に対してＯＮ、ＣＯＭ２に対してＯＦＦ、ＳＥＧ２に表される信号はＣＯＭ１，ＣＯＭ２ともにＯＮ、ＳＥＧ３に表される信号はＣＯＭ１に対してＯＦＦ、ＣＯＭ２に対してＯＮのタイミング信号である。

図５に１／２バイアス１／３デューティの液晶表示体用コモン信号作成回路の実施例を示す。図５において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ１，２とＦＰＧＡまたはＰＬＤ外部の抵抗３，４により構成され、抵抗３，４は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ１の制御信号Ａ１とトライステートバッファ２の制御信号Ｂ１を表５−１に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ１を生成する。
同様に、図５において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ５，６とＦＰＧＡまたはＰＬＤ外部の抵抗７，８により構成され、抵抗７，８は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ５の制御信号Ｃ１とトライステートバッファ６の制御信号Ｄ１を表５−２に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ２を生成する。
同様に、図５において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ９，１０とＦＰＧＡまたはＰＬＤ外部の抵抗１１，１２により構成され、抵抗１１，１２は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ９の制御信号Ｅ１とトライステートバッファ１０の制御信号Ｆ１を表５−２に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ３を生成する。

図６に図５で示した１／２バイアス１／３デューティの液晶表示体用コモン信号作成回路の実施例に対応したタイミングチャートの例を記す。

図７に図５で示した１／２バイアス１／３デューティの液晶表示体用コモン信号作成回路の実施例に対応したタイミングチャートの別の例を記す。この例では図３で１／２バイアス１／２デューティのコモン信号作成回路の示したのと同様にコモン信号がハイインピーダンス（フローティング）状態となる制御を追加している。

図８に図５で示した１／２バイアス１／３デューティの液晶表示体用コモン信号作成回路の実施例に対応したセグメント信号のタイミングチャートを記す。

図９に１／２バイアス１／４デューティの液晶表示体用コモン信号作成回路の実施例を示す。図９において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ１，２とＦＰＧＡまたはＰＬＤ外部の抵抗３，４により構成され、抵抗３，４は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ１の制御信号Ａ１とトライステートバッファ２の制御信号Ｂ１を表９−１に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ１を生成する。
同様に、図９において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ５，６とＦＰＧＡまたはＰＬＤ外部の抵抗７，８により構成され、抵抗７，８は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ５の制御信号Ｃ１とトライステートバッファ６の制御信号Ｄ１を表９−２に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ２を生成する。
同様に、図９において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ９，１０とＦＰＧＡまたはＰＬＤ外部の抵抗１１，１２により構成され、抵抗１１，１２は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ９の制御信号Ｅ１とトライステートバッファ１０の制御信号Ｆ１を表９−２に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ３を生成する。
同様に、図９において、ＦＰＧＡまたはＰＬＤ内のトライステートバッファ１３，１４とＦＰＧＡまたはＰＬＤ外部の抵抗１５，１６により構成され、抵抗１５，１６は同一の抵抗値である液晶表示体用のコモン信号作成回路はトライステートバッファ１３の制御信号Ｇ１とトライステートバッファ１４の制御信号Ｈ１を表９−２に示すように制御することにより液晶表示体用のコモン信号ＣＯＭ４を生成する。

図１０に図９で示した１／２バイアス１／４デューティの液晶表示体用コモン信号作成回路の実施例に対応したタイミングチャートの例を記す。

図１１に図９で示した１／２バイアス１／４デューティの液晶表示体用コモン信号作成回路の実施例に対応したタイミングチャートの別の例を記す。この例では図３で１／２バイアス１／２デューティのコモン信号作成回路の示したのと同様にコモン信号がバイインピーダンス（フローティング）状態となる制御を追加している。

図１２に図９で示した１／２バイアス１／４デューティの液晶表示体用コモン信号作成回路の実施例に対応したセグメント信号のタイミングチャートを記す。

産業上の利用分野

本考案の液晶表示体用コモン信号作成回路は産業用又は工業用の機器でセグメントタイプの液晶表示体を表示手段として使用するときに利用する事ができる。

１ トライステートバッファ
２ トライステートバッファ
３ 抵抗
４ 抵抗
５ トライステートバッファ
６ トライステートバッファ
７ 抵抗
８ 抵抗
９ トライステートバッファ
１０ トライステートバッファ
１１ 抵抗
１２ 抵抗
１３ トライステートバッファ
１４ トライステートバッファ
１５ 抵抗
１６ 抵抗
１７ コンデンサ
１８ コンデンサ
Ａ１，Ｂ１，Ｃ１，Ｄ１，Ｅ１，Ｆ１，Ｇ１，Ｈ１ トライステートバッファ制御信号
ＣＯＭ１，ＣＯＭ２，ＣＯＭ３，ＣＯＭ４ コモン信号
ＳＥＧ０〜ＳＥＧ１５ セグメント駆動信号

Claims (3)

1. 液晶表示体用のコモン信号作成回路において、２つのトライステートバッファと２つの抵抗素子により１つのコモン信号作成回路を構成し、当該トライステートバッファはＦＰＧＡまたはＰＬＤの内部の素子で構成し、当該抵抗素子はＦＰＧＡまたはＰＬＤの外部の素子により構成することを特徴とする液晶表示体用コモン信号作成回路。
2. 請求項１に記載の液晶表示体用コモン信号作成回路において中間電位を発生するときは２つのトライステートバッファともにＯＮとすることにより中間電位を発生することを特徴とする液晶表示体用コモン信号作成回路。
3. 請求項１に記載の液晶表示体用コモン信号作成回路において中間電位を発生するときの２つのトライステートバッファをともにＯＮとする時間は中間電位を発生する期間すべてとするのではなく、中間電位を発生する期間の初めの一部分とすることを特徴とする液晶表示体用コモン信号作成回路。

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