JP3185953B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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Description
【０００１】
【産業上の利用分野】本発明はいわゆるパルス幅制御方
式を用いて出力電圧を安定化しているスイッチング電源
装置に係り、特に制御回路をディジタル処理化する改良
に関する。
式を用いて出力電圧を安定化しているスイッチング電源
装置に係り、特に制御回路をディジタル処理化する改良
に関する。
【０００２】
【従来の技術】スイッチング電源装置は、例えば本出願
人の提案に係る特開平１−１９４８６６号公報に開示さ
れているようにパルス幅制御（ＰＷＭ）を用いて出力電
圧を安定化するものが知られている。図８はこのような
従来装置の構成ブロック図である。図において、トラン
スの一次巻線ｎ１には直流電圧Ｖinが印加されてＦＥＴ
等のスイッチング素子Ｑによりオンオフされている。す
るとトランスの二次巻線ｎ２にはスイッチング電流が誘
起されるので、ダイオードＤ１，Ｄ２の整流回路１１に
より整流し、チョークコイルＬとコンデンサＣのローパ
スフィルタ回路１２により直流化して負荷側に直流電圧
Ｖoutを供給している。
人の提案に係る特開平１−１９４８６６号公報に開示さ
れているようにパルス幅制御（ＰＷＭ）を用いて出力電
圧を安定化するものが知られている。図８はこのような
従来装置の構成ブロック図である。図において、トラン
スの一次巻線ｎ１には直流電圧Ｖinが印加されてＦＥＴ
等のスイッチング素子Ｑによりオンオフされている。す
るとトランスの二次巻線ｎ２にはスイッチング電流が誘
起されるので、ダイオードＤ１，Ｄ２の整流回路１１に
より整流し、チョークコイルＬとコンデンサＣのローパ
スフィルタ回路１２により直流化して負荷側に直流電圧
Ｖoutを供給している。
【０００３】出力電圧Ｖoutを安定化するために制御回
路２０が設けられている。演算部２１は出力電圧の帰還
信号と設定値電圧Ｖrefとを比較して誤差電圧を求め、
この誤差電圧を小さくするためのＰＩＤ演算等を行って
制御信号を出力している。パルス幅変調回路２２は演算
回路２１の出力信号を入力して、パルス信号のデューテ
ィ比を変調した制御信号をスイッチング素子Ｑに送って
いる。
路２０が設けられている。演算部２１は出力電圧の帰還
信号と設定値電圧Ｖrefとを比較して誤差電圧を求め、
この誤差電圧を小さくするためのＰＩＤ演算等を行って
制御信号を出力している。パルス幅変調回路２２は演算
回路２１の出力信号を入力して、パルス信号のデューテ
ィ比を変調した制御信号をスイッチング素子Ｑに送って
いる。
【０００４】このような装置では、制御回路２０では出
力電圧の安定化に加えて、電源投入時の突入電流発生を
防止すること（実開平２−３３５４８号公報）、停電発
生の場合に事前通知をする信号を負荷側に送ること（実
開平１−１２０７８５号公報）、出力電流若しくは出力
電圧が過大であることを防止すること（実開平１−６９
３８３号公報）、軽負荷電流の場合にダミー回路を動作
させること（実開平２−８３６８５号公報）等の各種の
機能が必要とされている。このような機能は従来アナロ
グ回路を用いて実現されていたが、使用する素子のバラ
ツキや温度特性の影響を受けやすく、設計が困難である
という課題があった。
力電圧の安定化に加えて、電源投入時の突入電流発生を
防止すること（実開平２−３３５４８号公報）、停電発
生の場合に事前通知をする信号を負荷側に送ること（実
開平１−１２０７８５号公報）、出力電流若しくは出力
電圧が過大であることを防止すること（実開平１−６９
３８３号公報）、軽負荷電流の場合にダミー回路を動作
させること（実開平２−８３６８５号公報）等の各種の
機能が必要とされている。このような機能は従来アナロ
グ回路を用いて実現されていたが、使用する素子のバラ
ツキや温度特性の影響を受けやすく、設計が困難である
という課題があった。
【０００５】図９は他の従来装置の構成ブロック図であ
る。ここでは演算回路２１をディジタル化して、例えば
μプロセッサ等を用いることによりＰＩＤ制御演算を行
わせしめている。そこで、Ａ／Ｄ変換器２１ａにより出
力電圧の帰還信号と設定値電圧Ｖrefをディジタル信号
化して演算回路２１に送り、Ｄ／Ａ変換器２１ｂにより
アナログ化して出力信号をパルス幅変調回路２２に送っ
ている。
る。ここでは演算回路２１をディジタル化して、例えば
μプロセッサ等を用いることによりＰＩＤ制御演算を行
わせしめている。そこで、Ａ／Ｄ変換器２１ａにより出
力電圧の帰還信号と設定値電圧Ｖrefをディジタル信号
化して演算回路２１に送り、Ｄ／Ａ変換器２１ｂにより
アナログ化して出力信号をパルス幅変調回路２２に送っ
ている。
【０００６】
【発明が解決しようとする課題】ところで、図９の回路
でパルス幅変調回路２２にディジタル回路を採用できな
い理由を説明する。図１０はスイッチング制御信号の波
形図である。一般にスイッチング周波数が高くなると、
トランスや平滑回路の小型化が達成できるので、ＰＷＭ
のスイッチング基本周波数は数百ｋＨｚになっている。
他方ＰＷＭを用いて出力電圧を高い精度で安定化するに
は高い時間分解能が必要になる。例えば、スイッチング
周波数を５００ｋＨｚとし、出力分解能を１％とする
と、時間分解能としては５０ＭＨｚ（２０ｎＳ）相当の
時間分解能がＰＷＭ制御に必要になる。すると、ＰＷＭ
制御回路が高価になり、電源のように安価に製造すべき
製品の場合には事実上採用できず、従来のアナログ回路
を採用するしかなかった。
でパルス幅変調回路２２にディジタル回路を採用できな
い理由を説明する。図１０はスイッチング制御信号の波
形図である。一般にスイッチング周波数が高くなると、
トランスや平滑回路の小型化が達成できるので、ＰＷＭ
のスイッチング基本周波数は数百ｋＨｚになっている。
他方ＰＷＭを用いて出力電圧を高い精度で安定化するに
は高い時間分解能が必要になる。例えば、スイッチング
周波数を５００ｋＨｚとし、出力分解能を１％とする
と、時間分解能としては５０ＭＨｚ（２０ｎＳ）相当の
時間分解能がＰＷＭ制御に必要になる。すると、ＰＷＭ
制御回路が高価になり、電源のように安価に製造すべき
製品の場合には事実上採用できず、従来のアナログ回路
を採用するしかなかった。
【０００７】しかし、ＰＷＭ制御回路にアナログ回路を
採用すると、Ｄ／Ａ変換器２１ｂを演算回路２１とパル
ス幅変調回路２２との間に挿入する必要が生じて、部品
コストが増大すると共に、パルス幅変調回路２２は元来
ディジタル信号を用いるから、Ｄ／Ａ変換器２１ｂによ
りアナログ化することは徒らに信号処理を冗長にすると
いう課題があった。本発明は上述の課題を解決したもの
で、高い時間分解能を必要とすることなく高い出力分解
能の得られるディジタル処理に適したパルス幅制御方式
のスイッチング電源装置を提供することを目的とする。
採用すると、Ｄ／Ａ変換器２１ｂを演算回路２１とパル
ス幅変調回路２２との間に挿入する必要が生じて、部品
コストが増大すると共に、パルス幅変調回路２２は元来
ディジタル信号を用いるから、Ｄ／Ａ変換器２１ｂによ
りアナログ化することは徒らに信号処理を冗長にすると
いう課題があった。本発明は上述の課題を解決したもの
で、高い時間分解能を必要とすることなく高い出力分解
能の得られるディジタル処理に適したパルス幅制御方式
のスイッチング電源装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
る本発明は、トランスの一次巻線に印加される電圧をス
イッチング素子によりオンオフし、このトランスの二次
巻線に誘起されるスイッチング電流を整流平滑化して負
荷側に直流電圧を供給するＤＣ変換回路１０と、このＤ
Ｃ変換回路の出力電圧をディジタル化するＡ／Ｄ変換器
２３と、このＡ／Ｄ変換器の出力と予め定められた設定
値とを比較してＰＩＤ制御演算等のディジタル演算を行
う演算器２４と、この演算器の制御出力を入力して１ビ
ットのビット列信号を出力するディジタル変調器２５と
を有し、このディジタル変調器の出力信号により前記ス
イッチング素子をオンオフして出力電圧を安定化するス
イッチング電源装置であって、このディジタル変調器は
サンプリングの基準時を与えるクロック信号を入力する
と共に、当該ディジタル変調器は、当該クロック毎に比
較動作を行うコンパレータ２５１と、このコンパレータ
出力信号と前記制御出力との偏差を求める加減算器２５
２と、この加減算器の出力を前記クロック毎に積分し
て、当該コンパレータにフィードバックする積分器２５
３とを有し、このコンパレータの出力信号を前記スイッ
チング素子のオンオフ信号として出力し、且つ当該出力
信号の平均値が前記制御出力と比例することを特徴とし
ている。
る本発明は、トランスの一次巻線に印加される電圧をス
イッチング素子によりオンオフし、このトランスの二次
巻線に誘起されるスイッチング電流を整流平滑化して負
荷側に直流電圧を供給するＤＣ変換回路１０と、このＤ
Ｃ変換回路の出力電圧をディジタル化するＡ／Ｄ変換器
２３と、このＡ／Ｄ変換器の出力と予め定められた設定
値とを比較してＰＩＤ制御演算等のディジタル演算を行
う演算器２４と、この演算器の制御出力を入力して１ビ
ットのビット列信号を出力するディジタル変調器２５と
を有し、このディジタル変調器の出力信号により前記ス
イッチング素子をオンオフして出力電圧を安定化するス
イッチング電源装置であって、このディジタル変調器は
サンプリングの基準時を与えるクロック信号を入力する
と共に、当該ディジタル変調器は、当該クロック毎に比
較動作を行うコンパレータ２５１と、このコンパレータ
出力信号と前記制御出力との偏差を求める加減算器２５
２と、この加減算器の出力を前記クロック毎に積分し
て、当該コンパレータにフィードバックする積分器２５
３とを有し、このコンパレータの出力信号を前記スイッ
チング素子のオンオフ信号として出力し、且つ当該出力
信号の平均値が前記制御出力と比例することを特徴とし
ている。
【０００９】
【作用】本発明において、ＤＣ変換回路はトランスを有
するＤＣ−ＤＣ変換器やＡＣ−ＤＣ変換器である。Ａ／
Ｄ変換器ＤＣ変換回路の出力電圧をディジタル化して、
ＰＩＤ制御演算などを行う演算器に送る。演算器は設定
値と一致する方向に制御出力を出力する。ディジタル変
調器はスイッチング素子のオンオフ制御を行う１ビット
列の信号を出力するもので、この出力信号の平均値が制
御出力と比例と一致するように動作するもので、例えば
いわゆるΔΣ変換器が用いられる。
するＤＣ−ＤＣ変換器やＡＣ−ＤＣ変換器である。Ａ／
Ｄ変換器ＤＣ変換回路の出力電圧をディジタル化して、
ＰＩＤ制御演算などを行う演算器に送る。演算器は設定
値と一致する方向に制御出力を出力する。ディジタル変
調器はスイッチング素子のオンオフ制御を行う１ビット
列の信号を出力するもので、この出力信号の平均値が制
御出力と比例と一致するように動作するもので、例えば
いわゆるΔΣ変換器が用いられる。
【００１０】
【実施例】以下図面を用いて、本発明を説明する。図１
は本発明の一実施例を示す構成ブロック図である。尚、
図１において前記図９と同一作用をするものには同一符
号を付して説明を省略する。図において、ＤＣ変換回路
１０は入力電圧Ｖinを直流出力電圧Ｖoutに変換する回
路で、前述したトランス、スイッチング素子Ｑ、整流回
路１１並びにローパスフィルタ回路１２を有している。
は本発明の一実施例を示す構成ブロック図である。尚、
図１において前記図９と同一作用をするものには同一符
号を付して説明を省略する。図において、ＤＣ変換回路
１０は入力電圧Ｖinを直流出力電圧Ｖoutに変換する回
路で、前述したトランス、スイッチング素子Ｑ、整流回
路１１並びにローパスフィルタ回路１２を有している。
【００１１】制御部２０は、Ａ／Ｄ変換器２３、ディジ
タル演算器２４並びにディジタル変調器２５を有してい
る。Ａ／Ｄ変換器２３は、ＤＣ変換回路１０の出力電圧
Ｖoutをディジタル化するもので、ここではｎビットデ
ータとしている。ここで、制御部２０内部でのビット幅
ｎは要求される出力分解能よう一義に定まるものであ
る。例えば出力分解能を１％とする次式よりｎを７以上
の自然数とすればよい。 １／２n＜１／１００ （１） ディジタル演算器２４は、Ａ／Ｄ変換器２３の出力する
データ（出力読み返し値）と予め定められた設定値とを
比較して、ＰＩＤ（比例・積分・微分）制御演算やファ
ジー制御演算を行ってｎビットの制御出力を出力する。
ディジタル変調器２５は、この制御出力を入力して１ビ
ットのビット列信号を出力し、スイッチング素子Ｑをオ
ンオフするもので、例えばΔΣ変換器が用いられる。
タル演算器２４並びにディジタル変調器２５を有してい
る。Ａ／Ｄ変換器２３は、ＤＣ変換回路１０の出力電圧
Ｖoutをディジタル化するもので、ここではｎビットデ
ータとしている。ここで、制御部２０内部でのビット幅
ｎは要求される出力分解能よう一義に定まるものであ
る。例えば出力分解能を１％とする次式よりｎを７以上
の自然数とすればよい。 １／２n＜１／１００ （１） ディジタル演算器２４は、Ａ／Ｄ変換器２３の出力する
データ（出力読み返し値）と予め定められた設定値とを
比較して、ＰＩＤ（比例・積分・微分）制御演算やファ
ジー制御演算を行ってｎビットの制御出力を出力する。
ディジタル変調器２５は、この制御出力を入力して１ビ
ットのビット列信号を出力し、スイッチング素子Ｑをオ
ンオフするもので、例えばΔΣ変換器が用いられる。
【００１２】図２はΔΣ変換器の一例を示す構成ブロッ
ク図である。このようなΔΣ変換器は、例えば本出願人
の提案にかかる特願平４−７６８９６号明細書に開示さ
れている。図において、コンパレータ２５１は外部より
与えられるクロック信号によりサンプリングの基準時が
定められ、このクロック毎に比較動作を行うもので、プ
ラス端子には積分器２５３の出力信号Ｃが印加され、マ
イナス端子はコモンに接続されていて、出力端子Ｄから
１ビット列のスイッチング制御信号が出力される。スイ
ッチ回路２５４はコンパレータ２５１の出力信号Ｄに応
じて二値信号Ｅを出力するもので、この二値は＋ＦＳと
−ＦＳになっている。加減算器２５２は、制御出力
（Ａ）をプラス端子に入力し、スイッチ回路２５４の出
力信号Ｄをマイナス端子に入力するもので、両者の和
（Σ）をとって出力信号Ｂを積分器２５３に送ってい
る。積分器２５３は前回のクロック周期で得た結果に今
回のクロック周期で加減算器２５２から送られた信号Ｃ
を加算している。
ク図である。このようなΔΣ変換器は、例えば本出願人
の提案にかかる特願平４−７６８９６号明細書に開示さ
れている。図において、コンパレータ２５１は外部より
与えられるクロック信号によりサンプリングの基準時が
定められ、このクロック毎に比較動作を行うもので、プ
ラス端子には積分器２５３の出力信号Ｃが印加され、マ
イナス端子はコモンに接続されていて、出力端子Ｄから
１ビット列のスイッチング制御信号が出力される。スイ
ッチ回路２５４はコンパレータ２５１の出力信号Ｄに応
じて二値信号Ｅを出力するもので、この二値は＋ＦＳと
−ＦＳになっている。加減算器２５２は、制御出力
（Ａ）をプラス端子に入力し、スイッチ回路２５４の出
力信号Ｄをマイナス端子に入力するもので、両者の和
（Σ）をとって出力信号Ｂを積分器２５３に送ってい
る。積分器２５３は前回のクロック周期で得た結果に今
回のクロック周期で加減算器２５２から送られた信号Ｃ
を加算している。
【００１３】このようなΔΣ変換器の伝達関数は、入力
信号をＸ(z)、出力信号をＹ(z)で表したとき次式で与え
られる。 Ｙ(z)＝Ｘ(z)＋（１−ｚ-1)nＱ(z) （２） ここで、Ｑ(z)は非線形要素であるコンパレータ２５１
の特性を、信号の量子化により発生する雑音として導入
したものである。ｎは積分器２５２の次数で、１以上の
自然数になっている。
信号をＸ(z)、出力信号をＹ(z)で表したとき次式で与え
られる。 Ｙ(z)＝Ｘ(z)＋（１−ｚ-1)nＱ(z) （２） ここで、Ｑ(z)は非線形要素であるコンパレータ２５１
の特性を、信号の量子化により発生する雑音として導入
したものである。ｎは積分器２５２の次数で、１以上の
自然数になっている。
【００１４】このように構成された装置の動作を次に説
明する。図３は上記図２の回路の動作説明図で、第１欄
はクロック周期ｔ1〜ｔ10、第２欄は信号Ａである出力
設定値ｘ、第３欄は信号Ｂで信号Ａから直前の信号Ｄを
控除した値であり、第４欄は信号Ｃで信号Ｂに直前の信
号Ｃを加算したものであり、第５欄は信号Ｄで信号Ｃの
符号になっている。
明する。図３は上記図２の回路の動作説明図で、第１欄
はクロック周期ｔ1〜ｔ10、第２欄は信号Ａである出力
設定値ｘ、第３欄は信号Ｂで信号Ａから直前の信号Ｄを
控除した値であり、第４欄は信号Ｃで信号Ｂに直前の信
号Ｃを加算したものであり、第５欄は信号Ｄで信号Ｃの
符号になっている。
【００１５】まずクロック周期ｔ1は最初の周期なの
で、制御出力（ここでは３／５）が信号Ａとして加減算
器２５２に送られるので、信号Ｂは３／５となる。そし
て、これを積分器２５３で加算すると信号Ｃは３／５と
なる。これに対応してコンパレータ２５１の比較結果信
号Ｄは１となる。
で、制御出力（ここでは３／５）が信号Ａとして加減算
器２５２に送られるので、信号Ｂは３／５となる。そし
て、これを積分器２５３で加算すると信号Ｃは３／５と
なる。これに対応してコンパレータ２５１の比較結果信
号Ｄは１となる。
【００１６】次のクロック周期ｔ2では、制御出力（こ
こでは３／５）が信号Ａとして加減算器２５２に送ら
れ、加減算器２５２に帰還されたクロック周期ｔ1の信
号Ｄと演算されて、信号Ｂは−２／５となる。そして、
これを積分器２５３で加算すると、従前の３／５に信号
Ｂが加算されて信号Ｃは１／５となる。これに対応して
コンパレータ２５１の比較結果信号Ｄは１となる。以
下、このような動作をクロック周期ｔ3〜ｔ5の間継続す
ると、５クロック周期での信号Ｄの平均値は制御出力値
に等しくなっている。クロック周期ｔ6では、最初のク
ロック周期ｔ1と同一の状態に戻る。
こでは３／５）が信号Ａとして加減算器２５２に送ら
れ、加減算器２５２に帰還されたクロック周期ｔ1の信
号Ｄと演算されて、信号Ｂは−２／５となる。そして、
これを積分器２５３で加算すると、従前の３／５に信号
Ｂが加算されて信号Ｃは１／５となる。これに対応して
コンパレータ２５１の比較結果信号Ｄは１となる。以
下、このような動作をクロック周期ｔ3〜ｔ5の間継続す
ると、５クロック周期での信号Ｄの平均値は制御出力値
に等しくなっている。クロック周期ｔ6では、最初のク
ロック周期ｔ1と同一の状態に戻る。
【００１７】図４は図１の装置の動作を説明する波形図
で、（Ａ）は出力分解能１／８で出力としてデューティ
比３／８を出力する場合を示し、（Ｂ）は図９の従来装
置の場合を比較のため設けている。図５は図１の装置の
動作を説明する他の波形図で、（Ａ）は出力分解能１／
１６で出力としてデューティ比７／１６を出力する場合
を示し、（Ｂ）は図９の従来装置の場合を比較のため設
けている。
で、（Ａ）は出力分解能１／８で出力としてデューティ
比３／８を出力する場合を示し、（Ｂ）は図９の従来装
置の場合を比較のため設けている。図５は図１の装置の
動作を説明する他の波形図で、（Ａ）は出力分解能１／
１６で出力としてデューティ比７／１６を出力する場合
を示し、（Ｂ）は図９の従来装置の場合を比較のため設
けている。
【００１８】ディジタル変調器２５にΔΣ変調方式を用
いると、分解能を２倍にしたにもかかわらず、変調器の
出力信号の周波数成文に大きな変化はなく、クロック信
号に応じたものになっている。言い換えると、制御部２
０のビット幅ｎを変えることで任意の出力分解能を、ト
ランスや出力平滑回路の実効周波数を下げることなく実
現できるという効果がある。此れに対して、ＰＷＭ変調
器を採用した従来装置では、変調器出力は基本周期が８
から１６に伸びたことで、周波数成分もほぼ１／２に低
下している。すると、トランスや出力平滑回路の実効周
波数を下げず、小型化の利益を享受するためには、同時
にＰＷＭ変調器の動作クロックを２倍にする必要があ
る。
いると、分解能を２倍にしたにもかかわらず、変調器の
出力信号の周波数成文に大きな変化はなく、クロック信
号に応じたものになっている。言い換えると、制御部２
０のビット幅ｎを変えることで任意の出力分解能を、ト
ランスや出力平滑回路の実効周波数を下げることなく実
現できるという効果がある。此れに対して、ＰＷＭ変調
器を採用した従来装置では、変調器出力は基本周期が８
から１６に伸びたことで、周波数成分もほぼ１／２に低
下している。すると、トランスや出力平滑回路の実効周
波数を下げず、小型化の利益を享受するためには、同時
にＰＷＭ変調器の動作クロックを２倍にする必要があ
る。
【００１９】図６は本発明の変形実施例を示す構成ブロ
ック図である。ここではトランスの一次側と二次側で絶
縁をとることがＵＬ等の安全規格取得には必要であるこ
とから、制御部２０でも絶縁をとる構成としたものであ
る。ここでは、ディジタル演算器２４とディジタル変調
器２５の間に絶縁手段２８を設けている。図において、
パラレル−シリアル変換器２６は、ディジタル演算器２
４の出力するｎビットの制御出力をシリアルデータに変
換すると共に、適当な通信フレームを形成してシリアル
送信する。シリアル−パラレル変換器２７は送られたシ
リアルの通信フレームを従前のｎビット幅に復元してデ
ィジタル変調器２５に与えるものである。フォトカプラ
２８はパラレル−シリアル変換器２６とシリアル−パラ
レル変換器２７の間に設けられて、両者の電気的絶縁を
取りながら情報の伝達を行うもので、トランスでも差し
支えない。またフォトカプラ２８が安価であり、且つ制
御出力が頻繁に変動するような場合には、シリアル変換
するのでは情報伝達が遅滞することから、ｎビットの各
ビットごとにフォトカプラ２８を設けてもよい。
ック図である。ここではトランスの一次側と二次側で絶
縁をとることがＵＬ等の安全規格取得には必要であるこ
とから、制御部２０でも絶縁をとる構成としたものであ
る。ここでは、ディジタル演算器２４とディジタル変調
器２５の間に絶縁手段２８を設けている。図において、
パラレル−シリアル変換器２６は、ディジタル演算器２
４の出力するｎビットの制御出力をシリアルデータに変
換すると共に、適当な通信フレームを形成してシリアル
送信する。シリアル−パラレル変換器２７は送られたシ
リアルの通信フレームを従前のｎビット幅に復元してデ
ィジタル変調器２５に与えるものである。フォトカプラ
２８はパラレル−シリアル変換器２６とシリアル−パラ
レル変換器２７の間に設けられて、両者の電気的絶縁を
取りながら情報の伝達を行うもので、トランスでも差し
支えない。またフォトカプラ２８が安価であり、且つ制
御出力が頻繁に変動するような場合には、シリアル変換
するのでは情報伝達が遅滞することから、ｎビットの各
ビットごとにフォトカプラ２８を設けてもよい。
【００２０】図７は本発明の他の変形実施例を示す構成
ブロック図である。ここでは、Ａ／Ｄ変換器２３とディ
ジタル演算器２４の間に絶縁手段２８’を設けている。
図において、パラレル−シリアル変換器２６’は、Ａ／
Ｄ変換器２３の出力するｎビットの出力読み返し値をシ
リアルデータに変換すると共に、適当な通信フレームを
形成してシリアル送信する。シリアル−パラレル変換器
２７’は送られたシリアルの通信フレームを従前のｎビ
ット幅に復元してディジタル演算器２４に与えるもので
ある。フォトカプラ２８’はパラレル−シリアル変換器
２６’とシリアル−パラレル変換器２７’の間に設けら
れて、両者の電気的絶縁を取りながら情報の伝達を行う
もので、トランスでも差し支えない。
ブロック図である。ここでは、Ａ／Ｄ変換器２３とディ
ジタル演算器２４の間に絶縁手段２８’を設けている。
図において、パラレル−シリアル変換器２６’は、Ａ／
Ｄ変換器２３の出力するｎビットの出力読み返し値をシ
リアルデータに変換すると共に、適当な通信フレームを
形成してシリアル送信する。シリアル−パラレル変換器
２７’は送られたシリアルの通信フレームを従前のｎビ
ット幅に復元してディジタル演算器２４に与えるもので
ある。フォトカプラ２８’はパラレル−シリアル変換器
２６’とシリアル−パラレル変換器２７’の間に設けら
れて、両者の電気的絶縁を取りながら情報の伝達を行う
もので、トランスでも差し支えない。
【００２１】
【発明の効果】以上説明したように、本発明によればデ
ィジタル変調器を用いて、高い出力分解能を必要とする
場合にも制御部２０のビット幅ｎを変えるだけでスイッ
チング電源の制御部を構成することができ、これにより
ディジタル演算器の制御出力を従来必要であったＤ／Ａ
変換器を介在させることなくディジタル変調器に伝送す
ることができ、安価で簡単な構成の電源が得られるとい
う効果がある。またデイジタルデータをスイッチング電
源の制御部に用いているので、フォトカプラ等を挿入し
て簡単に絶縁を取ることができ、安全規格の取得にも有
用である。
ィジタル変調器を用いて、高い出力分解能を必要とする
場合にも制御部２０のビット幅ｎを変えるだけでスイッ
チング電源の制御部を構成することができ、これにより
ディジタル演算器の制御出力を従来必要であったＤ／Ａ
変換器を介在させることなくディジタル変調器に伝送す
ることができ、安価で簡単な構成の電源が得られるとい
う効果がある。またデイジタルデータをスイッチング電
源の制御部に用いているので、フォトカプラ等を挿入し
て簡単に絶縁を取ることができ、安全規格の取得にも有
用である。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】ΔΣ変換器の一例を示す構成ブロック図であ
る。
る。
【図３】図２の回路の動作説明図である。
【図４】図１の装置の動作を説明する波形図である。
【図５】図１の装置の動作を説明する他の波形図であ
る。
る。
【図６】本発明の変形実施例を示す構成ブロック図であ
る。
る。
【図７】本発明の他の変形実施例を示す構成ブロック図
である。
である。
【図８】従来装置の構成ブロック図である。
【図９】他の従来装置の構成ブロック図である。
【図１０】スイッチング制御信号の波形図である。
１０ ＤＣ変換回路 ２０ 制御部 ２３ Ａ／Ｄ変換器 ２４ ディジタル演算器 ２５ ディジタル変調器（ΔΣ変換器）
Claims (2)
- 【請求項１】トランスの一次巻線に印加される電圧をス
イッチング素子によりオンオフし、このトランスの二次
巻線に誘起されるスイッチング電流を整流平滑化して負
荷側に直流電圧を供給するＤＣ変換回路（１０）と、こ
のＤＣ変換回路の出力電圧をディジタル化するＡ／Ｄ変
換器（２３）と、このＡ／Ｄ変換器の出力と予め定めら
れた設定値とを比較してＰＩＤ制御演算等のディジタル
演算を行う演算器（２４）と、この演算器の制御出力を
入力して１ビットのビット列信号を出力するディジタル
変調器（２５）とを有し、このディジタル変調器の出力
信号により前記スイッチング素子をオンオフして出力電
圧を安定化するスイッチング電源装置であって、 このディジタル変調器はサンプリングの基準時を与える
クロック信号を入力すると共に、当該ディジタル変調器
は、当該クロック毎に比較動作を行うコンパレータ（２
５１）と、このコンパレータ出力信号と前記制御出力と
の偏差を求める加減算器（２５２）と、この加減算器の
出力を前記クロック毎に積分して、当該コンパレータに
フィードバックする積分器（２５３）とを有し、このコ
ンパレータの出力信号を前記スイッチング素子のオンオ
フ信号として出力し、且つ当該出力信号の平均値が前記
制御出力と比例することを特徴とするスイッチング電源
装置。 - 【請求項２】請求項１記載のスイッチング電源装置にお
いて、前記Ａ／Ｄ変換器と前記演算器の間若しくは前記
演算器とディジタル変調器との間に、シリアル通信を行
うパラレル−シリアル変換器（２６）とシリアル−パラ
レル変換器（２７）を設け、このパラレル−シリアル変
換器とシリアル−パラレル変換器の間に絶縁手段（２
８）を挿入したことを特徴とするスイッチング電源装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00900993A JP3185953B2 (ja) | 1993-01-22 | 1993-01-22 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00900993A JP3185953B2 (ja) | 1993-01-22 | 1993-01-22 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06225526A JPH06225526A (ja) | 1994-08-12 |
| JP3185953B2 true JP3185953B2 (ja) | 2001-07-11 |
Family
ID=11708656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00900993A Expired - Fee Related JP3185953B2 (ja) | 1993-01-22 | 1993-01-22 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185953B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4574466B2 (ja) * | 2005-06-29 | 2010-11-04 | シャープ株式会社 | 音声再生装置 |
| JP2008123549A (ja) * | 2008-02-04 | 2008-05-29 | Honda Motor Co Ltd | 制御装置 |
| US8098503B2 (en) * | 2010-02-09 | 2012-01-17 | Power Integrations, Inc. | Method and apparatus to control a power converter having a low loop bandwidth |
-
1993
- 1993-01-22 JP JP00900993A patent/JP3185953B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06225526A (ja) | 1994-08-12 |
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