JP3184552B2 - 並列処理システムにおけるプロセッサのデータキャッシュ同期方法、及び、この方法を実現する並列処理システム - Google Patents

並列処理システムにおけるプロセッサのデータキャッシュ同期方法、及び、この方法を実現する並列処理システム

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JP3184552B2 JP10832191A JP10832191A JP3184552B2 JP 3184552 B2 JP3184552 B2 JP 3184552B2 JP 10832191 A JP10832191 A JP 10832191A JP 10832191 A JP10832191 A JP 10832191A JP 3184552 B2 JP3184552 B2 JP 3184552B2
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータプログラ
ムに関する種々のセグメントを同時に実行するための並
列処理装置に関するものである。特に、該処理装置によ
って計算される共有変数を局所的に記憶するためのデー
タキャッシュを提供するための方法を説明する。
【０００２】
【従来の技術】並列処理技術は、コンピュータプログラ
ムの実行限界スピードを改善してきた。プログラムは、
複数のコンピュータプロセッサの各々に対する、個々の
実行シーケンスにコンパイルされる。一方のプロセッサ
によって計算される変数を、他方のプロセッサと共有
し、コンピュータプログラムの種々のセグメントを実行
する。
【０００３】並列処理を行うための一計画において、バ
リア及びチャンネルを用いて、プロセッサ間の同期を採
る。バリア同期システムでは、バリアに到達したプロセ
ッサによって予め計算された変数を、他のプロセッサが
用いているという保証が得られるまで、プログラムはそ
の一部にアイデンティティを有し、個々のプロセッサ
は、これを超えて処理を行うことができない。プログラ
ムを実行している間、プロセッサは、すべてのプロセッ
サに共通のレジスタから、バリアビットがセットされて
いるかどうかを決定する。すべてのプロセッサが、レジ
スタ中の個々のバリアビットをセットすると、プロセッ
サは、バリアを超えて、処理を続行する。同様に、所定
のプロセッサがある実行段に到達すると、チャンネルを
用いて、他のプロセッサとの確認を行う。共通チャンネ
ルレジスタに書き込みを行うことによって、他のプロセ
ッサがレジスタを検査し、パラレルプロセッサの他方の
プロセッサが、所定の実行点に到達する時点を決定する
ことができる。
【０００４】個々のプロセッサで計算される共有変数
を、共有メモリバスを介して各プロセッサに接続されて
いる共有メモリ中に設ける。このようにして、他のプロ
セッサが、計算された変数にアクセスし、パラレルプロ
グラムの他のセグメントを実行することができる。バリ
ア及びチャンネル構造を用いることによって、プロセッ
サ間の同期を実現し、一方のプロセッサが変数の古い値
を読み出すまで、他方のプロセッサは変数の値を変更で
きないようにし、これによって種々のプロセッサの実行
の同期をとる。
【０００５】プロセッサがプログラムの実行を行ってい
る間、プログラムの特定のセグメント又は順次のセグメ
ントの計算に際し、プロセッサは、計算された変数を数
回用いることができる。このようにして、共有変数を計
算する同一のプロセッサが共有変数の計算をしなければ
ならない度毎に、共有メモリを参照する必要がないよう
にするためには、各プロセッサにデータキャッシングを
設けるのが有利である。
【０００６】このようなローカルデータキャッシングを
設ける場合、プロセッサが同期されていること、及び、
共有メモリ中に新たに書き込まれた変数を考慮して、デ
ータキャッシュを周期的にクリアし、共有変数としての
古い値を保持していないことを確認するように注意する
必要がある。更に、キャッシュ中に記憶されている計算
された共有値が共有メモリに書き込まれていることを確
認し、すべてのプロセッサが、更新された共通共有変数
値から動作することを確認する必要がある。これらの条
件を監視すると、データキャッシングにより、必要な共
有メモリへのアクセス数が少なくなり、コンピュータ処
理能力が向上する。
【０００７】
【発明が解決しようとする課題】本発明の目的は、並列
処理システムにおける各々のプロセッサのためのローカ
ルデータキャッシュを提供せんとするにある。特に、本
発明の目的は、共有変数メモリへのアクセスの必要性を
減少させるプロセッサの各々のためのローカルデータキ
ャッシュを提供せんとするにある。
【０００８】
【課題を解決するための手段】本発明のこれらの目的及
びその他の目的は、各プロセッサに配置されたデータキ
ャッシュによって達成される。共有変数の計算を、各々
のプロセッサで行う場合、その値をローカルデータキャ
ッシュに記憶する。まず第１に、プロセッサの同期イン
ターバルに入る際、共有メモリから読み出される変更さ
れていないデータキャッシュ値をデータキャッシュ中に
記憶する。第１同期インターバルを出る際に、データキ
ャッシュは、各々の新たに計算された共有データ値を更
新し、任意の未修正データ値をキャッシュからデリート
する。特定の順次の同期インターバルに入る際、修正さ
れた共有データ値が共有メモリに書き込まれる。この値
は、他のプロセッサが読み出し、使用する共有データの
最も新しい値である。このような特定の順次の同期イン
ターバルを出る際、該特定の順次の同期インターバルに
入った後修正されていないデータ値を、ローカルデータ
キャッシュからデリートし、このようにして、修正され
た値をキャッシュ中に保持しつつ、データキャッシュの
汚染を避けることができる。従って、修正された共有デ
ータ値は、共有変数メモリへアクセスすることなく、ロ
ーカルプロセッサにおいて利用可能である。このように
して、最も新しく計算された変数の値を、計算を実行す
るプロセッサにおいて保持する。この結果は、共有メモ
リへの必要なアクセス数を減少させるのに有利である。
【０００９】
【実施例】図１は、基本的な並列処理計画を示す図であ
る。ここでは、プログラム９を実行するための３個のプ
ロセッサ12, 14, 15を示している。コンパイラ11は、コ
ンパイルされたプログラムのセグメントを、プログラム
の実行を行うプロセッサ12, 14及び15の各々に供給す
る。
【００１０】プログラム中のコンパイルされたバリア命
令によって、プロセッサ12, 14及び15の同期をとる。プ
ロセッサ12, 14及び15の間で同期をとる必要がある場
合、バリア命令を用いて、プロセッサの実行を停止させ
る。バリアは、所定の変数に対して計算された一定の値
を、他のプロセッサによって読み出し利用することがで
きることを要件とする。前記他のプロセッサは、割当て
られたプログラムセグメントの実行のための変数を必要
とする。このバリアは、他のプロセッサと同期をとらず
に、プロセッサが多くの限定された命令を実行すること
のできるファジィバリアとすることができる。
【００１１】各々のプロセッサによって計算された共有
変数の値を保持することのできるデータキャッシュ20,
21及び22は、プロセッサ12, 14及び15の各々と関連して
いる。他の並列処理計画においては、共有メモリ13を設
け、該メモリに、各プロセッサ12, 14及び15の各々の適
切な実行インターバルで、共有値としての新しい値を書
き込む。Ｉ，Ｗ及びＺのような固定データ値を記憶する
ためのレジスタは、図中にて、プロセッサ12及び14と関
連させて示してはいない。Ｉ，Ｗ及びＺのような固定デ
ータ値は、所定の実行において変化せず、任意の他のプ
ロセッサによって必要とされない。クオンティティ(qua
ntity)については、図３との関連で説明する。簡単のた
め、必要な、項目のみを示す。特に、プロセッサ／キャ
ッシュを、バス16を介して、共有メモリ１３に接続す
る；更に、これらを、10にて示すプロセッサ同期サポー
トメカニズムで相互接続する。
【００１２】図２は、チャンネルレジスタ18と、バリア
ロジック回路26のバリアフラグレジスタとを具えるプロ
セッサ12, 14及び15の各々構成を詳細に示す図である。
バリアフラグレジスタ（図示せず）は、プロセッサの各
々と関連しており、各プロセッサ12, 14及び15の各々に
対応する専用のビット位置を具えている。内部プログラ
ミングステートメントで決められているように、プロセ
ッサバリアに到達すると、各々のプロセッサ12, 14及び
15のバリアロジック回路26の各フラグレジスタの各々の
専用ビット位置に、有効なフラグが挿入される。所定の
プロセッサ及び隣接プロセッサの実行状態を表示するチ
ャンネルレジスタを図に示す。このようにして、チャン
ネルレジスタに問い合わせを行い、隣接プロセッサの計
算が終了しているかどうかを確認することができる。バ
リア同期を用いる並列処理システムにおいては、チャン
ネルレジスタ18は、パラレルプロセッサの実行シーケン
ス中の位置も表示する。通常、他のプロセッサがプログ
ラムセグメント中の一定のステートメントを実行する場
合、フラグを、チャンネルレジスタ18に配置し、フラグ
を発生させるステートメントを介してプロセッサが処理
を行っているということを確認する。このようにして、
チャンネルレジスタを、各プロセッサの同期インターバ
ルを確認するための他の手段とすることができる。制御
ユニット25は、図２のデバイス間に、必要なシグナリン
グと、データ伝送とを提供する。更に、この図は、実線
にて示すデータパス及び点線にて示す制御パスで相互接
続せれているＡＬＵ23、レジスタファイル24及びキャッ
シュ20を示している。
【００１３】並列処理を用いてコードを実行する効果及
びプロセッサの各々でデータキャッシュを用いることに
よって得られる利点を、簡単な例を用いて説明すること
ができる。図３は、以下のコードを、２個のパラレルプ
ロセッサで実行する場合の一般的なプロセッサ実行シー
ケンスを示している。
【００１４】 integer Ａ［32］, Ｂ［32］, Ｗ，Ｚ； for （Ｉ＝１；Ｉ＜32；Ｉ＝Ｉ＋１） ｛ Ａ［Ｉ］＝Ａ［Ｉ］＊（Ｂ［Ｉ］＋Ｗ）＋Ａ［Ｉ−１］ Ｂ［Ｉ］＝（Ｂ［Ｉ］＋Ｚ）＋Ｂ［Ｉ−１］ ｝
【００１５】プロセッサ12は、ベクトルＡの新しい値を
計算するのに用いら、プロセッサ14は、ベクトルＢの新
しい値を計算する。Ｂ［Ｉ］の新しい値を計算するに
は、古いＢベクトルを計算しなければならないので、プ
ロセッサの同期をとり、プロセッサ14によって新しく計
算されたＢの値を用いて再び書き込みを行う前に、それ
より以前のＢベクトルの計算を、プロセッサ12が利用で
きるようにする必要がある。
【００１６】ループ中では、変数Ｗ及びＺに変化はな
く、各プロセッサ12及び14のレジスタファイル24に、こ
れらの値を予めロードすることができる。指標値である
Ｉは、各プロセッサにおいて独立に計算される。レジス
タファイル24は、指標変数Ｉの現在の値及びこれより以
前の値を保持する。始めに、指標値は、１及び０にセッ
トされ、各反復の終了時におけるＩの値を、レジスタ24
にコピーする。そして、Ｉの値は、１つずつインクリメ
ントされる。
【００１７】Ａ及びＢを計算するための上記ループを実
現するのに用いられる擬似コードの変換を、以下のよう
に、要約する： MOV Ra,Rb Raの内容を Rb にコピーする。 Ld X,Rd X によって特定されるメモリロケーショ
ンの内容をレジスタRdにロードする。 ADD Ra,B,Rd Raと、B （レジスタ内容又は一定値）と
の和を、Rdに入れる。 MUL Ra,C,Rd Raと、C ( レジスタ内容又は一定値) と
の積をRdに入れる。 ST Rs,X レジスタRsの内容を、X によって特定さ
れるメモリロケーションに記憶する。 CMP X,Y X とY との対比に基づく条件コードをセ
ットする。 BLT LAB “ある条件より値が小さい(less than)"
場合には、LAB に分岐する。
【００１８】図３は、プロセッサ12及び14の各々のプロ
グラムセグメントを具える擬似コードを示している。図
３では、プロセッサ12及び14の各々のソフトウェアに設
けられているバリアの効果も示されている。計算される
べきコードの基本ラインから明らかなように、Ｂ［R1］
の値は、プロセッサ14によって、レジスタR4中にロード
され、プロセッサ12が、Ａ［R1］を計算するのに使用す
る。プロセッサ14は、命令STで示されているプログラム
部分で、Ｂ［R1］の新しい値を記憶する。プロセッサ12
及び14のコードのハイライト部分として示されているバ
リアは、プロセッサ12がループを介してＢ［R1］をその
第１パスにロードするまで、R5の新しい値をＢ［R1］に
記憶しないようにしている。プロセッサ12が命令LD A
［R1］, R5で始まるバリアに入っていない場合には、プ
ロセッサ14を停止させる必要がある。この間、ファジィ
バリア同期を用い、プロセッサ14は、他のタスクを実行
することができ、プロセッサ12が図３のプログラム中に
示されている内容を実行するのに同期させる必要がな
い。勿論、他のプログラムを実行する際、２個のプロセ
ッサが強調することもできる。このことは、本質的に、
図３に示されている命令のシーケンスに影響を及ぼさな
い。しかし、プロセッサ12がバリアに処理を進めると、
フラグが各々プロセッサのバリアロジック回路26のバリ
アレジスタにセットされ、プロセッサ12がこのバリアに
到達したことを示す。プロセッサ14は、命令STR5, Ｂ
［R1］に到達すると、同様にバリアロジック回路26のバ
リアレジスタ中にフラグを配置し、バリアに到達したこ
とを示す。バリアロジック26のバリアレジスタ中のフラ
グがすべて１にセットされると、バリアを介して実行が
再開される。このことは、他のプロセッサがプログラム
のセグメントを実行するのに必要な値を、各々のプロセ
ッサが自由に変更できることを示している。
【００１９】図３にて示されているようなコードを実行
する際２個のパラレルプロセッサを用い、図４を参照し
てデータキャッシュのオペレーションを説明することが
できる。ここでは、３個のバリアが示されており、プロ
セッサ１がプログラムのセグメントを実行する際、デー
タキャッシュを介して制御される。
【００２０】第１バリアに入る前に、プロセッサ12はレ
ジスタR4に含まれるデータ、すなわちＢ［１］の値を有
しており、R3に、Ｗに対する値を有している。バリアに
入る際、Ｂ［１］の値は、メモリからの読出値であり、
これは修正されていない。指標値Ｉは、レジスタR1から
読出される。
【００２１】プロセッサによって値が修正されていない
ために、バリアに入るまでは、他の動作を行う必要がな
い。バリアに入ると、Ｂ［１］の前の値を、41に保持す
る。プロセッサはＡ［１］の値を計算し、Ｂ［１］の所
期値を保持する。プロセッサ12に関する、図３にて示す
記憶命令STの結果は、Ａ［１］の修正されたコピーを提
供することである。このＡ［１］の修正された値は、ア
スタリスク＊を用いて識別される。プロセッサ12がバリ
ア領域を出る前に、修正されていないキャッシュへの任
意のエントリを無効にする必要がある。修正されたエン
トリは、有効なものとして残すことがでいる。このよう
にして、バリアを出た直後、Ａ［０］及びＢ［１］の値
を無効とし、データキャッシュ20からクリアする。一
方、Ａ［１］と関連するキャッシュエントリは、変更を
加えずに残しておく。他のプロセッサが、データを更新
後、値を共有し、新しい値を共有メモリロケーションに
書き込む場合であっても、無効にされ、デリートされた
データが誤って読み出されることはない。
【００２２】バリア領域から出ると、保持されているＡ
［１］の値を、データキャッシュ20中の共有メモリから
新たに読み出された値Ｂ［２］で補う。バリア領域２に
入る前に、読み出された後修正されたキャッシュ中のデ
ータ、すなわちＡ［１］＊を、再び共有メモリ中に書き
込み、他のプロセッサが新たに計算された値にアクセス
できるようにしなければならない。この時、値はキャッ
シュに保持され、値がメモリに再び書き込まれているこ
との指標がキャッシュに設けられる。（この指標は、ア
スタリスク＊が存在しないことで表現される。）バリア
領域に入った後、共有メモリから読み出されＢ［２］の
値も保持される。
【００２３】45で示されているバリア領域に入ると、フ
ァジィバリアピリオドの間、Ａ［１］及びＢ［２］の値
が保持される。ファジィバリアピリオドの間、Ａ［２］
の新しい値が46で計算される。第２バリアを出る際、Ａ
［１］及びＢ［２］を有する修正されていないデータ
が、キャッシュメモリからデリートされ、以前に修正さ
れたＡ［２］の値のみが保持される。
【００２４】プログラムが48で実行され、新たな値Ｂ
［３］が計算される。上記のルールを用いて、新たに修
正されたＡ［２］を再び共有メモリに書き込むととも
に、アスタリスク＊をデリートすることによって49にお
いて、Ａ［２］が再び共有メモリに書き込まれているこ
とを示す指標を、データキャッシュ20に設けた後にの
み、第３バリアへのエントリが開始する。
【００２５】このようにして、修正された値を計算した
プロセッサ中の共有データ値の修正値を保持することに
よって、共有メモリを不必要に参照するのを避けられる
ことがわかる。更に、バリア同期を用いて、共有変数の
未修正値をデリートし、他のプロセッサによって更新さ
れ、共有メモリロケーションに書き込まれた古いデータ
値の保持、使用を避けることができる。
【００２６】バリア同期が、キャッシュクリア及び共有
メモリへの書き込みを制御するには便利であるが、他の
同期方法を用いることもできる。例えば、チャンネルの
読み出し及び書き込みは、並列実行における各プロセッ
サの相対的な位置を測定するのに便利であり、このた
め、キャッシュを制御し、不必要なデータ値をクリア
し、共有メモリに書き込むことができる。
【００２７】このように、特定の例に関して、並列処理
システムにおけるプロセッサの局所的データキャッシュ
動作を実現するためとの技術を説明したが、要旨を変更
しない範囲で、種々の変形又は変更が可能である。
【図面の簡単な説明】
【図１】マルチプロセッサ並列処理コンピュータを示す
ブロック図である。
【図２】図１にて示すマルチプロセッシングシステムの
プロセッサのアーキテクチャを示す図である。
【図３】共有変数を用いてプロセッサコードを実行する
ためのプロセッサ12及び14の各々のためのプログラミン
グステップを示す図である。
【図４】図３にし示すコードを実行する際のプロセッサ
12のデータキャッシュの動作を示す図である。
【符号の説明】
９ プログラム 10 プロセッサ同期サポートメカニズム 11 コンパイラ 12 プロセッサ 13 共有メモリ 14 プロセッサ 15 プロセッサ 16 バス 18 チャンネルレジスタ 20 データキャッシュ 21 データキャッシュ 22 データキャッシュ 23 ALU 24 レジスタファイル 25 制御パス 26 バリアロジック回路
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 Ｐｒｏｃ．ｏｆ ＡＳＰＬＯＳ ＩＩ Ｉ 24 ｓｐｌｓｓｕｅ 1989 ｐ54− 63 Ｒａｊｉｖ Ｇｕｐｔａ「Ｔｈｅ Ｆｕｚｚｙ Ｂａｒｒｉｅｒ：Ａ Ｍｅ ｃｈａｎｉｓｍ ｆｏｒ Ｈｉｇｈ Ｓ ｐｅｅｄ Ｓｙｎｃｈｒｏｎｉｚａｔｉ ｏｎ ｏｆ Ｐｒｏｃｅｓｓｏｒ」 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177 681 G06F 12/08 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のプロセッサが、単一のコンパイル
    されたプログラムの一部分を実行するように編成され、
    前記プログラムが、プロセッサを同期させる同期領域を
    有するように編成されている並列処理システムにおけ
    る、共通変数データ値を有する共有メモリと、各プロセ
    ッサとの間のトラフィック量を減少させる方法が： プログラム変数の値を計算したプロセッサと関連するロ
    ーカルデータキャッシュに、前記プログラム変数の計算
    された値を記憶する工程と； 前記ローカルデータキャッシュ各々中のデータが、前記
    共有メモリから読み出されるデータ値を示している場合
    には、前記ローカルデータキャッシュの各々のデータ
    を、有効クリーンエントリとして認識し、プロセッサ変
    更値を示している場合には、有効修正エントリとして認
    識する工程と； 同期領域に入る以前に、有効修正エントリとして認識さ
    れたデータを前記共有メモリに書き込むとともに、前記
    有効修正エントリとして認識されたデータをその後に有
    効クリーンエントリとして認識する工程と； 同期領域を出る以前に、有効クリーンエントリとして認
    識されたデータをデリートするとともに、有効修正エン
    トリとして認識されたデータを前記データキャッシュに
    保持する工程； とを具えることを特徴とする方法。
  2. 【請求項２】 並列に作動し、コンピュータプロセッサ
    によって認識される同期インターバルを介して同期がと
    られ、且つ、共有メモリから共有データ値をアクセスす
    る複数の関連プロセッサで、コンピュータプログラムの
    一部分を実行する並列処理システムにおける、前記共有
    メモリをアクセスする必要性を減少させる方法が：各プ
    ロセッサと関連するローカルデータキャッシュに、共有
    データ値を示しているデータ値の計算結果を記憶する工
    程と；第１同期インターバルに入る際、キャッシュに、
    前記共有メモリから読み出される変更されていない値を
    保持する工程と；前記第１同期インターバルから出る
    際、各キャッシュを更新し、関連するプロセッサによっ
    て計算される、新たに計算され、記憶されるデータ値を
    有するようにする工程と；次の同期インターバルに入る
    際、各データキャッシュ中に含まれる修正されたデータ
    値を前記共有メモリに書き込む工程と；前記次の同期イ
    ンターバルを出る際、順次に修正されたデータを保持し
    つつ、前記次の同期インターバルに入った後、修正され
    ていないデータ値を、前記データキャッシュからデリー
    トする工程；とを具えていることを特徴とする方法。
  3. 【請求項３】 前記第１同期インターバルを出る以前に
    修正されていない、前記キャッシュ中のデータを無効に
    する工程を、更に具えていることを特徴とする請求項２
    に記載の方法。
  4. 【請求項４】 前記次の同期インターバルの間、前記共
    有メモリに書き込まれた、修正されたデータを確認する
    とともに、前記修正されたデータをキャッシュ中に保持
    する工程を更に具え、これによって、前記共有メモリの
    順次のアクセスを行う必要なく、前記順次に保持された
    データをキャッシュ中で利用できるようにすることを特
    徴とする請求項３に記載の方法。
  5. 【請求項５】 各々のプロセッサがデータキャッシュを
    具え、且つ命令ストリーム中に設けられた各インターバ
    ルを用いて、相互に、前記プロセッサによる命令を実行
    する際の同期を採り、前記パラレルプロセッサによって
    実行される、パラレルプロセッサ間のデータキャッシュ
    内容の完全性を保証するための方法が：各プロセッサが
    他のプロセッサと共有する変数を記憶するためのデータ
    キャッシュを行う工程と；同期インターバルに入ってい
    る間、修正されたデータ変数を再び共有メモリに書き込
    み、他のプロセッサによってアクセスするとともに、以
    前に記憶された未修正のデータをクリアする工程と；同
    期インターバルから出ている間、同期インターバルへの
    エントリの後、修正されていなかったデータ変数をクリ
    アする工程；とを具えていることを特徴とする方法。
  6. 【請求項６】 前記同期インターバルに入る前であっ
    て、前記同期インターバルより以前の同期インターバル
    を出た後に、データ値を、有効データとして認識し、各
    データキャッシュ中に、前記認識されたデータを保持す
    る工程を、更に具えていることを特徴とする請求項５に
    記載の方法。
  7. 【請求項７】 同期インターバルから出ている間、修正
    されたデータ変数を、各キャッシュ中に保持する工程
    を、更に具えていることを特徴とする請求項５に記載の
    方法。
  8. 【請求項８】 各プロセッサが、データキャッシュメモ
    リと、更に、前記プロセッサに相互接続された共有メモ
    リとを有し、集合的に特定の単一プログラムを実行し、
    各プロセッサが、バリアロジック手段を具え、他のプロ
    セッサの各々が特定のインターバルに入っているかどう
    かを示し、且つ、各プロセッサが、前記共有メモリを読
    み出すための読出手段と、局所的に発生したデータを前
    記共有メモリに書き込むための書込手段と、ある瞬間の
    後、キャッシュされたデータが、修正されているか、又
    は未修正であるかを示すためのシグナリング手段とを具
    える、２個以上のプロセッサを具える処理システムにお
    いて；該システムが：前記バリアインターバルに入って
    いる間、任意の修正されたデータを前記共有メモリに書
    き込むとともに、前記シグナリング手段を“未修正”に
    リセットするためのバリアエンターリング手段と、前記
    バリアインターバルから出ている間、独占的に未修正の
    キャッシュされたデータをデリートするためのバリアイ
    グジッティング手段、とを具えていることを特徴とする
    処理システム。
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