JP3183749B2 - 多重チャネルサーキュラバッファ型処理のためのアドレス生成器、可変長フィールドアドレスシーケンサ及び可変長フィールドコミュテータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、ディジタル信
号処理に関する。さらに詳細には、本発明は、ディジタ
ル信号処理システムに使用される連続したアドレス信号
を生成する方法に関し、このディジタル処理システム
は、複数のディジタルサンプル信号ソースから得られた
入力データに対して、有限インンパルス応答（ＦＩ
Ｒ）、高速フーリエ変換（ＦＦＴ）または他のサーキュ
ラバッファ型処理を行う。

【０００２】以下の米国特許は、本願に関連する。その
開示を本願において参考のために引用する。

【０００３】（Ａ）1990年3月13日付で発行された、B.
Pathakらによる米国特許第4,908,748号 "DATA PROCESSI
NG DEVICE WITH PARALLEL CIRCULAR ADDRESS HARDWARE"
および（Ｂ）1991年7月16日付で発行された、B. Pathak
らによる米国特許第5,032,986号 "DATA PROCESSING DEV
ICE WITH PARALLEL CIRCULAR ADDRESS HARDWARE"。

【０００４】

【従来の技術】従来、ディジタル信号処理（ＤＳＰ）へ
のアプローチには、重みづけ出力を有するタップ遅延線
を使用して、リアルタイム有限インパルス応答（ＦＩ
Ｒ）フィルタリングを実行していた。ディジタイズされ
たサンプルデータは、先のデータが受け取られると、ク
ロックサイクル毎に１つの新しいデータ項目という割合
で、タップ遅延線の前端部に入力し、そして古いデータ
項目は、順番に遅延線の後部にシフトする。加算手段
は、タップ遅延線の重みづけ出力を加算するために設け
られている。連続した入力信号のフィルタバージョン
は、経時的に、加算手段の出力に発生する。ＦＩＲフィ
ルタリング機構が異なると、遅延の長さおよび重みづけ
係数の組合せも異なる。

【０００５】初期のＤＳＰ技術では、一連の直列同期シ
フトレジスタが、遅延線を限定するのに使用された。デ
ィジタル乗算器は、遅延線に取り付けられ、通常各シフ
トレジスタ毎に１つの乗算器が割り当てられ、シフトレ
ジスタの出力を対応する重みづけ係数と乗算するのに使
用された。新しい入力データの任意の所定項目に適用さ
れ得るディレーの最大量は、システムクロック速度およ
び一連の直列シフトレジスタの総数によって限定され
た。この数は、時々、ＦＩＲフィルタの「長さ（lengt
h）」と呼ばれる。さらに、ディジタル加算手段は、シ
フトレジスタおよび／または乗算器の出力を収集して加
算するために設けられた。

【０００６】近代的なＤＳＰ設計では、従来の一連の直
列シフトレジスタに代わって、単一なランダムアクセス
メモリユニット（ＲＡＭ）が使用される。入力データ項
目（サンプルポイント値）は、受け取られると、ＲＡＭ
ユニットの特定のアドレス位置に書き込まれる。この入
力データ項目は、必要に応じて後に読み出され、反復的
に動作する重みづけおよび加算処理ユニットに供給され
る。重みづけおよび加算処理ユニットは、各読出しデー
タ項目を、対応の重みづけ係数によって乗算し、その結
果をローリングサブトータルに加算する。ローリングサ
ブトータルは、従来のＦＩＲフィルタの出力に対応す
る。

【０００７】サーキュラバッファ機構は、しばしば、Ｒ
ＡＭユニットに必要な記憶容量を最小にするのに使用さ
れる。もはや必要のない古いサンプル値は、新しい入力
データによってオーバーライトされる。サーキュラバッ
ファ管理システムは、どのＲＡＭ位置が、最も新しい、
まだ使用中のデータ項目を保持しているか、およびどの
ＲＡＭ位置が、最も古い、通常破棄され得るデータ項目
を記憶しているかを追跡する。

【０００８】サーキュラバッファアドレシングの管理
は、入りデータのサンプル速度が比較的低い、例えば、
１秒当り1000個の入力項目（データワード）であり、例
えば64個のシフトレジスタと同等の所定フィルタ長を有
する単一フィルタが装備されている場合には、取るに足
らない。10MHz以上のクロック速度で動作する汎用マイ
クロプロセッサは、バッファ管理計算を実行し、リアル
タイムベースで、サンプル値をＲＡＭへ記憶させ、およ
び／またはＲＡＭから取り出す、適切なアドレス信号の
シーケンスを出力するのに使用され得る。

【０００９】

【発明が解決しようとする課題】しかし、比較的多数の
入力チャネルが異なるフィルタによってリアルタイムで
同時に処理される場合、および／またはチャネルの結合
データサンプリング速度がマイクロプロセッサのピーク
処理速度を越える場合には、汎用マイクロプロセッサ
は、非常に遅い。このことは、例えば、入りデータがマ
ルチチャネル広帯域通信システム、ディジタルビデオソ
ース、または他の任意の高スループットソースから到達
する場合に発生する。

【００１０】近年、高性能なユーザー配置可能ＤＳＰ集
積回路ユニット類が紹介されている。Ｓｈａｒｐ ＬＨ
９１２４がその例である。各ＬＨ９１２４ ＤＳＰユニ
ットは、４０ＭＨｚ（１秒当り４ x 10⁶の入力ワード）
程度の速度で、４８ビット幅の連続した入力ワードを処
理することができ、各４８ビットワードは、例えば、２
４ビット実部および２４ビット虚部から構成されてい
る。この発達により、ディジタル遠隔測定システム、デ
ィジタル画像処理システム、ディジタルラジオ、ディジ
タルビデオ、ディジタルスピーチ処理システム、トモグ
ラフィーシステム等によって生成されるリアルタイム信
号の、商業上実用的なディジタル処理への道が開けた。

【００１１】しかし、このような高速度マルチチャネル
環境におけるサーキュラバッファアドレス管理は、問題
をかかえている。

【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするとろは、信号処理性能
を多重チャネルに広げる能力を有するような、高速サー
キュラバッファ型のディジタル信号処理（ＤＳＰ）シス
テムにおいて、適切なアドレスシーケンスをメモリデバ
イスに供給するための高速アドレス信号生成器を提供す
ることである。

【００１３】

【課題を解決するための手段】本発明によると、複数の
サーキュラバッファを有するメモリへ与えるためのアド
レスシーケンスを発生させるためのアドレス生成器であ
って、対応する１つ又はそれ以上のデータ供給チャネル
から、１つ又はそれ以上のサービスリクエストを受け取
るためのリクエスト受け取り手段と、１つよりも多いサ
ービスリクエストが同時に受け取られた場合に、複数の
サービスリクエストのうち最も高い優先順位を有する１
つを選択するためのリクエスト優先化手段と、該優先化
手段によって選択された１つのサービスリクエストのサ
ーキュラバッファに対応するアドレスのシーケンスを出
力するためのアドレスシーケンス出力手段とを備え、 前
記優先化手段及びアドレスシーケンス出力手段が集積回
路チップの上に位置しており、 該集積回路チップが、前
記優先化手段の機能を選択的にバイパスして、それによ
って他の制御ユニットでの優先化動作を可能とするバイ
パス手段をさらに備えている、アドレス生成器が提供さ
れる。

【００１４】

【００１５】本発明の他の好ましい実施態様によると、
集積回路チップが、一連のローカルクロックパルスを受
け取るクロック受け取り手段、オフチップ供給源からサ
ービスリクエストを受け取り、それらをオンチップクロ
ックへ同期させる同期手段、対応するサーキュラバッフ
ァの開始をそれぞれ示す複数の開始ポインタを記憶する
ための開始ポインタメモリ手段、及び所定のサーキュラ
バッファの開始ポインタを変更するための開始ポインタ
更新手段をさらに備えている。

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】本発明によると、複数のバッファを有する
メモリへ与えるためのアドレスシーケンスを発生させる
ためのアドレス生成器であって、該メモリバッファのう
ち１つを識別するバッファ識別信号を出力するためのバ
ッファ識別手段［２６０、２６３］と、複数のポインタ
であって、それぞれが該メモリバッファのうち１つに対
応するポインタを記憶し、該バッファ識別手段によって
識別されるメモリバッファのポンタを示すポインタ信号
を出力するためのポインタ記憶手段［２６５］と、該バ
ッファ識別信号及び該ポインタ信号を受け取るように連
結されており、結合信号を発生させるための信号結合手
段［２７５］であって、該結合信号が該ポインタ信号の
少なくとも一部を含み、該バッファ識別信号の一部又は
全部を選択的に含む、信号結合手段と、該結合信号を受
け取り、その信号からアドレス信号のシーケンスを発生
させる信号シーケンス付け手段［２８５］であって、該
シーケンスのアドレス信号のそれぞれが該複数のメモリ
バッファのうち１つを識別する第１の部分と、該特定さ
れたメモリバッファ内の特定位置を指す第２の部分を有
している、信号シーケンス付け手段と、 前記メモリバッ
ファのうち１つにそれぞれ対応する複数の長さの値を記
憶し、前記バッファ識別手段によって識別される１つの
メモリバッファの使用長を表す長さ信号を出力するため
の長さ記憶手段［２１０］と、を備えているアドレス生
成器が提供される。

【００２４】本発明の好ましい実施態様によると、アド
レス生成器は、ポインタ記憶手段に操作的に連結されて
おり、ポインタ記憶手段に記憶されているポインタを変
更するためのポインタ更新手段［２６４、２６８］であ
って、変更されたポインタがバッファ識別手段によって
識別されたメモリバッファのポインタである、ポインタ
更新手段をさらに備えている。

【００２５】

【００２６】本発明の他の実施態様によると、アドレス
生成器は、信号シーケンス付け手段に操作的に連結され
ており、信号シーケンス付け手段によって発生されたア
ドレス信号のシーケンスに含まれるべきアドレス信号の
数を示すための状態シーケンサ手段［２８９、２９０］
をさらに備えている。

【００２７】本発明の他の実施態様によると、アドレス
生成器は、信号結合手段に操作的に連結されており、ポ
インタ信号のうちのどの部分が結合信号に含まれるべき
かを決定し、さらに、あるとすればバッファ識別信号の
うちのどの部分が結合信号に含まれるべきかを決定する
ためのフィールドサイズ制御手段［２０５］をさらに備
えている。

【００２８】本発明の他の実施態様によると、フィール
ドサイズ制御手段が、最初に供給されるバッファ数を表
す信号［ＮＣＨＳ］及び２番めに供給されるメモリサイ
ズ規定信号［ＭＥＭＳＺ］に応答しており、数を表す信
号［ＮＣＨＳ］がメモリ内のバッファの数を示し、メモ
リサイズ規定信号［ＭＥＭＳＺ］がメモリの記憶容量を
示す。

【００２９】本発明によると、Ｎビット幅のアドレス信
号［ＣＢＡＯ］の各ビットを記憶し出力するための複数
のＮ個の記憶素子［３００−３１９］と、該Ｎビット幅
のアドレス信号の各ビットを受け取り、各ビットの信号
から修正されたＮビット幅のアドレス信号の各ビットを
生成するアドレス修正器［３２０］と、それぞれの出力
が、該Ｎ個の記憶素子のそれぞれの入力になっているＮ
個のデータフロウ型マルチプレクサ［３３０−３４９］
と、外部から供給されるチャネルビットを受け取る第１
の入力及び外部から供給される定数ビットを受け取る第
２の入力をそれぞれ有しており、いずれかの一つの入力
を選択してそれぞれ出力するＮ個のチャネル保存用マル
チプレクサ［３６０−３７９］とを備えている可変長フ
ィールドアドレスシーケンサであって、該データフロウ
型マルチプレクサのそれぞれが複数の入力端子［Ａ、
Ａ’、Ｂ、Ｃ］を有しており、該入力端子の第１の端子
［Ａ］が対応する記憶素子の出力に連結されており、該
入力端子の第２の端子［Ａ’］が該アドレス修正器の対
応する出力に連結されており、該入力端子の第３の端子
［Ｂ］が外部から供給されるポインタビットを受け取る
ように連結されており、該入力端子の第４の端子［Ｃ］
が該Ｎ個のチャネル保存用マルチプレクサのうち対応す
る１つの出力に連結されており、入力端子［Ａ、Ａ’、
Ｂ、Ｃ］のいずれか一つの入力された信号を選択して出
力するようになっている、可変長フィールドアドレスシ
ーケンサ［２８５］が提供される。

【００３０】本発明によると、Ｎビット幅のアドレス信
号を出力するようになっており、出力されるアドレス信
号の各ビットをそれぞれ生成する複数のコミュテータセ
ルを備えている可変長フィールドコミュテータ［２７
５］であって、該コミュテータセルのそれぞれが、所定
範囲内の複数のチャネルビットを受け取る手段と、所定
範囲内の複数のポインタビットを受け取る手段と、該可
変長フィールドコミュテータによって出力されるべきチ
ャネルビットの所定数を表すチャネルビット数信号［Ｎ
ＣＨＢ］を受け取る手段と、該可変長フィールドコミュ
テータの各セルの位置を、その他のセルとの相対位置と
して表すセル位置特定信号を受け取る手段と、該受け取
られたチャネルビットのうち１ビット又は該受け取られ
たポインタビットのうち１ビットのうちいずれか一方を
表すビット［Ｂｘｘ］を出力するための信号出力手段
と、該チャネルビット数信号及び該セル位置特定信号に
応じて、該受け取られたチャネルビットのうち１つを該
信号出力手段へつなぐ信号ルーティング手段とを備えて
いる、可変長フィールドコミュテータが提供される。

【００３１】

【００３２】

【作用】本発明のアドレス信号生成器は、連続して多数
のチャネルをサービスする。各チャネルは、独立した可
変サンプル速度を有し得、ＤＳＰシステムは、チャネル
に特異的な長さおよび／またはチャネルに特異的な重複
値を使用して、所定のチャネルのデータを処理し得る。

【００３３】アドレス生成器の１つの実施態様は、集積
回路チップを含む。この集積回路チップには、オンチッ
プアービトレーションユニット、複数のバッファ開始ポ
インタを記憶するＳＰ（開始ポインタ）のレジスタファ
イル、ＳＰのレジスタファイル内の特定の開始ポインタ
を更新する開始ポインタ更新ユニット、複数のフィルタ
動作長（または重複値）を記憶するＯＬのレジスタファ
イル、特定のメモリユニットおよび所定の数のチャネル
のサイズに対応するデータ構造を有するバッファ開始ア
ドレス信号を生成する可変長フィールドコミュテータ
（ＶＦＣ）、および特定のメモリユニットの循環バッフ
ァエリア内の連続した位置を示すアドレス信号のシーケ
ンスを出力する、可変長フィールドアドレス増分器が形
成されている。

【００３４】アドレスシーケンス生成は、オンチップア
ービトレーションユニットが所定のチャネルからサービ
スリクエストを受け取ることにより開始する。多数のチ
ャネルからリクエストが同時に届いた場合には、アービ
トレーションユニットは、優先順位の最も高いリクエス
トを選択する（オフチップアービトレーションを可能に
するために、バイパス手段が設けられている）。

【００３５】優先順位の最も高いチャネルのチャネル番
号は、オンチップ開始ポインタ（ＳＰの）レジスタファ
イルに供給される。ＳＰのレジスタファイルは、選択さ
れたチャネルに対応する相対バッファ開始ポインタを出
力する。このポインタは、可変長フィールドコミュテー
タ（ＶＦＣ）に送達され、そこで受け取られる。同時
に、オンチップＳＰ更新ユニットは作動される。ＳＰ更
新ユニットは、予め存在していたＳＰ値がＶＦＣによっ
て得られた直後に、ＳＰのレジスタファイル内の選択さ
れたチャネルに関して記憶されたＳＰ値を更新し始め
る。

【００３６】可変長フィールドコミュテータ（ＶＦＣ）
は、複数の入力を有する。１つのＶＦＣ入力は、開始ポ
インタ（ＳＰの）レジスタファイルから伝送されたバッ
ファ開始ポインタを受け取る。可変長フィールドコミュ
テータのもう１つの入力は、選択されたチャネルのチャ
ネル番号を受け取る。

【００３７】可変長フィールドコミュテータ（ＶＦＣ）
は、複数の入力を有する。１つのＶＦＣ入力は、開始ポ
インタ（ＳＰの）レジスタファイルから伝送されたバッ
ファ開始ポインタを受け取る。可変長フィールドコミュ
テータのもう１つの入力は、選択されたチャネルのチャ
ネル番号を受け取る。

【００３８】可変長フィールドコミュテータは、さら
に、MEMSIZE信号とNCHS信号とを受け取る。MEMSIZE信号
は、各チャネルのサーキュラバッファを記憶するのに使
用されるメモリユニットのサイズを示し、NCHS信号は、
メモリユニット内に記憶されたチャネルバッファの数を
示す。これらの信号に応答して、１ワード当り所定数の
ビットを有するが、可変データ構造を有するアドレス信
号（ＧＡＳ）をＶＦＣは生成する。生成アドレス信号
（ＧＡＳ）のより上位の可変幅部は、選択されたチャネ
ルのチャネル番号、またはそのチャネル番号から得られ
るメモリブロックアドレスを示す。生成アドレス信号
（ＧＡＳ）のより下位の可変幅部は、選択されたチャネ
ルの相対バッファ開始ポインタ、または相対バッファ開
始ポインタから得られるメモリローカルアドレスを示
す。ＶＦＣによって生成されるアドレス信号（ＧＡＳ）
の最上位端は、ゼロでパッドされても良い。

【００３９】生成アドレス信号（ＧＡＳ）は、可変長フ
ィールドアドレス増分器（ＶＦＡＩ）にロードする。同
時に、対応するフィルタ長値は、ステートコントローラ
にロードする。ＶＦＡＩは、自動増分したアドレス信号
のシーケンスを出力し始める。このとき、まず、ＶＦＣ
から最初にロードされた生成アドレス信号（ＧＡＳ）か
ら開始する。一方、ステートコントローラは、選択され
たチャネルに必要なアドレス信号の数を数え続ける。バ
ッファエリアの連続した循環からトップアドレスは、Ｖ
ＦＡＩがバッファエリアのボトム制限に遭遇したときに
発生する。

【００４０】パイプライン構造により、１つのチャネル
リクエストのサービスから即座に次のチャネルリクエス
トサービスへと連続して移行することが可能になる。

【００４１】

【実施例】図１および図２は、本発明のマルチチャネル
ディジタル信号処理システム１００のブロック図であ
る。マルチチャネルディジタル信号処理システム１００
は、サーキュラバッファ１４５およびバッファ管理サブ
システム（１２０、１７０、１８０）を含む。サーキュ
ラバッファ１４５は、スタティックランダムアクセスメ
モリユニット（ＳＲＡＭ）１４０内に形成された複数の
サーキュラバッファ（ＣＢの）の１つである。

【００４２】ディジタル入力サンプルは、１つまたは複
数のデータ供給チャネル（ＣＨ１、ＣＨ２、ＣＨ３、Ｃ
Ｈ４、．．．、ＣＨｎ、図面にはそのいくつかのみを示
す）からＤＳＰシステム１００に入力する。時間領域信
号マルチプレクサ１１０は、しばしば、チャネルの１つ
からデータを、ＳＲＡＭユニット１４０およびＤＳＰシ
ステム１００の他の部分へ選択的に連結するために設け
られている。

【００４３】供給チャネルの１つであるＣＨ５は、量子
化スイッチ１１１を有しているのが示されている。スイ
ッチ１１１は、規則的または非規則的に入り信号１０５
をサンプルし、そのサンプルをマルチプレクサ１１０の
ＣＨ５入力端子に供給する。入り信号１０５は、アナロ
グまたはディジタルであり得る。入り信号１０５がアナ
ログであるならば、図１に破線で示されるように、アナ
ログディジタル変換器（Ａ／Ｄ）１１２が、スイッチ１
１１とマルチプレクサ１１０のＣＨ５入力端子との間に
設けられ得る。あるいは、すべてのチャネルがアナログ
信号を受け取るならば、図１に破線で示されるように、
共有のアナログディジタル変換器（Ａ／Ｄ）１１３が、
マルチプレクサ１１０の出力とメモリユニット１４０と
の間に設けられ得る。あるいは、（図示されていない
が）１つまたは少数のＡ／Ｄ変換器が設けられ、それぞ
れの変換器は、すべてのチャネルではなくそのサブセッ
ト毎に共有される。

【００４４】入り信号１０５は、生成されると、しばし
ば、リアルタイムでＤＳＰシステム１００に供給され
る。しかし、入り信号１０５はまた、予め記録され、リ
アルタイム生成速度よりも遅い速度で再生され得る。

【００４５】チャネルサンプル速度制御器１１５は、Ｃ
Ｈ５量子化スイッチ１１１の作動速度を制御する。スイ
ッチ１１１が一時的に閉じる毎に、新しいサンプル値
は、マルチプレクサ１１０のＣＨ５入力端子に現れる。
そのサンプル信号は、さらに新しいサンプル信号によっ
てオーバーライトされるまで有効である。スイッチ１１
１が閉じると同時に、チャネル５サービスリクエスト信
号（ＳＲ５）１１６は、ＣＨ５サンプル速度制御ユニッ
ト１１５からシステム１００のチャネルスキャン制御ユ
ニット１２０へ伝送される。

【００４６】図１は、１つのデータ供給チャネル（ＣＨ
５）の全構造を示しているが、他のデータ供給チャネル
（ＣＨ１からＣＨｎ）も存在する。それぞれのデータ供
給チャネルは、それぞれに対応する量子化スイッチ（１
１１）、速度制御ユニット（１１５）および／または他
の適切な構成要素（例えば、チャネルサービシングＡ／
Ｄ変換器１１２）を有する。ＣＨ６サンプル速度制御ユ
ニットを参照番号１１７で例示する。ＣＨ６に対応する
量子化スイッチ（図示されていない）が閉じる毎に、そ
れぞれのＳＲ６サービスリクエスト信号１１８は、ＣＨ
６速度制御器１１７からスキャン制御ユニット１２０ま
で伝送される。同様に、チャネルＣＨｎの量子化スイッ
チが閉じると、ＳＲｎサービスリクエスト信号１１９
は、ＣＨｎ速度制御ユニット（図示されていない）から
スキャン制御ユニット１２０へ伝送される。

【００４７】各チャネル（ＣＨ１からＣＨｎ）は、独立
した非同期サンプリング速度で、入力サンプルをマルチ
プレクサ１１０のそれぞれに対応する入力端子に伝送し
得る。参照番号１１２で示されるように、個別のＡ／Ｄ
変換器が、各チャネルに設けられ得るか、または参照番
号１１３で示されるように、単一のＡ／Ｄ変換器がすべ
てのチャネルをサービスし得る。すべてのチャネルの入
り信号（１０５）がすでにディジタル形態であるなら
ば、図示されるＡ／Ｄ変換器１１２または１１３は、設
けなくてもよい。

【００４８】チャネルスキャン制御ユニット１２０は、
受け取ったサービスリクエスト（ＳＲ１からＳＲｎ）の
それぞれを記憶し、ローカルクロック生成々器（ＬＣ）
１２１のパルスと同期させる。リクエスト優先化機能
は、チャネルスキャン制御ユニット１２０内に設けら
れ、多数のサービスリクエストを同時に受け取った場合
の状況に対応する。

【００４９】スキャン制御ユニット１２０は、破線で示
される接続１２２のように、マルチプレクサ１１０に選
択的に連結され、最優先リクエスティングチャネルから
の入り信号（１０５）をマルチプレクサ１１０の出力端
子に連結する。あるいは、他の制御ユニット（図示され
ていない）は、マルチプレクサ１１０の記号的に示され
た接極子（シンボリック接極子）を駆動させ、マルチプ
レクサ１１０の出力端子を、リクエスティングチャネル
のうち最優先のチャネルからの入り信号を受け取るよう
に連結させる。

【００５０】図１は、チャネルＣＨ５からのリクエスト
がサービスされる場合を示す。マルチプレクサ１１０の
シンボリック接極子は、ＣＨ５入り信号１０５を、メモ
リユニット１４０のデータ入力ポート（ＤＩ）１４１に
連結しているのが示される。さらに、チャネル出力信号
は、同時に、ユーザー配置可能ＤＳＰユニット１６０の
第１入力ポート１６１（図２）に連結される。ディジタ
イズされたマルチプレクサ１１０の出力は、ここでは、
新しいサンプル信号１１４と呼ばれる。図示されている
のでは、新しいサンプル信号１１４はそれぞれ、並列４
８ビット幅データワードである。

【００５１】新しいサンプル信号１１４がメモリユニッ
ト１４０のデータ入力ポート（ＤＩ）１４１およびＤＳ
Ｐユニット１６０の第１入力ポート１６１に提示される
と、チャネルスキャン制御ユニット１２０は、第１およ
び第２アドレス生成器（ＡＧ−１）１７０および（ＡＧ
−２）１７７を作動する。作動した第１アドレス生成器
（ＡＧ−１）１７０は、アドレス信号１７２の有限シー
ケンスを、メモリユニット１４０のアドレス入力ポート
（ＡＩ）１４２に供給し始める。各生成アドレス信号
（ＧＡＳ）１７２の有効ビット幅は、メモリユニット１
４０の全メモリ容量の関数である。メモリユニット１４
０が２²⁰のデータワード（１メガワード記憶容量）を記
憶する能力を有するならば、各生成アドレス信号（ＧＡ
Ｓ）１７２は、各２０ビット程度の有効幅を有し得る。
メモリユニット１４０の記憶容量が小さい、例えば、２
¹⁰データワードであるならば、各生成アドレス信号（Ｇ
ＡＳ）１７２の有効幅は、それに応じて１０ビットに減
少する。

【００５２】すでに述べたように、複数のサーキュラバ
ッファ（ＣＢ）エリアは、メモリユニット１４０のメモ
リ空間内に限定される。１つの特定のサーキュラバッフ
ァ１４５は、それぞれ、ａ、ｂ、ｃおよびｄと標識され
る４つの特定のメモリ位置を有するのが示される。この
位置の数はまた、「フィルタ長」とも呼ばれる。チャネ
ルＣＨ５のフィルタ長は、Ｌ_C5である。この位置の数は
シフトレジスタの数（ＳＲ−ａからＳＲ−ｄ）に相当す
る。シフトレジスタは、通常、従来の直列シフトレジス
タが使用されるならば、ＤＳＰユニット１６０内に装備
される。

【００５３】仮定としてブロック１６０に示されている
従来の配置では、第１シフトレジスタＳＲ−ａは、第１
システムクロックサイクルで、最新のチャネル信号１１
４を受け取り、記憶する。次の第２システムクロックサ
イクルでは、仮想の第１シフトレジスタＳＲ−ａ内に記
憶されたデータは、次の仮想の第２シフトレジスタＳＲ
−ｂにシフトする。同様に、第２クロックサイクルで
は、第１シフトレジスタＳＲ−ａは、入力ポート１６１
から次のサンプル値を受け取る。同様に、第３クロック
サイクルでは、第２シフトレジスタＳＲ−ｂに予め記憶
された最も古いデータは、仮想の第３シフトレジスタＳ
Ｒ−ｃにシフトする。次に古いデータは、ＳＲ−ａから
ＳＲ−ｂにシフトし、最新のチャネルデータ１１４が、
ＳＲ−ａにシフトする。第４クロックサイクルでは、最
も古いデータは、仮想のレジスタＳＲ−ｄにシフトす
る。次のサイクルでは、さらに新しいデータが、第４シ
フトレジスタＳＲ−ｄに保持された最も古いデータをオ
ーバーライトする。

【００５４】レジスタＳＲ−ａからＳＲ−ｄまでの出力
は、それぞれ、重みづけ関数Ｗ_aからＷ_dによって乗算さ
れ、加算され、ＤＳＰユニット１６０から出力ポート１
６８を介して出力する。第２メモリユニット（ＳＲＡ
Ｍ）１５０は、ＤＳＰユニット１６０の係数受け入れポ
ート１６４を介して、必要な重みづけ値Ｗ_a−Ｗ_dを供給
する。第２アドレス生成器（ＡＧ−２）１７７は、必要
なアドレス信号を、第２メモリユニット１５０のアドレ
ス入力（ＡＩ）ポート１５８に供給する。

【００５５】アドレス生成器１７０および１７７（ＡＧ
−１およびＡＧ−２）は、ユーザープログラム可能であ
り、コマンドユニット１８０から伝送されるコマンド信
号１８１および１８２に応答する。

【００５６】シフトレジスタと同様に、ブロック１６０
内に図示される乗算器および加算器もまた仮想のもので
ある。ＤＳＰユニット１６０（好ましくは、Ｓｈａｒｐ
ＬＨ９１２４または同様の集積回路装置）は、ユーザ
ー配置可能、反復性重みづけおよび加算手段を含む。こ
の重みづけおよび加算手段は、（ポート１６１または１
６３から）受け取った各サンプル値を、対応する重みづ
け係数によって連続して乗算し、その結果をローリング
サブトータルに加算する。チャネルＣＨ５から受け取っ
た信号をフィルタするために使用されるサンプルＦＩＲ
プロセスは、例示のみを目的として、ＤＳＰユニット１
６０のブロック内に示される。ＤＳＰユニット１６０
は、各チャネルに特有なフィルタ設計を実行できるよう
に配置され得る。

【００５７】仮想のシフトレジスタＳＲ−ａからＳＲ−
ｄおよびＷ_aからＷ_dまでの複数の乗算器は、実際には、
配置可能ＤＳＰユニット１６０内には存在しないため、
第１メモリユニット（ＲＡＭ−１）１４０内にあるサー
キュラバッファ１４５が、仮想のレジスタＳＲ−ａから
ＳＲ−ｄの機能を模倣し、それぞれのタイム遅延された
信号をＤＳＰユニット１６０内の重みづけおよび加算手
段に連続して供給するのに使用される。同時に、第２メ
モリユニット（ＲＡＭ−２）１５０内にある他のサーキ
ュラバッファ１５５は、重みづけ係数Ｗ_aからＷ_dの対応
シーケンスを、ＤＳＰユニット１６０内の重みづけおよ
び加算手段に供給する。

【００５８】各チャネル（例えば、ＣＨ５）のフィルタ
機能は、そのチャネルに関連したサーキュラバッファ
（例えば、１４５および１５５）の内容を数回シーケン
スすることによって実行される。例えば、チャネルＣＨ
５に関連した複数のチャネルサービシング動作の一番目
動作中に、マルチプレクサ１１０のチャネルＣＨ５端子
から受け取られた最新チャネル信号１１４は、サーキュ
ラバッファ１４５の位置「ｚ」に書き込まれる。サンプ
ル信号１１４は、同時に、ＤＳＰユニット１６０に提示
され、第１重みづけ値Ｗ_aによって乗算される。重みづ
け値Ｗ_aは、第２メモリユニット（ＲＡＭ−２）１５０
の対応位置から読み出され、ＤＳＰポート１６４に提示
される。重みづけ結果は、次に、ＤＳＰユニット１６０
のアキュムレータ（図示されていない）内に保持された
ローリングサブトータルへ加算される。

【００５９】ＤＳＰユニット１６０が、重みづけ係数Ｗ
_aによって「ａ」値の乗算を完了すると、サーキュラバ
ッファ１４５の次の位置「ｂ」に記憶された値が第１メ
モリユニット（ＲＡＭ−１）１４０のデータ出力ポート
（ＤＯ）１４３を介して読み出され、ＤＳＰユニットの
他の入力ポート１６３を介してＤＳＰユニット１６０に
導入される。重みづけ値Ｗ_bは、第２メモリユニット
（ＲＡＭ−２）１５０の対応位置から読み出され、ＤＳ
Ｐポート１６４に提示される。次に、ＤＳＰユニット１
６０は、読み出された「ｂ」値を重みづけ関数Ｗ_bによ
って乗算し、その重みづけ値をその内部のローリングサ
ブトータルに加算する。

【００６０】同様に、ＤＳＰユニット１６０が位置
「ｂ」値の乗算を完了すると、サーキュラバッファ１４
５の次の位置「ｃ」の値がデータ出力ポート（ＤＯ）１
４３から読み出され、ＤＳＰユニット１６０に入力し、
それに対応する重みづけ係数Ｗ_cによって乗算される。
サーキュラバッファ１４５の位置「ｄ」に記憶された値
は、同様に、次のクロックサイクルで処理される。値
「ｄ」がサーキュラバッファ１４５から読み出される
と、チャネルＣＨ５の第１チャネルサービシング動作
（以後、「ＣＨ５サービスＮｏ．１」と呼ぶ）が完了す
る。

【００６１】サーキュラバッファ１４５の位置「ａ」
は、第１チャネルＣＨ５サービシング動作（ＣＨ５サー
ビスＮｏ．１）のバッファ開始位置と見なされる。第１
サービシング動作が完了すると、第１アドレス生成器
（ＡＧ−１）１７０内のバッファ開始ポインタ（図示さ
れていない）は、時計と反対方向に回転（減分）し、そ
れによって、メモリ位置「ａ］に先行する位置を、新し
いバッファ開始位置として指定する。この新しい位置
は、サーキュラバッファ１４５には図示されていない
が、本願ではバッファ位置「ｚ」と呼ぶ。サーキュラバ
ッファ１４５は、アルファベット順にａ、ｂ、ｃ、
ｄ、．．．、ｗ、ｘ、ｙ、ｚによってそれぞれ標識され
たメモリ位置を有することが理解される。ここで、位置
「ｚ」は、論理的に位置「ａ」を先行する。バッファ１
４５が２６個の位置を有しているわけではない。サーキ
ュラバッファ１４５の全長Ｌ_Mまたはワードカウント
は、４からメモリユニット１４０の最大容量（MEMSIZ
E）までの任意の整数であり得る。

【００６２】チャネルＣＨ５量子化スイッチ１１１が後
に、さらに新しいサンプル値信号を出力すると、第２サ
ービスリクエスト信号１１６は、対応する速度制御ユニ
ット１１５からチャネルスキャン制御ユニット１２０に
発せられる。最新のＣＨ５サンプル値は、ＣＨ５（ＣＨ
５サービスＮｏ．２）からの第２サービスリクエストが
サービスされた時に、サーキュラバッファ１４５の新し
いバッファ開始位置「ｚ」に書き込まれる。次いで、次
の位置「ａ」、「ｂ」および「ｃ」に記憶された値は、
ＤＯポート１４３から連続して読み出され、ＤＳＰユニ
ット１６０によって処理される。新しい「ｚ」値は、重
みづけＷ_aによって乗算される。現時点でより古い値
「ａ」は、重みづけＷ_bによって乗算される。位置
「ｂ」のデータは、Ｗ_cによって乗算される。位置
「ｃ」のデータは、Ｗ_dによって乗算される。位置
「ｄ」は、アドレス化されていない。

【００６３】次の第３チャネルサービシング動作（ＣＨ
５サービスＮｏ．３）において、位置「ｙ」は、最新の
データサンプルを受け取るバッファ開始位置となり、一
方、位置「ｚ」、「ａ」および「ｂ」は、連続して読み
出されて、ＤＳＰユニット１６０によって処理される位
置になる。

【００６４】上述の一連の事象は、図１のコマンドユニ
ット１８０のブロック内に簡単に例示されている。タイ
ム線は、まず下側に、そして右側へと移行する。位置
「ａ」は、第１チャネルＣＨ５サービシング動作中のバ
ッファ１４５の開始である。位置「ｚ」は、第２ＣＨ５
リクエストサービシング動作等のバッファ位置の開始と
なる。コマンドユニット１８０は、ＡＧ−１およびＡＧ
−２ユニット（１７０および１７７）を間接的に通じ
て、メモリユニット１４０および１５０の読出し／書込
み（Ｒ／Ｗ）線を制御する。

【００６５】さらに、個別のＤＩおよびＤＯバス１４１
および１４３は、ＲＡＭ−１ユニット１４０に関して示
されているが、他の実施態様では、入力および出力デー
タに対して１つのバスが使用され得ることが理解され
る。このような他の実施態様では、ＲＡＭ−１ユニット
１４０のポート１４１および１４３は、結合されて１つ
のデータ入力／出力ポート（図示されていない）とな
り、ＤＳＰユニット１６０のポート１６１および１６３
は、同様に結合されて１つのデータ入力／出力ポート
（図示されていない）となる。単一なバスは、ＲＡＭ−
１およびＤＳＰユニット１４０および１６０のデータ入
力／出力ポートを接続し、必要に応じて信号を伝送した
り、また伝送した信号を戻したりするために時間領域多
重化が用いられる。

【００６６】さらに、ＡＧ−１ユニット１７０の動作と
対照的に、ＡＧ−２ユニット１７７は、回転するバッフ
ァ開始ポインタを有しておらず、そのＲ／Ｗ線は、重み
づけＷ_aからＷ_dがＤＳＰユニット１６０に読み出される
ときに、読出しモードで固定されたままである。一般
に、各サービシング動作における所定のチャネルに対し
て、重みづけ係数の同一シーケンスが出力される（タイ
ムスロットが、新しい値をメモリユニット１５０に書き
込まれるように割り当てられる場合、および／またはタ
イムスロットがＡＧ−２ユニット１７７内のバッファ開
始ポインタを変更させるために割り当てられる場合に
は、適応重みづけが可能である）。

【００６７】サービスリクエスト信号１１６がチャネル
ＣＨ５のサンプル速度制御ユニット１１５から受け取ら
れる時間と時間との間に、他のサービスリクエスト信
号、例えば、１１８、１１９は、１つまたはそれ以上の
他のチャネルサンプル速度制御器（例えば、１１７等、
すべては図示されていない）からスキャン制御ユニット
１２０に到達し得る。例えば、チャネルＣＨ５からの２
つのサービスリクエストの間のある時点で、チャネルＣ
Ｈ６からＳＲ６サービスリクエストが伝送されてくると
仮定する。

【００６８】チャネルＣＨ６からのサービスリクエスト
は、チャネルＣＨ５のサービスリクエスト信号（ＳＲ
５）が処理されるのと同様に処理される。第１メモリユ
ニット（ＲＡＭ−１）１４０のメモリ空間は、個別のエ
リアにさらに分割され、各エリアは、特定のチャネルの
チャネル長Ｌ_Mのサーキュラバッファ（ＣＢ）を記憶す
る。例えば、エリア１４５は、チャネルＣＨ５のサーキ
ュラバッファを記憶する。このエリア１４５は、ＣＢ５
エリアとも呼ばれる。エリア１４６は、チャネルＣＨ６
のサーキュラバッファＣＢ６（略して示されている）を
記憶する。エリア１４４は、チャネルＣＨ４のサーキュ
ラバッファＣＢ４（略して示されている）を記憶する。

【００６９】チャネルＣＨ６リクエストをサービスする
際に、第１アドレス生成器（ＡＧ−１）１７０は、サー
キュラバッファＣＢ６（１４６）のバッファ開始アドレ
スで開始するアドレス信号１７２の有限シーケンスを出
力する。ＣＢ６のバッファ開始位置は、サービシング動
作が終了する前に変わる。チャネルＣＨ６のフィルタ長
（Ｌ_C6、図示されていない）は、チャネルＣＨ５に使用
されるフィルタ長（Ｌ_C5）以外の値であり得る。示され
る例において、チャネルＣＨ６は、６のフィルタ長を有
していると仮定される。これは、第２メモリユニット１
５０を示すブロックのエリア１５６内に書き込まれたシ
ンボルＷ_a、Ｗ_b、Ｗ_c．．．Ｗ_fによって示される。同様
に、チャネルＣＨ５は、ブロック１５０のエリア１５５
に書き込まれたシンボルＷ_aからＷ_dによって示されるよ
うに、４のフィルタ長（Ｌ_C5）を有すると仮定される。
同時に、チャネルＣＨ４は、ブロック１５０のエリア１
５４において、対応する重みづけ係数Ｗ_aからＷ_zによっ
て示されるように、異なるフィルタ長Ｌ_C4＝２６を有す
るのが示される。任意のチャネルＣＨｎにおいては、さ
らに大きなフィルタ長（例えば、Ｌ_Cn＝２５６、１０２
４等）も可能である。

【００７０】第１および第２アドレス生成器（ＡＧ−１
およびＡＧ−２）は、各チャネル（ＣＨ４、ＣＨ５、Ｃ
Ｈ６、．．．ＣＨｎ）に関連したフィルタ長（Ｌ_Cn）を
追跡し、各所定のチャネルに対する適切な数のアドレス
を、メモリユニット１４０および１５０のそれぞれに連
続して出力する任務が与えられている。

【００７１】図３、図４および図５は、アドレス生成器
（ＡＧ）チップ２７０を含む、本発明によるサーキュラ
バッファ（ＣＢ）管理システム２００の詳細を示す。ア
ドレス生成器チップ２７０は、単結晶シリコン基板から
なり、基板の上には、ＣＭＯＳ回路（相補形金属−酸化
膜−半導体）が０．８ミクロンの線幅構造で形成され、
４０ＭＨｚ程度のクロック速度で同期して動作する。オ
ンチップメモリ手段（完全には図示されいない）は、ユ
ーザーによって提供された配置命令を記憶するために設
けられている。オンチップマルチプレクサは、ユーザー
によって提供された配置命令に対応するデータ経路を提
供する。

【００７２】図３は、ＣＢ管理システム２００の前端部
を示す。この前端部は、複数のチャネルからチャネルサ
ービスリクエスト１１６、１１８、．．．、１１９を受
け取り、そのリクエストをローカルクロック（ＬＣ）２
２０と同期させ、同時に受け取ったリクエストをアービ
トレートする手段を有する。前端部の機能の大半は、Ａ
Ｇチップ２７０内の回路によって成し遂げられる。アー
ビトレーションは、オンチップまたはオフチップで行わ
れる。

【００７３】図５は、ＣＢ管理システム２００の後端部
を示す。この後端部は、ＡＧチップ２７０の２０ビット
幅アドレス出力バス（ＡＯ）２７２を通して伝送された
アドレスベクタを受け取るランダムアクセスメモリユニ
ット（ＲＡＭ−１）２４０を含む。ＲＡＭ−１ユニット
２４０は、１メガワード（２²⁰データワード）程度のメ
モリ空間を有し得るが、それよりもさらに小さな記憶容
量をも有し得る。ＡＧチップ２７０内には、適切なフィ
ールド幅のアドレスベクタを生成するアドレス信号生成
手段が設けられており、２⁴から２²⁰のデータワードの
範囲の任意の記憶容量を収容する。この記憶容量は、２
の積分累乗である。

【００７４】上記のように、ＡＧチップ２７０は、ユー
ザープログラム可能である。ＡＧチップは、多数の異な
るアドレスシーケンスパターンを生成するようにプログ
ラムされ得る。サーキュラバッファアドレスシーケンス
は、ＡＧチップ２７０によって生成され得るシーケンス
の１つの型に過ぎない。サーキュラバッファ管理に使用
されるアドレスシーケンス以外のアドレスシーケンスを
生成するシーケンス生成器は、図５のブロック２８３に
示されている。ブロック２８３を装備することは、本発
明の範囲外であるため、その詳細については、Ｍ代替シ
ーケンス（Ｍは、１より大きい整数である）の１つが２
０ビット幅バスを通してオンチップアドレス出力（Ａ
Ｏ）マルチプレクサ２８２に伝送されるということ以外
は記載しないでおく。ユーザーによって提供されたシー
ケンス選択コマンド２８０ａは、オンチップユーザー命
令記憶ファイル２８０からオンチップシーケンス選択器
２８１へ伝送される。シーケンス選択器２８１は、出力
アドレス（ＡＯ）マルチプレクサ２８２を制御する。マ
ルチプレクサ２８２は、入力のうち選択されたものを２
０ビット幅並列出力バス２８４に連結する。バス２８４
は、２０ビット幅アドレス出力レジスタ２９２の入力と
接続している。レジスタ２９２は、ローカルクロック
（ＬＣ）によってクロックされ、チップアドレス出力バ
ス（ＡＯ）２７２を駆動する。

【００７５】アドレス−バスマルチプレクサ２８２に供
給された入力のうちの１つは、２０ビット幅並列サーキ
ュラバッファアドレス−出力バス（ＣＢＡＯ）２８６で
ある。ＣＢＡＯバス２８６は、図４に示される２０ビッ
ト幅アドレス増分ユニット２８５によって駆動される。

【００７６】図３から図５の詳細は、いくつかの基本構
成要素を見ることによってさらに理解され得る。ＡＧチ
ップ２７０に設けられている主要構成要素は、以下のも
のである。

【００７７】（ａ）チャネル特異的サーキュラバッファ
長（または他のモードでは、チャネル特異的重複値）を
記憶するために使用される、３２×２０ビット幅ＯＬの
レジスタファイル２１０、（ｂ）最大長値Ｌ_M（または
他のモードでは、他の長値）を記憶するために使用され
る、１×２０ビット幅ＡＬＭレジスタ２１２、（ｃ）チ
ャネル特異的バッファ開始ポインタを記憶するために使
用される、３２×２０ビット幅ＳＰのレジスタファイル
２６５、（ｄ）システム特異的データ構造を有する絶対
バッファ開始アドレス信号を生成するために使用され
る、可変長フィールドコミュテータ（ＶＦＣ）２７５、
（ｅ）連続した絶対バッファアドレス信号のシーケンス
を生成するために使用される連続可変長フィールドアド
レス増分ユニット（ＶＦＡＩ）２８５、（ｆ）ＶＦＣ２
７５およびＶＦＡＩ２８５によって生成された信号のデ
ータ構造を制御するために使用されるフィールドサイズ
制御ユニット２０５、および（ｇ）減算／加算ユニット
２６８と組合わさって使用され、ＳＰのレジスタファイ
ル２６５に記憶されたバッファ開始ポインタを更新す
る、ＳＰ更新制御ユニット２６４。

【００７８】これらの主要構成要素の動作については、
順を追って説明する。

【００７９】図３を参照すると、チャネルサービスリク
エスト（例えば、ＳＲの１１６、．．．、１１９）は、
５ビット幅直接入力バス２２１から直接的に、またはよ
り幅の広いバス２２２と外部アービタ２２３とを介して
間接的にＡＧチップ２７０に入力する。リクエストが直
接入力バス２２１を介して入力する場合には、ＡＧチッ
プ２７０は、アービトレーションを内部で行い、５個程
度の独立したチャネルをサービスし得る。リクエストが
外部アービタ２２３を介して入力する場合には、ＡＧチ
ップ２７０は、３２個程度の独立したチャネルをサービ
スし得る。

【００８０】通常、直接および間接入力バス２２１およ
び２２２のいずれか１つが使用される。このような場
合、図３に示されるマルチプレクサ２２５が省略され、
バス２２１またはアービタ２２３の出力が、ＡＧチップ
２７０の５ビット幅サービスリクエスト入力バス２７１
に直接接続される。

【００８１】外部アービトレーションが使用される場合
には、チャネルサービスリクエスト（ＳＲの）は、外部
アービタ２２３の３２本の入力線２２２の１つまたはそ
れ以上においてアサートされる。外部アービタ２２３
は、最優先リクエストを選択し、最優先のリクエスティ
ングチャネルのチャネル番号（ＣＨＮ）を５ビット２進
化数として、（図３に示される外部マルチプレクサ２２
５を介して）ＡＧチップ２７０のリクエスト入力バス２
７１に提示する。ユーザープログラム可能外部／内部ア
ービトレーション選択器２２９は、マルチプレクサ２２
５を動作させ、外部アービタ２２３からの出力を入力バ
ス２７１まで通過させる。アービタ２２３からの出力
は、選択的に接続して、チャネルマルチプレクサ１１０
のシンボリック接極子を作動させる。

【００８２】入力バス２７１は、第１オンチップ入力同
期レジスタ２５１（５ビット幅）のＤ入力に接続してい
る。レジスタ２５１のＱ出力は、第２同期レジスタ２５
２（同じく５ビット幅）のＤ入力と接続している。レジ
スタ２５１および２５２は、ローカルクロック線（Ｌ
Ｃ）２５０によってクロックされる。ローカルクロック
は、４０ＭＨｚ程度の速度で動作し得る。サービスリク
エストは、ローカルクロック（１０ＭＨｚ）の４分の１
程度の速度でチップに適用され得る。

【００８３】外部アービタ２２３は、チップ入力バス２
７１に（多重機２２５を通じて）有効チャネル番号を提
示すると共に、他の入力線２７３を通じてチップに外部
有効信号を提示する。チップ入力線２７３は、第３オン
チップ同期レジスタ２３１（１ビット幅）のＤ入力に接
続している。レジスタ２３１のＱ出力は、第４同期レジ
スタ２３２（１ビット幅）のＤ入力に接続している。第
４レジスタ２３２のＱ出力は、第１二重ポートマルチプ
レクサ２３３の１つの入力（「Ａ」）をフィードする。
第３および第４レジスタ２３１および２３２もまた、ロ
ーカルクロック（ＬＣ）によってクロックされる。

【００８４】常にすべてが図示されているわけではない
が、構成要素２６０、２３４、２６９、２８５および２
９０などのＡＧチップ２７０上の他のすべての同期構成
要素もまた、同一のローカルクロック（ＬＣ）によって
クロックされることが理解され得る。

【００８５】第２同期レジスタ２５２の５ビット幅出力
は、第２二重ポートマルチプレクサ２５８の１つの入力
ポート（「Ａ」）をフィードする。ユーザープログラム
可能オンチップ外部／内部モード選択器２５９は、マル
チプレクサ２３３および２５８を制御する。外部モード
が選択されると、マルチプレクサ２３３および２５８の
それぞれの上記の入力ポート「Ａ」および「Ａ」が選択
され、それぞれの出力に連結される。内部モードが選択
されると、マルチプレクサ２３３および２５８のもうひ
とつの「Ｂ」および「Ｂ」入力ポートが出力として選択
される。

【００８６】内部アービタ２５３は、実質的に、外部ア
ービタ２２３の機能を模倣する。但し、内部アービタ２
５３は、わずか５チャネルの処理に限定される。優先化
は、ハードワイヤードである。入力バス２７１の１つの
ピンは、最優先され、他の４つのピンは、優先順位が順
次低くなっている。５個以下のチャネルを有するシステ
ムは、オンチップアービタ２５３を使用し得、それによ
って、さもなければ外部アービタ２２３によって消費さ
れるボードスペースの損失を避ける。サービスリクエス
トは、直接バス２２１を介して、同期レジスタ２５１お
よび２５２を通って、レジスタ２５２の出力を内部アー
ビタ２５３の入力に連結する５ビットバス２５５によっ
て、内部アービタ２５３の入力側に移動する。他の５ビ
ットバス２５７は、内部アービタ２５３の出力を、マル
チプレクサ２５８のＢ入力へ連結する。１ビット幅内部
有効線２５４は、内部アービタ２５３からの内部有効信
号をマルチプレクサ２３３のＢ入力へ伝送する。

【００８７】オンチップ選択器２５９は、内部アービト
レーションモードを選択すると、内部アービタの５ビッ
ト出力２５７は、マルチプレクサ２５８を通過して出力
される。線２５４の１ビット有効信号は、マルチプレク
サ２３３を通過して出力される。内部アービトレーショ
ンステートデコーダ２５６は、選択的にＡＧチップ２７
０内に含まれ、もし選択がなされたなら、内部アービタ
２５３モードが何を選択したのかを外部に指示する。３
ビットバス２７４は、デコーダ２５６からチップ２７０
の内部連結ピンへと延びる。８個の可能なコードステー
トのうち５個は、有効アービトレーション選択を示し、
１つまたはそれ以上のコードステートは、選択的に、無
効選択を示す。バス２７４は、選択的に接続して、チャ
ネルマルチプレクサ１１０（図１）のシンボリック接極
子を作動させて最優先チャネルを選択する。

【００８８】他の実施態様では、内部アービタ２５３に
よってなされた選択は、ＡＯバス２７２の適切な線にハ
ードワイヤードされているチャネル出力バス２７８（図
５）上に遅延形態で現れる。

【００８９】さらに他の実施態様では、内部アービタ２
５３は、チャネルマルチプレクサ１１０を制御しない。
その代わりに、オフチップ回路（図示されていない）が
制御し、チップ入力バス２７１に、サービスされるチャ
ネルを示す５ビット幅コマンドコードを伝送する。競合
するコードが同時に受け取られると、最優先コードが、
サービスされるチャネルを示すものとして受け取られ
る。内部アービタ２５３は、単に、チャネルマルチプレ
クサ１１０が、バス２７１に示される活性チャネルのう
ち最優先のものに切り換えられることを推定する。

【００９０】さらに他の実施態様では、入りデータは、
シェアドデータソースから複数の異なるＦＩＲフィルタ
へ適用される。（マルチプレクサ１１０は、システム２
００から省略され得る。）複数のフィルタは、異なるフ
ィルタ長、重みづけ要因および／または重複値を用い
て、同一の入りデータ信号１０５を処理し得る。システ
ム制御ユニット（図示されていない）は、信号を示す活
性チャネルをＤＳＰシステム２００のＳＲｎ入力端子に
伝送し、どのフィルタまたは複数のフィルタが入りデー
タを処理するかをＤＳＰシステム２００に示す。各フィ
ルタの最も新しいサンプル値から最も古いサンプル値ま
でが単一なＲＡＭユニット（１４０）に記憶されている
ため、１つのフィルタのみが、シェアドデータソースか
ら受け取られた最新のサンプル値１１４をまず最初に処
理し得る。内部アービタ２５３または外部アービタ２２
３は、どのフィルタが、最新のサンプル信号１１４をま
ず最初に処理するのかを決定する。

【００９１】外部アービトレーションモードが選択さ
れ、有効サービスリクエストコードが外部アービタ２２
３に提示されると仮定する。アービタ２２３からの外部
有効信号出力は、同期レジスタ２３１、２３２およびマ
ルチプレクサ２３３のポート「Ａ」を通して次の１ビッ
ト幅更新リクエスティングレジスタ２３４の入力側へ出
力される。マルチプレクサ２５８のポート「Ａ」に提示
されたチャネル番号（ＣＨＮ）は、同時に、マルチプレ
クサ２５８を通過して、次の５ビット幅チャネル番号記
憶レジスタ２６０の入力側に出力される。レジスタ２３
４および２６０は、共にローカルチップクロック（Ｌ
Ｃ）によってクロックされる。

【００９２】マルチプレクサ２３３（ＡＣＲと標識され
る）の出力線２３８は、オンチップステートコントロー
ラ２９０（図４）に接続されることにより、「活性チャ
ネルリクエスト」（ＡＣＲ）の存在を示す。ステートコ
ントローラ２９０が、ＡＣＲがサービスされ得ると判断
すれば、ステートコントローラ２９０は、ＬＤ−１ロー
ド制御信号を、レジスタ２３４および２６０のロードコ
マンド端子２３５に戻す。ステートコントローラ２９０
が、ＡＣＲ信号がマルチプレクサ２３３の出力２３８に
まだ存在する状態において、チャネル番号記憶レジスタ
２６０がクロックサイクル中の新しいチャネル番号を受
け取る余裕があると判断すれば、ＬＤ−１ロード制御信
号は、ｈｉｇｈ（Ｈ＝論理真＝”１”）となる（後述す
る可変ステートがＳＶ＝２ステートからＳＶ＝１ステー
トに転移する時、ＬＤ−１はｈｉｇｈとなる）。

【００９３】ＬＤ−１制御線上の論理１（”１”）は、
それがアサートされる対象であるローカルクロックサイ
クル（ＬＣ）の開始中に、マルチプレクサ２５８により
チャネル番号出力をチャネル番号記憶レジスタ２６０に
付与する。活性ＬＤ−１信号はまた、活性チャネルリク
エストがまだ線２３８上に存在すれば、活性チャネルリ
クエストを更新リクエストレジスタ２３４に付与する。

【００９４】図４を参照すると、更新リクエストレジス
タ２３４の出力２３６（「更新開始」と標識される）
は、ポインタ更新論理ユニット２６４に接続されてい
る。ポインタ更新論理ユニット２６４は、活性化される
と、開始ポイント（ＳＰ）のレジスタファイル２６５に
保持されたＳＰの値を更新するために減算器／加算器２
６８を用いる３サイクルシーケンス（後述）を実行す
る。３サイクル更新シーケンスは、後述するステート可
変信号ＳＶがＳＶ＝０ステートに達して上記ステートか
ら出始めた後に開始される。

【００９５】ＡＧチップ２７０がまず初期化されると、
チップ幅リセット信号ＲＳＴが更新リクエストレジスタ
をクリアし、ＡＧチップ２７０をいわゆる「スリープモ
ード」にする。チップ幅リセット信号ＲＳＴはまた、レ
ジスタ２５１、２５２、２３１、および２３２、ＳＰの
レジスタファイル２６５、そして後述する出力レジスタ
２９２をクリアする。

【００９６】スリープモードにおいて、ＳＶ＝０ステー
トは１クロックサイクル毎に連続的に再入力される。論
理ｈｉｇｈＡＣＲ信号の検出により、ＡＧチップ２７０
がスリープモードから解除される。スリープ指示線２３
７は、スリープモード指示信号を、ステートコントロー
ルユニット２９０（図４）から、更新論理ユニット２６
４に伝送する。スリープモードが活性であれば、更新論
理ユニット２６４は、最初から３サイクルのＳＰ更新作
業から阻害される。ＡＧチップ２７０がスリープモード
でなくアウェイクであり、且つ、３サイクルの更新作業
が初期化された場合、更新論理ユニット２６４は、ＳＰ
のレジスタファイル２６５にＬＤ−４ロードコマンドを
付与し、それにより、３サイクルの更新シーケンスの終
了時に減算器／加算器２６８の出力信号（Ｃ）を指定さ
れた記憶位置にロードする。シーケンスについては後に
より詳細に記載する。

【００９７】レジスタ２６０の５ビット幅出力２６１
は、開始ポインタ（ＳＰ）のレジスタファイル２６５の
アドレス入力ポート（ＡＩ）にも接続されている。出力
２６１はまた、パイプラインレジスタ２６３の入力にも
接続されている。パイプラインレジスタ２６３の出力２
６２は、チャネル重複／長（ＯＬ）のアドレス入力ポー
ト（ＡＩ）と、可変長フィールドコミュテータ（ＶＦ
Ｃ）２７５のＦ２（フィールド−２）入力ポートとに接
続されている。パイプラインレジスタ出力バス２６２
は、本明細書において時々、電流−チャネル番号（ＣＨ
Ｎ）バス２６２と呼ばれる。後に明白に記載する理由の
ために、パイプラインレジスタ入力バス２６１は、本明
細書において時々、次チャネル番号（ＣＨＮ’）バス２
６１と呼ばれる。

【００９８】ＬＤ−２制御信号がステートコントロール
ユニット２９０から付与されると、パイプラインレジス
タ２６３は、バス２６１から新しい値をロードする（後
に明白に記載するように、ＳＶ＝１ステートからＳＶ＝
０ステートへの転移時にＬＤ−２線がｈｉｇｈにな
る）。

【００９９】ＳＰのレジスタファイル２６５は、複数の
３２レジスタを含み、３２レジスタは各々２０ビット幅
を有する。ＳＰのレジスタファイル２６５は、各々２０
ビット幅である３２のデータワードを記憶するために用
いられる。既に述べたように、ＡＧチップ２７０が初期
化されると、チップ幅のリセット信号（ＲＳＴ）が、Ｓ
Ｐのレジスタファイル２６５内の３２のデータワードの
各々を、ゼロ値に初期化する。他の値は、ＳＰのレジス
タファイル２６５の各位置に、対応するデータ入力（Ｄ
Ｉ）ポートを介して書込まれ得る。更新論理ユニット２
６４から供給されたＬＤ−４制御信号が、３サイクルの
更新作業の終了時に論理ｈｉｇｈ（Ｈ）にストローブさ
れる時のみ、書込みが起こる。

【０１００】バス２６１上に存在する５ビット幅のＣＨ
Ｎ’信号は、ＳＰのレジスタファイル２６５のＡＩ（ア
ドレス入力）ポートに接続される。それにより、ＳＰの
レジスタファイル２６５内の３２のレジスタのうちの１
つをアドレスする。ＳＰのレジスタファイル２６５に記
憶され、その後、ＣＨＮ’信号２６１によりアドレスさ
れた２０ビット幅の開始ポインタ（ＳＰ）は、ＳＰのレ
ジスタファイル２６５の２０ビット幅のパラレルデータ
出力ポート（ＤＯ）から、開始ポインタバス２６６に出
力される。開始ポインタバス２６６は、可変長フィール
ドコミュテータ（ＶＦＣ）２７５のＦ１（フィールド−
１）入力ポートと、デュアルポートマルチプレクサ２６
７の第１の入力ポートとに接続されている。

【０１０１】可変長フィールドコミュテータ（ＶＦＣ）
２７５は、入力Ｆ１およびＦ２に加えて、破線で示すＦ
３（フィールド−３）入力ポートを有することが図示さ
れている。Ｆ３入力ポートは、すべてゼロの２進符号化
信号を受信する。

【０１０２】可変長フィールドコミュテータ（ＶＦＣ）
２７５は、本明細書において生成アドレス信号（ＧＡ
Ｓ）と呼ばれる２０ビット幅の出力信号を生成する。生
成アドレス信号（ＧＡＳ）は、３つの互いに隣接するデ
ータフィールドＤＦ１、ＤＦ２およびＤＦ３を有し、上
記データフィールドは各々、可変ビット幅Ｖ１、Ｖ２お
よびＶ３を有する。

【０１０３】第１のデータフィールドＤＦ１は、ＶＦＣ
２７５の２０ビット幅のＦ１入力において存在する開始
ポインタ（ＳＰ）の、より下位のビットを少なくとも含
む。第１の可変幅Ｖ１は、４ビットから２０ビットの範
囲の任意の値に設定され得る。Ｖ１が２０に等しい場合
は、第１のデータフィールドＤＦ１は、入力フィールド
Ｆ１の全ビットを含み、且つ、第２および第３のデータ
フィールドＤＦ２およびＤＦ３は、ＶＦＣ２７５により
バス２７６に出力された２０ビット幅の生成アドレス信
号（ＧＡＳ）内に存在しない。

【０１０４】第２のデータフィールドＤＦ２が生成アド
レス信号（ＧＡＳ）内に存在する場合、第２のデータフ
ィールドＤＦ２は、ＶＦＣ２７５の５ビット幅の入力Ｆ
２に与えられたチャネル番号（ＣＨＮ）を表す。第２の
可変幅Ｖ２は、０ビットから５ビットの範囲の任意の値
に設定され得る。Ｖ２が５ビットに設定されている場
合、ＤＦ２はＦ２の５ビット全部を含む。Ｖ２が０ビッ
トに設定されている場合、ＤＦ２は生成アドレス信号
（ＧＡＳ）内に存在しない。

【０１０５】第３のデータフィールドＤＦ３が生成アド
レス信号（ＧＡＳ）内に存在する場合、第３のデータフ
ィールドＤＦ３は、バス２７６上を伝送される、２０ビ
ット幅の生成アドレス信号（ＧＡＳ）のより上位の端部
における、論理ゼロ（”０”）のパッディングを表す。
第３の可変幅Ｖ３は、０ビットから１６ビットの範囲の
任意の値に設定され得る。フィールドサイズ制御ユニッ
ト２０５からＶＦＣ２７５に供給されるフィールドサイ
ズ制御信号２０７は、可変フィールド幅Ｖ１およびＶ
２、そしてデフォルトの場合はＶ３の値を決定する（Ｖ
３＝２０−［Ｖ１＋Ｖ２］）。

【０１０６】可変長フィールドコミュテータ（ＶＦＣ）
２７５の１つの実施態様においては、Ｆ３入力は実際に
は存在しなくてもよい。何故なら、ＤＦ３データフィー
ルドを満たすゼロは、ＳＰのレジスタファイル２６５に
より出力される２０ビットの開始ポインタのゼロにされ
た上端部から得られるからである。このメカニズムにつ
いては図８に関連して後述する。現時点では、システム
２００の操作が容易に理解できるように、先ず、ＶＦＣ
２７５上にゼロフィールド（Ｆ３）入力ポートが存在
し、またこのＦ３入力ポートがＶＦＣ２７５にゼロ入力
信号を供給すると仮定する。

【０１０７】ＶＦＣ２７５から延長する出力バス２７６
はＢ００からＢ１９と標識される２０本のラインを有す
る。ラインＢ１９は生成アドレス信号（ＧＡＳ）の最上
位桁ビットを搬送し、ラインＢ００がＧＡＳの最下位桁
ビットを搬送する。ＧＡＳの各ビットもまた各々Ｂ００
からＢ１９として示される。

【０１０８】ＶＦＣ出力バス２７６のラインＢ００から
Ｂ１９は、アドレス増分（ＶＦＡＩ）ユニット２８５の
「Ｂ」入力ポートに接続する。以後、ユニット２８５
は、後に明かとなる理由により「連続可変長フィールド
アドレス増分器」と呼ぶ。

【０１０９】生成アドレス信号（ＧＡＳ）は、ＬＤ−Ｂ
として示されるロード制御信号が論理ｈｉｇｈ（Ｈ）の
とき、アドレス増分ユニット２８５の内部レジスタにロ
ードされる。ＬＤ−Ｂ信号はステートコントローラ２９
０により供給される。生成アドレス信号（ＧＡＳ）がＶ
ＦＡＩユニット２８５にロードされると、ＶＦＡＩユニ
ット２８５は、ＶＦＣ２７５から受け取ったＤＦ２およ
びＤＦ３データフィールドを前述のＶＦＡＩユニット２
８５の内部レジスタに保存する。またＤＦ１フィールド
も最初のクロックサイクルの間に保存され、引き続くサ
イクルで、ローカルクロック（ＬＣ）と同期して、＋１
づつ順次増分される。増分は、同様にステートコントロ
ーラ２９０により供給される増分可能信号（ＩＮＣＲＥ
Ｎ）がｈｉｇｈ（Ｈ）である限り続く。

【０１１０】可変長フィールドアドレス増分器（ＶＦＡ
Ｉ）２８５については２つの実施態様がある。１つの実
施態様においては、ＶＦＡＩ２８５は、ＶＦＣ２７５か
らＤＦ１、ＤＦ２、およびＤＦ３フィールドを受け取っ
た後、これらのコピーを保持する。この結果、可変長フ
ィールドコミュテータ（ＶＦＣ）２７５はＶＦＡＩ２８
５にアドレス信号（ＧＡＳ）をロードした後、新しいＧ
ＡＳの生成を自由に始めることができる。第２の実施態
様では、ＶＦＡＩ２８５は、ＶＦＣ２７５により出力さ
れたＤＦ２データフィールドを調べて、どのチャネルと
通じているかを決定する。ＶＦＡＩ２８５の第２の実施
態様を使用するときは、ＶＦＡＩ２８５が、所定のチャ
ネルに属するアドレス信号シーケンスの最後のアドレス
信号についてのＣＢＡＯバス２８６への自らの出力を終
える前に、ＶＦＣ２７５は新しいＤＦ２チャネルフィー
ルドをバス２７６に出力すべきではない。

【０１１１】図３、図４、および図５をこの順序で参照
すれば、ＡＧチップ２７０は本質的には６段階パイプラ
イン構造を有することが分かる。段階１はレジスタ２５
１（およびレジスタ２３１）への入力で始まる。段階２
はレジスタ２５２（およびレジスタ２３２）で始まる。
段階３はレジスタ２６０（およびレジスタ２３４）で始
まる。段階４はＳＰのレジスタファイル２６５（および
パイプラインレジスタ２６３）への入力で始まる。段階
５はバス２７６のＶＦＡＩ２８５への接続で始まる。段
階６はＡＯマルチプレクサ２８２の出力レジスタ２９２
への接続で始まる。

【０１１２】パイプライン開始準備期間はＬＣ（ローカ
ルクロック）６サイクルに等しい。段階６のパイプライ
ンが満たされると、サービスリクエスト（ＳＲ７、ＳＲ
８、...、ＳＲｎ）が遅延なく次々と連続して処理され
得る。段階１および段階２（図３）は、受け取ったサー
ビスリクエストをローカルクロック（ＬＣ）と同期させ
るために、および準安定性の問題を避けるために使用さ
れる。段階３（レジスタ２６０および２３４）では、Ｓ
Ｐの更新操作の初期化、および既存の開始ポインタ（Ｓ
Ｐ）信号の段階４への送信が行われる。段階４（２６
３、２６５、および２７５）では、ＶＦＣ２７５により
生成されるアドレス信号（ＧＡＳ）が段階５に送信され
る。段階５（ＶＦＡＩ２８５）では、必要なアドレス信
号シーケンスが生成される。段階６では、生成されたシ
ーケンスの各アドレス信号がＡＯバス２７２上に有効に
保持される。

【０１１３】段階５は、ＶＦＡＩ２８５からバス２８６
上に出力される２０ビット幅信号（ＣＢＡＯ）の一部ま
たはすべてを、修正された制限値Ｌ’_Mと比較する。
Ｌ’_MはＬ_Mマイナス１に等しい（Ｌ’_M＝Ｌ_M−１）。Ｃ
ＢＡＯ信号（２８６）の下桁のＶ１ビットは、ユニット
２０６により修正された制限値Ｌ’_Mに対して試験され
るＣＢＡＯ部分を形成する。この部分は記号ＣＢＡＯ−
−Ｖ１’：００（Ｖ１’＝Ｖ１−１）により表される。
制限状態に達すると（ＣＢＡＯ−−Ｖ１’：００＝Ｌ’
_M）、可変長コンパレータ２０６はＶＦＡＩ２８５に可
変幅リセット信号２８７を発信する。可変幅リセット信
号２８７は、アドレス増分ユニット２８５内に保持され
ているカウントのＣＢＡＯ−−Ｖ１’：００部分をリセ
ットする。ＣＢＡＯ信号（２８６）の、Ｖ２ビット幅で
ありまたＤＦ２データフィールドに対応する部分が保存
される。ＣＢＡＯ信号（２８６）の、Ｖ３ビット幅であ
りまたすべてゼロのＤＦ３データフィールドに対応する
部分は保存またはゼロにリセットされる。フィールドサ
イズ制御ユニット２０５はフィールドサイズ制御信号２
０８をＶＦＡＩおよびコンパレータ２０６に供給し、フ
ィールド幅値Ｖ１および／またはＶ１’および／または
Ｖ２および／またはＶ３を特定する。

【０１１４】アドレス増分ユニット（ＶＦＡＩ）２８５
から出力される２０ビット幅のサーキュラバッファアド
レス出力信号（ＣＢＡＯ）２８６は、既述のようにシー
ケンス選択マルチプレクサ２８２（図５）に接続する。
これはまた既述のようにコンパレータ２０６（図４）の
一方の入力に接続する。コンパレータ２０６のもう一方
の入力２０９は最大バッファ長さ値マイナス１、Ｌ_M−
１を表す修正制限信号Ｌ’_Mを受け取る。

【０１１５】最大長さ値Ｌ_Mはユーザにより計算され、
ＡＬＭレジスタ２１２に記憶される。Ｌ_Mは、システム
が提供する予定のチャネル数に等しいまたはこれより大
の、２の累乗（例えば、１、２、４、８、１６、または
３２）に最も近い値により分割されるＲＡＭユニット２
４０の記憶容量に等しく設定されるべきである（Ｌ_M＝
ＭＥＭＳＩＺＥ／ＮＣＨＳ）。例えば、サービスチャネ
ル数が７のとき、ＮＣＨＳは、２の累乗に等しいまたは
これより大の最も近い値である８に設定される。ＲＡＭ
ユニット２４０（図５）のメモリスペースは、各々がＬ
_Mデータ語長を有する８つのセクションに分割される。
最初の７つのセクションは各々７つのチャネルのサーキ
ュラバッファを保持し、８番目のセクションは使用され
ない。

【０１１６】ＡＬＭレジスタ２１２はそのＬ_M信号をバ
ス２１３に沿ってＢ側減分器２１９に出力する。Ｂ側減
分器２１９は、受け取られたＬ_M信号を１つだけ減分
し、また減分された信号Ｌ’_Mをマルチプレクサ２１５
のＢ入力ポートに供給するための組合せ論理を含む。同
様の構造のＡ側減分器２１８は、バス２１１に沿ってＯ
Ｌのレジスタファイル２１０のデータ出力（ＤＯ）を受
け取り、受け取った信号を１つだけ減分してＬ’_Cn信号
を生成し、減分された信号をマルチプレクサ２１５のＡ
入力ポートに供給する。

【０１１７】マルチプレクサ２１５の２０ビット幅の平
行出力は、ＡおよびＢ入力ポートに存在する信号の中か
ら選択される信号を、各々バス２８８および２０９を介
してダウンカウンタ２８９およびコンパレータ２０６に
供給する。マルチプレクサ２１５は命令ユニット２８０
（図５）から送られる命令信号により制御される。

【０１１８】第１の操作モード（いわゆるＦＦＴ−ＣＢ
ｕｆｆモード）においては、マルチプレクサ２１５はＢ
入力ポートに存在するＬ’_CN信号を必ず出力側に通すよ
うに制御される。

【０１１９】第２の操作モード（いわゆるＦＩＲ−ＣＢ
ｕｆｆモード）においては、マルチプレクサ２１５はＡ
入力ポートに存在するＬ’_C信号を必ず通過させるよう
に制御される。マルチプレクサ２１５からの出力信号
Ｌ’_(Cn)＝Ｌ’_Cn＝Ｌ’_Cn ^-1は、バス２８８を経てダウ
ンカウンタ２８９に移動する。ダウンカウンタ２８９
は、連続するクロックサイクルの間に、受け取られたカ
ウント値Ｌ’_Cnをロードし、その値からゼロ値までゼロ
値も含めてカウンドダウンし、これによりＬ_Cn制御ステ
ートの全体をカウントする。

【０１２０】同時に、減分器２１９からの出力信号
（Ｌ’_M＝Ｌ_M−１信号）はバス２０９を経てコンパレー
タ２０６へ移動し、次のＬ_Cn回のクロックサイクルの間
続けてコンパレータ２０６に供給される。Ｌ_Mはコンパ
レータ２０６に入力される前に減分される。これは、メ
モリユニット２４０内のチャネル番号ＣＨｎのためのバ
ッファ領域の範囲を画定するＬ_M個のＲＡＭの位置が、
各々アドレスＣＨｎ−−００からＣＨｎ−−［Ｌ_M−
１］ を有するためである。コンパレータ２０６が最終
アドレスＣＨｎ−−［Ｌ_M−１］を検出すると、位置Ｃ
Ｈｎ−−００への循環が行われる。

【０１２１】フィールド制御ユニット２０５は、受け取
った２つの信号ＮＣＨＳおよびＭＥＭＳＺから各々フィ
ールドサイズ制御信号２０７および２０８を生成する。
５ビット幅のチャネル数レジスタ２０１がフィールドサ
イズ制御ユニット２０５にＮＣＨＳ信号を供給する。Ｎ
ＣＨＳ信号は、ＲＡＭユニット２４０内に受容可能なサ
ーキュラバッファ領域数を表す。

【０１２２】１９ビット幅のメモリサイズレジスタ２０
４は、２１ビット幅のＭＥＭＳＺ信号の上桁部分をフィ
ールドサイズ制御ユニット２０５に供給する。２１ビッ
ト幅のＭＥＭＳＺ信号はＲＡＭ−１ユニット２４０の記
憶容量を表す。２の累乗の増分には２²から２²⁰までの
許容可能なメモリサイズがある。２１ビットＭＥＭＳＺ
信号の最下桁の２ビットはいつでもゼロである。

【０１２３】図５に、ＲＡＭ−１内のメモリの利用ステ
ートをブロック２４０内に示したデータ構造により示
す。ＲＡＭ−１ユニット２４０のメモリスペースは、各
々長さがＬ_Mの同じサイズのバッファ領域に分割され
る。バッファの境界は下桁部がゼロのメモリ位置で行わ
れる。所定のチャネル番号ＣＨｎのためのバッファ内の
最も低いアドレスを有する位置はＣＨｎ−−００および
「ａ」と呼ばれる。所定のチャネル番号ＣＨｎのための
バッファ内の最も高いアドレスを有する位置はＣＨｎ−
−Ｌ’_Mおよび「ｚ」と呼ばれる。従って長さ値Ｌ_Mはメ
モリブロックＣＨｎ−−００からＣＨｎ−−［Ｌ_M−
１］内の独自にアドレス可能なメモリ位置の数に等し
い。ＲＡＭ−１ユニット２４０内に定義されるサーキュ
ラバッファの数は１から３２の範囲の整数値であり得
る。最大ブロック長さＬ_Mは、メモリユニット２４０の
記憶容量およびサービスチャネル数（２の累乗に最も近
い値に切り上げ）に応じて変動する。

【０１２４】ＲＡＭ−１ユニット２４０のサーキュラバ
ッファ内に記憶された個々のデータ語は、対応するチャ
ネル番号（ＣＨＮ＝０、１、２、．．．１Ｆ）を取り出
し、これに最大長さ値（Ｌ_M）を掛け、またＬ_Mより小さ
い値（−−ｘｘ）を有する正のオフセットを加えること
によりアドレスし得る。最大長さ値Ｌ_Mは好ましくは、
２²から２²⁰の範囲の２の累乗に等しい。

【０１２５】ＶＦＣ２７５（図４）はこのような機能を
行う。これは、パイプラインレジスタ出力バス２６２か
ら現在のチャネル番号（ＣＨＮ）を、またバス２６６か
ら相対オフセットすなわち「開始ポインタ（ＳＰ）］を
受け取ると、バス２７６に絶対バッファ開始アドレス
（ＧＡＳ）を生成する。ＶＦＡＩ２８５は、ＶＦＣ２７
５から受け取る生成アドレス信号（ＧＡＳ）の下桁Ｖ１
ビットのみを変更する増分機能を行うことによってこの
アドレス操作スキームを永続化させる。

【０１２６】ＲＡＭ−１ユニット２４０内の各サーキュ
ラバッファ領域は、長さＬ_Cn（ｎは１６進法領域０ー１
Ｆにおけるチャネル番号）のアクティブ領域と長さＬ_M
−Ｌ_{C n}の自由領域にさらに分割される。

【０１２７】例えば、ＲＡＭ２４０の領域２４１につい
てみると、領域２４１はチャネル番号ゼロ（ＣＨ０）の
ためのサーキュラバッファを記憶する。バッファ領域２
４１の最上部に示した位置（領域２４１内の最小アドレ
ス値を有する位置）は相対位置「ａ」または絶対表示の
ＣＨＯ−−００として示される。バッファ領域２４１の
最下部の位置（領域２４１内の最大アドレス値を有する
位置）は相対位置「ｚ」または絶対表示のＣＨ０−−
［Ｌ_M−１］として示される。

【０１２８】チャネルＣＨ０のフィルタ長さＬ_C0が４に
等しい場合、最初のリクエストサービス操作（サービス
番号１）は最も新しいサンプル値１１４（図１）を位置
「ａ」に書込み、位置「ｂ」、「ｃ」、および「ｄ」か
ら記憶された値を読み出す。サービス番号１の間は、チ
ャネルＣＨ０バッファ領域の位置「ｅ」から位置「ｚ」
までのメモリ領域２４２はフリースペースとして定義さ
れる。しかし、サービス番号２の間は、バッファ領域２
４１の位置「ｚ」は、バッファ開始位置および書き込み
が行われる第１の位置となる。次に、位置ａ、ｂ、およ
びｃが読み出される。位置ｄからｙまでは、サービス番
号２の間のバッファのフリースペースとして定義され
る。

【０１２９】チャネルＣＨ０バッファ領域２４１の位置
「ｚ」の直ぐ後には、チャネル−１バッファ領域２４３
の位置「ａ」がくる。チャネル−１の位置「ａ」はまた
ＣＨ１−−００とも示される。フィルタ長Ｌ_C1がバッフ
ァ領域２４３に割り当てられる。フィルタ長Ｌ_C1は、Ｃ
Ｈ０バッファ領域２４１のフィルター長Ｌ_C0と同じでも
異なってもよい。各バッファ領域２４１、２４３などは
最小フィルタ長４および最大長Ｌ_M（４≦Ｌ_Cn≦Ｌ_M）を
有する。

【０１３０】ＡＧチップ２７０の初期化が行われると、
各チャネルの第１チャネルサービスが、チャネルのバッ
ファ領域内の各々のチャネル位置ＣＨｎ−−００（位置
「ａ」）に書込みを始める。これは、初期化によりＳＰ
のレジスタファイル２６５にリセット（ＲＳＴ−１）が
与えられるためである。これにより、すべてのチャネル
のための最初のバッファ開始ポインタが各々の位置ＣＨ
ｎ−−００（ｎ＝０からＮＣＨＳ−１）に自動的に設定
される。

【０１３１】この後の各々のリクエストサービスに対し
ては、対応するチャネルＣＨｎに対するバッファ開始位
置は１段階後退する。ＦＩＲ−ＣＢｕｆｆモードでは、
通常は１つの位置だけ後退する。ＦＦＴ−ＣＢｕｆｆモ
ードでは、段階の後退はチャネル特異的であり、所定の
チャネルに対しては１つ以上の位置を後退し得る。

【０１３２】ＦＩＲ−ＣＢｕｆｆモードがアクティブで
あり、いつでも１つの位置だけ後退すると仮定すると、
すべてのチャネルＣＨｎの第２のサービスでは、各々の
バッファ領域の位置「ｚ」が第１の書込み位置となる。
この後、同じバッファ領域の各々の位置「ａ」、
「ｂ」、「ｃ」などから複数のＬ_Cn−１の読出しが行わ
れる。

【０１３３】引き続くサービス操作では、バッファ開始
位置は位置「ｙ」、「ｘ」、「ｗ」などに後退する。位
置「ａ」に達すると、位置「ｚ」まで戻って循環され
る。

【０１３４】有効なチャネル番号（ＣＨＮ）がバス２６
２に供給されている間、ＯＬのレジスタファイル２１０
は対応するフィルタ長さ（または重複値）ＯＬ_Cnを２０
ビット幅の平行バス２１１に出力する。前述のように、
バス２１１はＡ側減分器２１８、および別のマルチプレ
クサ２１７（以後、Ｂ側更新マルチプレクサ２１７と呼
ぶ）の入力に接続する。Ｂ側更新マルチプレクサ２１７
の第２の入力はレジスタ２１２の出力２１３を受け取
る。レジスタ２１２は、その内容が、前述のように各バ
ッファ領域の最大長さＬ_M、または交互フィルタ長さ値
（ＡＬ）のいずれかまたは両方を表すため、ここでは交
互長さ／最大長さ（ＡＬＭ）レジスタ２１２と呼ぶ。交
互フィルタ長さ値（ＡＬ）はＦＦＴ−ＣＢｕｆｆモード
時にはチャネル特異的バッファ長さ値Ｌ_C0−Ｌ_Cnの代わ
りに使用される。ＦＦＴ−ＣＢｕｆｆモードがアクティ
ブのときは、ＯＬのレジスタファイル２１０の内容は、
チャネル特異的重複値を表す。ＯＬのレジスタファイル
２１０およびＡＬＭレジスタ２１２の内容はユーザによ
りプログラム可能である。

【０１３５】ダウンカウンタ２８９はローカルクロック
（ＬＣ）により計時される。ステート変数値ＳＶを減分
値Ｌ’_Cn（ＦＩＲ−ＣＢｕｆｆモード時にで受け取る）
またはＬ’_M（ＦＦＴ−ＣＢｕｆｆモード時に受け取
る）からゼロまでカウントダウンし、これにより、Ｌ_Cn
ステート（ＦＩＲ−ＣＢｕｆｆモード時）またはＬ_Mス
テート（ＦＦＴ−ＣＢｕｆｆモード時）のすべてをカウ
ントして、等しい数のアドレス信号をＶＦＡＩ２８５か
ら出力させる。

【０１３６】ＳＶが０カウントに近づくときアクティブ
チャネルリクエスト（ＡＣＲ）ラインが論理ゼロ
（「０」）である場合は、ステートコントローラ２９０
はスリープモードをアサートし、ライン２３７にこのモ
ードを与える。ＳＶが０カウントに近づくときスリープ
モードがアサートされる場合は、ステートコントローラ
が論理真ＡＣＲ信号２３８（図３）を認識し、これに反
応してスリープモードを非アクティブ化するまで、ＳＶ
はゼロのままである。

【０１３７】増分可能ラインＩＮＣＲＥＮは、ＳＶが
Ｌ’_Cnからゼロに等しいステートの間はｈｉｇｈに保持
される。ＳＶ＝０ステートに入るとＩＮＣＲＥＮはｌｏ
ｗに移行する。これにより、ＳＶ＝０ステートに対応す
る出力アドレスのとき、ＶＦＡＩ２８５で実行されるア
ドレス増分機能が停止する。

【０１３８】所定のチャネルのためのアドレスシーケン
スの末部に達するとき、増分可能ラインＩＮＣＲＥＮは
必ずしもｌｏｗに保持されてはいない。前のチャネルＣ
ｎのためのステートゼロカウント（ＳＶ＝０）が正に終
了するとき、ダウンカウンタ２８９には新しいチャネル
番号Ｃｎ’に対応する新しいステート値ＳＶ＝Ｌ’（Ｃ
ｎ’）がロードされる。このような途切れのない移行
は、ステート制御ユニット２９０がＳＶ＝２ステート時
にＡＣＲライン上に論理ｈｉｇｈ状態を検出するとき起
こる。ＳＶ＝１ステートの開始時には、ステート制御ユ
ニット２９０はレジスタ２６０および２３４（図３）に
ＬＤ−１パルスを発信する。

【０１３９】新しいチャネル番号Ｃｎ’がレジスタ２６
０にロードする。アクティブチャネルリクエスト（ＡＣ
Ｒ）がレジスタ２３４にロードする。前のチャネル番号
ＣｎのためのステートＳＶ＝０が終了するとき、チャネ
ルＣｎ’のための新しい長さ値Ｌ’_Cn'がマルチプレク
サ２１５の出力において有効になる。チャネルＣｎ’の
ための新しい生成アドレス信号（ＧＡＳ）が可変長フィ
ールドコミュテータ（ＶＦＣ）２７５の出力において有
効になる。

【０１４０】ＳＶ＝０ステートの終了時、新しいＬ’
_Cn'カウントがダウンカウンタ２８９にロードする。同
時に、新しい生成アドレス信号（ＧＡＳ）がＶＦＡＩ２
８５にロードする。（ユニット２９０はＶＦＡＩ２８５
にＬＤ−Ｂ信号を発信する。）新しいチャネル番号Ｃ
ｎ’のためのアドレスシーケンス生成プロセスは正に次
のクロックサイクルから始まる。チャネルＣｎのための
サービスの開始からチャネルＣｎ’のサービスまでを調
べると、ステート制御ユニット２９０のステート移行フ
ローは、ＳＶ＝Ｌ’_Cn、．．．３、２、１、０、Ｌ’
_Cn'、．．．３、２、１、０で表される連続シーケンス
に従う。Ｌ’_Cnのカウントダウンシーケンスから次の
Ｌ’_Cn'カウントダウンシーケンスへの切り替えが行わ
れるため、ＩＮＣＥＲＮラインはステートＳＶ＝０時に
おいてのみｌｏｗとなる。連続可変長フィールドアドレ
ス増分ユニット（ＶＦＡＩ）２８５は、２つのチャネル
サービス間のクロックサイクルをとばすことなくアドレ
ス信号を連続して出力する。

【０１４１】減分器２１８および２１９はオプションで
ある。これらは重複／チャネル長さ（ＯＬ）レジスタフ
ァイル２１０のユーザプログラミングを簡略化するため
に、および最大長さ／交互長さ（ＡＬＭ）レジスタ２１
２のユーザプログラミングを簡略化するために加えられ
る。減分器２１８および２１９がＡＧチップ２７０に含
まれていないときは、ユーザは実際のフィルタ長さより
小さい値をＯＬのレジスタファイル２１０に、また最大
フィルタ長さより小さい値をＡＬＭレジスタ２１２にロ
ードしなければならない。後の記述により明かとなるよ
うに、開始ポインタ更新プロセスの循環ハンドリング部
もまた修正されねばならない。

【０１４２】現在のチャネル番号Ｃｎのためのレジスタ
ファイル２６５のバッファ開始ポインタ（ＳＰ）は、レ
ジスタ２６０が新しいチャネル番号値ＣｎまたはＣｎ’
をロードする最初のサイクルで更新される。

【０１４３】これら３回の更新サイクルの最初のサイク
ルに先立つローカルクロックサイクルでは、ＳＰのレジ
スタファイル２６５内のデータ語がアドレスされ出力さ
れる。

【０１４４】最初の更新サイクルでは、除算器／加算器
２６８は除算モードにおかれ、結果Ｃ＝Ａ−Ｂ（Ａおよ
びＢはユニット２６８の２つの２０ビット幅入力ポート
であり、Ｃは２０ビット幅出力ポート）を生成する。こ
のときＦ１バス２６６上に存在するＳＰ出力信号は、Ａ
側マルチプレクサ２６７を介して除算器／加算器２６８
の「Ａ」入力ポートに移動する。同時に、Ｆ１信号（バ
ス２６６）およびＣＨＮ信号（バス２６２）はＶＦＣ２
７５を通して移動し、対応する生成アドレス信号（ＧＡ
Ｓ）を生成し、これはアドレス増分ユニット（ＶＦＡ
Ｉ）２８５にロードされる。Ｆ１信号が第２の更新サイ
クルの開始時にＶＦＡＩ２８５にロードされる。

【０１４５】これが第１更新サイクル中に発生すると、
第１ポインタ更新値は、同時に、Ｂ側マルチプレクサ２
１７を通過して減算器／加算器２６８の「Ｂ」入力ポー
トに伝送される。減算器／加算器２６８は、その「Ｃ」
出力ポートで対応の結果を生成する。この結果は、第１
更新サイクルの終了時に、アキュムレーティングレジス
タ２６９に記憶される。（この事象は、論理ユニット２
６４からレジスタ２６９へと延長するＬＤ−３線をスト
ローブすることによって信号伝送される。）説明を容易
にするために、第１ポインタ更新値をプラス１（＋１）
と仮定する。Ｂ側マルチプレクサ２１７は、第１ポイン
タ更新値として他の値を交互に選択し得る。この選択に
ついては、後に記載する。

【０１４６】減算器／加算器２６８の「Ｃ」出力ポート
は、ＳＰのレジスタファイル２６５のデータ入力ポート
（ＤＩ）をフィードする。「Ｃ」出力ポートはまた、２
０ビット幅アキュムレーティングレジスタ２６９の入力
を駆動する。減算器／加算器２６８の個別の実行ポート
（ＣＹ）は、バス２３９を介して更新制御ユニット２６
４のプラス／マイナスクロスオーバ検出入力（＋／−）
に接続している。

【０１４７】アキュムレーティングレジスタ２６９の出
力は、Ａ側マルチプレクサ２６７の第２入力に接続して
いる。Ａ側およびＢ側マルチプレクサ２６７および２１
７は、それぞれ、更新制御ユニット２６４の４ビット幅
制御バスから供給される更新選択信号ＵＳＥＬ−Ａおよ
びＵＳＥＬ−Ｂによって制御される。

【０１４８】減算器／加算器２６８の出力は、第２更新
サイクルにおいて、ＳＰのレジスタファイル２６５にロ
ードしない。その代わりに、ユニット２６８は、第２サ
イクルにおいて加算モードに置き換えられ、結果Ｃ＝Ａ
＋Ｂを生成する。レジスタ２６９に蓄積された結果は、
Ａ側マルチプレクサ２６７を通して減算器／加算器２６
８の「Ａ」入力ポートに転送される。同時に、Ｂ側マル
チプレクサ２１７は、（更新制御器２６４からの信号Ｕ
ＳＥＬ−Ｂによって）第２ポインタ更新値として４つの
入力線のうちの１つを選択するように指令される。第２
ポインタ更新値は、減算器／加算器２６８の「Ｂ」入力
ポートに適用される。Ｂ側マルチプレクサ２１７の選択
可能入力は、Ｌ_M、＋１、０およびＯＬのレジスタファ
イル２１０によって出力されたＯＬ_Cn値である。

【０１４９】０入力が選択されると、何も起こらず、第
３更新クロックサイクルの開始時にレジスタ２６９の結
果がレジスタファイル２６５に書き込まれる。従って、
減算器／加算器２６８から出力される最終結果は、第２
更新クロックサイクルの終了時にＳＰ＝ＳＰ−１＋０と
なる。

【０１５０】第２更新サイクルにおいて、マルチプレク
サ２１７の＋１入力が選択されると、第２更新サイクル
の終了時に減算器／加算器２６８から出力される結果
は、ＳＰ＝ＳＰ−１＋１となる。この結果は、第１更新
サイクルの開始時にレジスタファイル２６５から最初に
出力されたバッファ開始ポインタＳＰの値と等しい。

【０１５１】ＯＬ_Cn値が第２更新サイクル中に選択され
ると、減算器／加算器２６８から出力される最終結果
は、第２更新クロックサイクルの終了時にＳＰ＝ＳＰ−
１＋ＯＬ_Cnとなる。

【０１５２】Ｌ_M値が選択されると、減算器／加算器２
６８から出力される結果は、第２更新クロックサイクル
の終了時にＳＰ＝ＳＰ−１＋Ｌ_Mとなる。この最終動作
を利用して、例えば、ＣＨ１バッファエリア２４３（図
５）のバッファ開始が「ａ」位置から「ｚ」位置に切り
替わる際に発生するべきバッファエリアアドレス循環を
実行する。アドレスＣＨ１−−００が１だけ減分する
と、新しいアドレスは、ＣＨ０バッファエリア２４１の
「ｚ」位置を指し示す。これは、サービスチャネルＣＨ
１の誤ったバッファエリアである。更新制御器２６４の
プラス／マイナスクロスオーバ検出入力が、減算器／加
算器２６８の出力においてポジティブな結果からネガテ
ィブな結果への切り替え（例えば、０から−１）を検出
すると、これに応答して、更新制御ユニット２６８は、
第２更新サイクルにおいてマルチプレクサ２１７のＬ_M
入力を選択する。これにより、最終結果Ｌ_M位置は高い
方（１バッファエリア前方）へシフトされ、ＣＨ１バッ
ファエリア２４３の「ｚ」位置を正確に指し示すポイン
タ値を生成する。

【０１５３】第３更新クロックサイクルの開始時に、Ｌ
Ｄ−４線は、更新制御ユニット２６４によってストロー
ブされ、減算器／加算器２６８によって出力された値
は、第３更新サイクル中に、レジスタファイル２６５の
位置ＣＨＮに記憶されたＳＰ値をオーバーライトする。

【０１５４】要約すると、ポインタ更新動作は、図１１
のステートフローチャートの下側に示される３つのクロ
ックサイクルを消費する。第１サイクルは、レジスタ２
６５から現在の開始ポインタＳＰを読み出し、その開始
ポインタＳＰを減算器／加算器２６８に第１通過させる
のに使用される。第１通過では、減算器／加算器２６８
は、減算モードにある。第２サイクルは、開始ポインタ
ＳＰを減算器／加算器２６８に第２通過させるのに使用
される。第２通過では、減算器／加算器２６８は、加算
モードにある。第３更新サイクルは、新しいＳＰ値をレ
ジスタファイル２６５にロードさせるのに使用される。
ポインタ開始レジスタファイル２６５の更新は、ダウン
カウンタ２８９におけるステート可変ダウンカウンティ
ングと同時に発生する。更新サイクル１は、図１１でＳ
Ｖ＝Ｌ’_Cnとして定義されるステートと同時に発生す
る。更新サイクル２は、ＳＶ＝Ｌ’_Cn−１として定義さ
れるステートと同時に発生する。更新サイクル３は、Ｓ
Ｖ＝Ｌ’_Cn−２として定義されるステートと同時に発生
する（Ｌ’_Cn＝３では、ステートＳＶ＝Ｌ’_Cn−１は、
ステートＳＶ＝２と同一であり、ステートＳＶ＝Ｌ’_Cn
−２は、ステートＳＶ＝１と同一である）。

【０１５５】各チャネルの最小フィルタ長は、４と特定
される。なぜなら、ＳＰ更新動作を完了するのに３サイ
クル必要であり、２の次の最高累乗は、４であるからで
ある。これは、過度の制限とは見なされない。なぜな
ら、大抵のＦＩＲフィルタは、４よりはるかに大きなフ
ィルタ長を有しているためである。

【０１５６】サービスリクエストがＡＧチップ２７０に
よって処理され得る最大速度は、更新オーバーヘッド
（１リクエストにつき４サイクル）、またはもしそれよ
りも大きい場合には、様々なチャネルのフィルタ長によ
って決定される。Ｌ_Cnのフィルタ長を有するチャネルＣ
ＨｎをサービスするのにＬ_Cnクロックサイクル必要であ
る。

【０１５７】第１更新サイクルでＢ側マルチプレクサ２
１７がＯＬバス２１１を減算器／加算器２６８の「Ｂ」
入力ポートに連結するとき、ＡＧチップ２７０は、重複
モードにあると言われる。（ＦＦＴ−ＣＢｕｆｆモード
は、重複モードを含む。）ＯＬのレジスタファイル２１
０の出力は、現在のチャネルＣｎの重複値ＯＬ_Cnと呼ば
れる。マルチプレクサ２１５は、重複モードが活性なと
きに、減分器２１９の出力を実際のフィルタ長Ｌ_Cnのソ
ースとして選択するように動作するのが好ましい。同一
の値はまた、最大バッファ長Ｌ_Mとして作用する。この
ような場合、すべてのチャネルについて、フィルタ長Ｌ
_Cnは一定に保たれ、最大バッファ長Ｌ_Mと同一である。
しかし、重複値ＯＬは、チャネルからチャネルへと変化
し得る。

【０１５８】可変長フィールドコミュテータ（ＶＦＣ）
２７５の出力は、以下のいずれかの時点でアドレス増分
ユニット２８５にロードする。すなわち、前のチャネル
のＳＶ＝０カウントがちょうど完了するときか、または
未処理の活性チャネルリクエスト（ＡＣＲ）が存在しな
い場合には、レジスタ２６０に新しいチャネル番号がロ
ードされ、ＶＦＣ２７５がそれに対応する生成アドレス
信号（ＧＡＳ）を生成した後である。

【０１５９】循環処理機構は、ＳＰ更新機能に対して設
けられているように、ＶＦＡＩ２８５に設けられてい
る。位置「ｗ」が所定のチャネルサービシング動作のバ
ッファ開始であり、フィルタ長が４より大きいと仮定す
る。アドレス信号は、チャネルバッファエリア（例え
ば、２４３）の相対位置ｘ、ｙおよびｚを通してＶＦＡ
Ｉ２８５シーケンスから出力されるため、バッファエリ
アの最終位置ＣＨｎ−−Ｌ’_Mに到達する。この時点
で、アドレス増分ユニット２８５は、同一バッファエリ
ア（例えば、２４３）の頂部の「ａ」位置に戻って循環
しなければならない。コンパレータ２０６は、アドレス
値ＣＨｎ−−Ｌ’_Mとの一致を検出し、その時点で可変
幅リセット信号２８７をアドレス増分ユニット２８５に
伝送する。ＣＨｎ−−Ｌ’_Mアドレス信号の出力からＣ
Ｈｎ−−００アドレス信号の出力への移行は、連続して
いる。後者は、クロックサイクルにおいて、前者に次い
で即座に発生する。

【０１６０】図６は、連続可変長フィールドアドレス増
分ユニット２８５の実施態様をさらに詳細に示す。２０
個のフリップフロップ３００、３０１（図示されていな
い）、．．．３１８および３１９のセットは現在のサー
キュラバッファアドレス出力（ＣＢＡＯ）のビットＡ０
０、Ａ０１（図示されていない）、．．．、Ａ１８およ
びＡ１９のそれぞれを記憶する。これらの装置３００か
ら３１９のそれぞれは、ローカルクロック（ＬＣ）によ
ってクロックされる同期Ｄ型フリップフロップである。
フリップフロップ３００から３１９のＱ出力は、２０ビ
ット幅増分器（ＩＮＣＲ）３２０の入力に連結してい
る。増分器３２０は、組合せ論理ブロックである。この
組合せ論理ブロックは、入力値Ａプラス１を示す２０ビ
ット幅出力信号Ａ’（Ａ’＝Ａ＋１）を生成する。増分
器出力Ａ’の個々のビットは、それぞれＡ’００から
Ａ’１９と標識される。

【０１６１】２０個の４入力幅マルチプレクサ３３０か
ら３４９（すべては図示されていない）には、直列のフ
リップフロップ３００から３１９における対応のフリッ
プフロップのＤ入力に連結されたマルチプレクサ３３０
から３４９のそれぞれの出力が設けられている。マルチ
プレクサ３３０から３４９のそれぞれはまた、フロー制
御マルチプレクサと呼ばれる。

【０１６２】マルチプレクサ３３０から３４９のそれぞ
れの４つの入力は、Ａ、Ａ’、ＢおよびＣと標識され
る。フロー制御マルチプレクサ３４９の入力における接
続は、他のマルチプレクサ３３０から３４８における接
続を例示している。マルチプレクサ３４９のＡ入力は、
フリップフロップ３１９のＱ出力に接続している。マル
チプレクサ３４９のＡ’入力は、増分器３２０のＡ’１
９出力に接続している。マルチプレクサ３４９のＢ入力
は、ＶＦＣバス２７６からビットＢ１９を受け取る。マ
ルチプレクサ３４９のＣ入力は、関連のチャネル保存マ
ルチプレクサ３７９から０またはチャネル識別ビット
（ＣＨＩＤ₁₉）を受け取る。全部で２０個のチャネル保
存増分器３６０から３７９が存在し、フロー制御マルチ
プレクサ３３０から３４９のそれぞれに対して１つのチ
ャネル保存マルチプレクサが設けられている。

【０１６３】４ビット幅制御バス３８０は、フロー制御
マルチプレクサ３３０から３４９のそれぞれの動作を制
御する。制御バス３８０は、４つの相互エクスクルーシ
ブモードを有し、それぞれＳＥＬＡ’、ＳＥＬＣ、ＳＥ
ＬＡおよびＳＥＬＢと標識される。

【０１６４】制御バス３８０モードは、低から高の順：
ＳＥＬＡ’、ＳＥＬＣ、ＳＥＬＡおよびＳＥＬＢに従っ
て優先される。低優先モードは、より高い優先モードの
作動によってオーバーライドされる。

【０１６５】ＳＥＬＡ’モードは、他のモードＳＥＬ
Ｃ、ＳＥＬＡまたはＳＥＬＢの１つが作動しなければ、
活性状態にある。活性状態にあると、ＳＥＬＡ’モード
は、アドレス増分ユニット２８５を自動増分モードに押
し出す。増分器出力Ａ’１９は、データフローマルチプ
レクサ３４９を通過し、各クロックサイクルの開始時に
フリップフロップ３１９へロードする。フリップフロッ
プ３１９の出力Ａ１９は、それによってすべてのクロッ
クサイクルを増分させる。ＡＮＤゲート３８１は、ＳＥ
ＬＡ’信号を生成する。ゲート３８１は、ＳＥＬＣ線、
ＳＥＬＡ線およびＳＥＬＢ線にそれぞれ連結された３つ
の反転入力を有する。ＳＥＬＣ、ＳＥＬＡおよびＳＥＬ
Ｂのすべてが活性（論理「１」）であると、ＳＥＬＡ’
は、不活性（論理「０」）となる。さもなければ、ＳＥ
ＬＡ’は、活性状態（論理「１」）にある。

【０１６６】ＳＥＬＣモードは、制限等価条件（ＥＱＬ
Ｍ＝１）に遭遇するサイクル後のクロックサイクルにお
いて、ゼロまたは対応するチャネル識別ビットをフリッ
プフロップ３００から３１９にロードする。フリップフ
ロップ３１９のＱ出力からマルチプレクサ３７９の入力
までの破線接続によって示される１つの実施態様では、
対応チャネル識別イネーブル制御ビット（ＣＨＩＤ
Ｅ₁₉）が活性ならば、チャネル保存マルチプレクサ３７
９は、Ａ１９出力をマルチプレクサ３４９のＣ入力に戻
す。さもなければ、チャネル保存マルチプレクサ３７９
は、論理「０」をマルチプレクサ３４９のＣ入力に伝送
する。戻されたＡ１９ビットは、以前にＶＦＣ２７５か
らマルチプレクサ３４９のＢ入力を通してＶＦＡＩ２８
５に通過したチャネル識別ビットＣＨＩＤ₁₉と同一であ
る。従って、マルチプレクサ３７９の非ゼロ入力は、挿
入的に「（ＣＨＩＤ₁₉）」と標識される。

【０１６７】ＶＦＡＩ２８５の第２実施態様では、破線
で示される挿入（ＣＨＩＤ₁₉）接続は除去され、ＣＨＩ
Ｄ₁₉ビットは、生成アドレス信号（ＧＡＳ）バス２７６
から直接マルチプレクサ３７９に取り込まれる。この第
２実施態様では、ＶＦＣ出力のチャネル識別部ＤＦ２
は、ＶＦＡＩ２８５が同一チャネルをサービスしている
限り一定でなければならない。図４を参照すると、この
ことは、ＶＦＡＩ２８５が所定のチャネルのニーズをサ
ービスしている間、パイプラインレジスタ２６３のＣＨ
Ｎ出力２６２を一定に保つことによって成し遂げられ得
る。

【０１６８】制限等価は以下のようにして検出される。
２０個のエクスクルーシブＮＯＲゲート（ＸＮＯＲゲー
ト）が、フリップフロップ３００から３１９のそれぞれ
の出力に対して１つずつ設けられている。例えば、フリ
ップフロップ３１９のＡ１９出力ビットは、エクスクル
ーシブＮＯＲゲート３８８の１つに接続している。エク
スクルーシブＮＯＲゲート３８８の他の入力は、減分器
２１８から対応の改変制限ビットＬ’_M19を受け取る
（図４）。従って、ＸＮＯＲゲート３８８は、アドレス
ビットＡ１９と制限ビットＬ’_M19とを比較する。同様
の接続が、他のＸＮＯＲゲートでなされ、各アドレスビ
ットＡｎと制限ビットＬ’_Mnとを比較する。チャネル識
別ビットＣＨＩＤ_nが（ＶＦＣ２７５または保持マルチ
プレクサ３６０から３７９によって）挿入／保持される
ビット位置においては比較は行われない。２０個の比較
オーバーライドＯＲゲートは、各ＸＮＯＲゲートに対し
て１つずつ設けられている。ＸＮＯＲゲート３８８の出
力は、ＯＲゲート３８９の１つの入力に連結しているの
が例によって理解される。ＯＲゲート３８９は、等価指
示信号ＥＱ₁₉をワイド入力ＡＮＤゲート３９０に出力す
る。ＥＱ₁₉は、２つの代替条件下でｈｉｇｈ（「１」）
になる。第１条件は、ＣＨＩＤＥ₁₉＝０およびＡ₁₉＝Ｌ
_M19である。第２条件は、ＣＨＩＤＥ₁₉＝１である。Ｅ
Ｑ₁₉信号は、Ａ_{1 9}とＬ_M19との関係にかかわりなく、第
２条件においてｈｉｇｈになる。

【０１６９】アドレス増分ユニット２８５の他の出力Ａ
００からＡ１８のそれぞれに対して、ＸＮＯＲゲートお
よびＯＲゲート（３８８および３８９）の同様の組合せ
が設けられている。ワイド入力ＡＮＤゲート３９０は、
それらに対応する等価指示信号ＥＱ００からＥＱ１８を
受け取る。ＥＱ００からＥＱ１９のすべてが、論理
「１」であるならば、ワイド入力ＡＮＤゲート３９０
は、論理ｈｉｇｈのＥＱＬＭ信号を、ＡＮＤゲート３８
２の非反転入力に出力する。ＡＮＤゲート３８２の出力
は、ＳＥＬＣ線を駆動する。ＡＮＤゲート３８２は、Ｓ
ＥＬＡおよびＳＥＬＢ線にそれぞれ連結した２つの反転
入力を有する。ＥＱＬＭ線がｈｉｇｈになり、ＳＥＬＡ
およびＳＥＬＢモードのいずれもが活性でない場合、Ｓ
ＥＬＣは活性となる。

【０１７０】ＳＥＬＡ線は、ＡＮＤゲート３８３の出力
によって駆動される。ＡＮＤゲート３８３は、増分イネ
ーブル線（ＩＮＣＲＥＮ）に連結した非反転入力および
ＳＥＬＢ線に連結した反転入力を有する。ＩＮＣＲＥＮ
がｈｉｇｈになり、ＳＥＬＢモードが活性でなくなる
と、ＳＥＬＡは活性となる。ＳＥＬＡモードが活性にな
ると、フリップフロップ３００から３１９のそれぞれの
Ｑ出力は、その対応するデータフローマルチプレクサ３
３０から３４９を通してそのＤ入力にフィードバックす
る。このモードでは、ＶＦＡＩ２８５の出力データは、
次のクロックサイクルの１つ次のサイクルにおいて同一
のままである。

【０１７１】ＳＥＬＢ線は、ステートコントローラ２９
０のＬＤ−Ｂ出力によって駆動される。ＳＥＬＢモード
が活性となると、バス２７６の対応の生成アドレス（Ｇ
ＡＳ）ビット（Ｂ１９、Ｂ１８、．．．、Ｂ００）は、
データフローマルチプレクサ３３０から３４９を通過し
て、対応のフリップフロップ３００から３１９のＤ入力
へと伝送され、次のクロックサイクルの開始時にフリッ
プフロップにロードする。

【０１７２】生成アドレス（ＧＡＳ）ビットＢ１９、Ｂ
１８、．．．、Ｂ００は、ＶＦＣ２７５において生成さ
れる。可変長フィールドコミュテータ２７５は、セル−
００からセル−１９の２０個のセルから構成される。各
セル（セル−ｘｘ）は、バス２７６の対応ビット（Ｂｘ
ｘ）を生成する。

【０１７３】図７および８を組み合わせると一般的コミ
ュテータセル４００の内部構造が示される。コミュテー
タセル−００からセル−１９の各々は一般セル４００と
同じ構造を有している。セル４００はまたセル−ｘｘで
表される。

【０１７４】デコーダ３９９はＶＦＣ２７５における全
てのコミュテータセルに共通のものである。それは各々
がＮＣＨＢ＝５、ＮＣＨＢ＝４、ＮＣＨＢ＝３、ＮＣＨ
Ｂ＝２、およびＮＣＨＢ＝１と標識された５つの出力ラ
インを有している。デコーダ出力ラインＮＣＨＢ＝１か
らＮＣＨＢ＝５の各々は２０個のコミュテータセル、す
なわちセル−００からセル−１９のそれぞれに接続され
ている。説明を簡略にするために、デコーダ出力ライン
ＮＣＨＢ＝１からＮＣＨＢ＝５のセグメントは図７にお
いて複数の位置で示されている。ＮＣＨＢ＝５と標識さ
れたセグメントは全て１つのＮＣＨＢ＝５ラインの一部
であると理解される。

【０１７５】デコーダ３９９は、ＤＳＰプロセスに使用
されるバッファフィールドの数を示すために二進数で表
された５ビット幅シグナルのＮＣＨＳを受信する。デコ
ーダ３９９の出力は所定のチャネルを表すのに必要とさ
れる最小ビット数を示す。与えられたチャネル数が１７
から３２の間であれば、ＮＣＨＢ＝５デコーダ出力ライ
ンはｈｉｇｈとなり、必要とされるチャネルビット数は
５であることを示す。与えられたチャネル数が９から１
６の間であれば、ＮＣＨＢ＝４出力ラインがｈｉｇｈと
なる。与えられたチャネル数が５から８の間であれば、
ＮＣＨＢ＝３出力ラインがｈｉｇｈとなる。与えられた
チャネル数が３または４であれば、ＮＣＨＢ＝２がｈｉ
ｇｈとなる。与えられたチャネル数が２であれば、ＮＣ
ＨＢ＝１がｈｉｇｈとなる。与えられたチャネルが１つ
だけの場合は、その１つのチャネルを確認するためには
全くチャネルビットは必要でなく、またチャネルビット
数がゼロであることを示すためにデコーダ出力ラインＮ
ＣＨＢ＝５からＮＣＨＢ＝１の全てがｌｏｗのままとな
る。

【０１７６】５つのビットがチャネル数を表すために用
いられる時（ＮＣＨＢ＝５は真）、５つのビットは各々
位置：最上位桁から最下位桁の順でａ、ｂ、ｃ、ｄ、お
よびｅが割り当てられる。各コミュテータセル４００
は、それが出力するチャネル同定ビット（ＣＨＩＤ−ｘ
ｘ）の位置に対応するセル位置を割り当てられる。ＣＨ
Ｎバス２６２は５つのチャネル同定ビットをそれぞれ保
持する：最上位桁から最小位桁の順でＣＨＩＤ−４、Ｃ
ＨＩＤ−３、ＣＨＩＤ−２、ＣＨＩＤ−１、およびＣＨ
ＩＤ−０。

【０１７７】ＮＣＨＢ＝５が真であれば、セル位置
「ａ」を割り当てられたコミュテータセルは最上位桁の
チャネル同定ビット、ＣＨＩＤ−４を出力する。位置
「ｂ」を割り当てられたコミュテータセルは桁が次に大
きいビット、ＣＨＩＤ−３を出力する。位置「ｃ」を割
り当てられたセルはＣＨＩＤ−２を出力する。セル位置
「ｄ」を割り当てられたセルはＣＨＩＤ−１を出力す
る。セル位置「ｅ」を割り当てられたセルはＣＨＩＤ−
０を出力する。

【０１７８】チャネルビット数が４であれば（ＮＣＨＢ
＝４が真）、ＣＨＩＤ−３からＣＨＩＤ−０の４つの桁
の小さいビットのみがビット位置ａ、ｂ、ｃ、およびｄ
それぞれを占める。同様にチャネルビット数が３であれ
ば、ＣＨＩＤ−２からＣＨＩＤ−０がビット位置ａ、
ｂ、およびｃそれぞれを占める。チャネルビット数が２
であれば、ビット位置ａおよびｂがそれぞれＣＨＩＤ−
１およびＣＨＩＤ−０に占められる。チャネルビットが
１つだけの場合は、ＣＨＩＤ−０が１つのビット位置ａ
を占める。

【０１７９】図８に示すように、ＡＮＤゲート４１０か
ら４１４のそれぞれがチャネル同定ビットＣＨＩＤ−０
からＣＨＩＤ−４の１つをＮＯＲゲート４１５およびＮ
ＡＮＤゲート４１６を介してマルチプレクサ４２０のＣ
ＨＩＤ−ｘｘ入力へと導く。最適な実施態様において
は、マルチプレクサ４２０は２つの入力、ＣＨＩＤ−ｘ
ｘおよびＳ−ＰＴＲ−ｘｘ、並びにBｘｘと称される１
つの出力のみを有する。他の実施態様では、マルチプレ
クサ４２０はダッシュされたゼロ接続で示された第３の
入力を有する。コントロールバス４２５はマルチプレク
サ４２０の入力の１つをその出力Bｘｘとして選択す
る。マルチプレクサ４２０の２つの入力態様において
は、ＯＲゲート４２４から伸びるＣＨＩＤＥ−ｘｘはコ
ントロールバス４２５を規定する。ＣＨＩＤＥ−ｘｘラ
イン４２５がｈｉｇｈであれば（論理"１"）、マルチプ
レクサ４２０はＣＨＩＤ−ｘｘ入力信号をその出力に流
す。ＣＨＩＤＥ−ｘｘコントロールライン４２５がｌｏ
ｗであれば（論理"０"）、マルチプレクサはそのＳ−Ｐ
ＴＲ−ｘｘ入力信号をその出力に流す。Ｓ−ＰＴＲ−ｘ
ｘ信号はＳＰバス２６６上の対応する２０のビットの１
つとして選択される（図４）。

【０１８０】マルチプレクサ４２０の３つの入力態様に
おいて、追加コントロールラインＺＥおよびＰＴＲＥが
コントロールバス４２５中に提供され、各々がＺＥＲＯ
およびＳ−ＰＴＲ−ｘｘ入力をマルチプレクサ４２０の
出力として選択する。ＶＦＣ２７５（図４参照）が、変
数ビット幅Ｖ１、Ｖ２、およびＶ３にそれぞれ対応する
３つのデータフィールド、ＤＦ１、ＤＦ２およびＤＦ３
を生成し、ＤＦ３データフィールドはゼロを適切数含ん
でいるということが想起される。しかし、ＺＥＲＯ入力
がマルチプレクサ４２０では必要とされない。なぜな
ら、バッファ開始位置の特定のために用いられないＦ１
入力フィールドの上部ビットが、ＲＳＴ信号の作用によ
り自動的にゼロをロードされ、またアップデートコント
ロールユニット２６４のプラス/マイナスの交差を探知
する部分の作用により、ゼロで維持され続けるからであ
る。ＣＨＩＤＥ−ｘｘイネーブルラインがｌｏｗである
なら、Ｓ−ＰＴＲ−ｘｘラインによって、適切なゼロビ
ットまたはバッファ開始ポインタービットがマルチプレ
クサ４２０の出力にもたらされる。従って、マルチプレ
クサ４２０の２つの入力バージョンは、ＤＦ１、ＤＦ
２、およびＤＦ３データフィールドのいずれにおいても
ビットを生成するに十分である。

【０１８１】操縦（ステアリング）ＡＮＤゲート４１０
から４１４のいずれかが作動して、マルチプレクサ４２
０に連動するＣＨＩＤ−ｘビットのうちの１つを操縦す
るなら、ＣＨＩＤＥ−ｘｘコントロールラインは、ＯＲ
ゲート４２４の出力時にｈｉｇｈとなる("１")。ＯＲゲ
ート４２４の第１入力は、ＡＮＤゲート４１０を操縦す
る作動ラインと連絡している。ＯＲゲート４２４の第２
入力は、ＮＡＮＤゲート４２３の出力に連結される。Ｎ
ＡＮＤゲート４２３は、ＡＮＤゲート４１１から４１４
を作動するコントロール信号の反転バージョンとそれぞ
れ連結されている４つの入力を有している。反転した走
査可能ライン、ＳＣＡＮＥ、は走査テストモードの間、
全ての作動を止めるＡＮＤゲート４１０から４１４の反
転入力に接続している。

【０１８２】図７に見られるように、第１ＮＡＮＤゲー
ト４５１は、「ａ」セル位置ラインと連結した第１入
力、およびＮＣＨＢ＝５デコ−ダ出力ラインと連結した
第２入力を備えている。ＮＡＮＤゲート４５１の出力
は、インバーター４７４を介して作動ＡＮＤゲート４１
４の操縦入力に接続している。ＮＣＨＢ＝５が真であ
り、セル位置が「ａ」であるなら、インバーター４７４
の出力はｈｉｇｈとなり、ＣＨＩＤ−４ビットは、ＡＮ
Ｄゲート４１４を介してマルチプレクサ４２０のＣＨＩ
Ｄ−ｘｘ入力へと操縦する。

【０１８３】ＮＣＨＢ＝５が真であり、セル位置が
「ｂ」であるなら、ＮＣＨＢおよびセル位置ラインとそ
れぞれ連結した入力を有する別のＡＮＤラインを作動す
る。ＡＮＤゲート４５２の出力は、ＮＯＲゲート４６３
およびインバーター４７３を介して、ＡＮＤゲート４１
３の作動入力に伝わる。ＡＮＤゲート４５２の出力がｈ
ｉｇｈとなると、ＣＨＩＤ−３ビットは、ＡＮＤゲート
４１３を介してマルチプレクサ４２０のＣＨＩＤ−ｘｘ
入力へと操縦する。

【０１８４】同様にして、別のＡＮＤゲート４５３は、
ＡＮＤゲート４５３の入力が真であるなら、ＣＨＩＤ−
２をマルチプレクサ４２０のＣＨＩＤ−ｘｘ入力へと操
縦するためのＮＣＨＢ＝５ラインおよびセル位置「ｃ」
ラインと連結した入力を備えている。同様にして、別の
ＡＮＤゲート４５４は、ＮＣＨＢ＝５ラインおよびセル
位置「ｄ」ラインと連結した入力を備えている。別のＡ
ＮＤゲート４５５は、ＮＣＨＢ＝５ラインおよびセル位
置「ｅ」ラインと連結した入力を備えている。ＡＮＤゲ
ート４４１から４４４は、ＮＣＨＢ＝４が真であり（論
理"ｈｉｇｈ"で）、セル位置ａ、ｂ、ｃ、およびｄのう
ちの１つが真である条件において操縦コントロールを提
供する。ＡＮＤゲート４３１から４３３は、ＮＣＨＢ＝
３が真であり、セル位置ａ、ｂおよびｃのうちの１つが
真である条件において操縦コントロールを提供する。Ａ
ＮＤゲート４２１および４２２は、ＮＣＨＢ＝２が真で
ありセル位置「ａ」および「ｂ」のうちの１つが真であ
る場合に操縦コントロールを提供する。ＡＮＤゲート４
１９は、ＮＣＨＢ＝１が真でありセル位置「ａ」が真で
ある場合に操縦コントロールを提供する。

【０１８５】ＮＯＲゲート４６３は、ＡＮＤゲート４４
１および４５２の出力を受信する。ＮＯＲゲート４６３
の出力は、インバーター４７３を介してＡＮＤゲート４
１３の作動入力に伝わる。ＮＯＲゲート４６２は、ＡＮ
Ｄゲート４３１、４４２および４５３の出力を受信す
る。ＮＯＲゲート４６２の出力は、インバーター４７２
を介してＡＮＤゲート４１２の作動入力に伝わる。ＮＯ
Ｒゲート４６１は、ＡＮＤゲート４２１、４３２、４４
３および４５４の出力を受信する。ＮＯＲゲート４６１
の出力は、インバーター４７１を介してＡＮＤゲート４
１１の作動入力に伝わる。ＮＯＲゲート４６０は、ＡＮ
Ｄゲート４１９、４２２、４３３および４４４の出力を
受信する。ＮＯＲゲート４６０の出力は、ＡＮＤゲート
４５９およびインバータ−４７０を介してＡＮＤゲート
４１０の作動入力に伝わる。ＡＮＤゲート４５９は、Ａ
ＮＤゲート４５５の出力と連結した反転入力を有してい
る。図９は、複合コミュテータセルが、どのように組み
込まれて一体となり、可変フィールドコミュテータ２７
５の態様を形成するかを示している。コミュテータセル
００から１９までの各々は、それぞれ「ａ」から「ｅ」
として標識された５つのセル位置入力を備えていること
が示されている。

【０１８６】記憶サイズ指示ラインＭＥＭＳＺ＝２
²⁰は、セル−１９の「ａ」セル位置入力、セル−１８の
「ｂ」セル位置入力およびセル−１７の「ｃ」セル位置
指示入力に接続し、さらに図示されていないが、セル−
１６の「ｄ」セル位置入力およびセル−１５の「ｅ」セ
ル位置入力に接続している。セル−１９の「ｂ」から
「ｅ」までのセル位置入力は、接地されている（論理"
０"にセット）。セル−１８の「ｃ」から「ｅ」までの
入力も、同様に接地されている。セル−１７の「ｄ」お
よび「ｅ」の入力も同様に接地され、図示されていない
が、セル−１６の「ｅ」入力もまた接地されていると考
えられる。

【０１８７】ＭＥＭＳＺ＝２¹⁹ラインは、セル−１８の
セル位置「ａ」入力、セル−１７のセル位置「ｂ」入
力、セル−１６のセル位置「ｃ」入力（図示されず）、
セル−１５のセル位置「ｄ」入力（図示されず）および
セル−１４のセル位置「ｅ」入力（図示されず）に接続
する。同様に、ＭＥＭＳＺ＝２¹⁸指示ラインは、セル−
１７のセル位置「ａ」入力、セル−１６のセル位置
「ｂ」入力およびセル−１５のセル位置「ｃ」入力など
に接続する。

【０１８８】スタックの底部では、セル−００は「ａ」
セル位置入力と連結されたＭＥＭＳＺ＝２¹指示ライン
を有している。セル−００の「ｂ」セル位置は、ＭＥＭ
ＳＺ＝２²ラインに接続する。セル−００の「ｃ」入力
は、ＭＥＭＳＺ＝２³ラインに接続する。セル−００の
「ｄ」入力は、ＭＥＭＳＺ＝２⁴ラインに接続する。セ
ル−００の「ｅ」入力は、ＭＥＭＳＺ＝２⁵ラインに接
続する。

【０１８９】ラインＭＥＭＳＺ＝２²からＭＥＭＳＺ＝
２²⁰までは、ＭＥＭＳＺレジスター２０４の１９出力ビ
ットによって駆動される（図４）。ＭＥＭＳＺ＝２¹ラ
インは接地しているが、ＭＥＭＳＺ＝２⁰ラインは、実
際には回路の中に存在しない（仮想にすぎない）。

【０１９０】レジスター２０４からＭＥＭＳＺ指示ライ
ンの１つのみが、一度にｈｉｇｈとなる。ＭＥＭＳＺ＝
２²⁰ラインがｈｉｇｈで、チャネルビット数がゼロより
高くなると、セル−１９は、出力ラインＢ１９の上にチ
ャネルデータフィールド（ＤＦ２）の「ａ」位置ビット
を出力する。それと連動してＣＨＩＤＥ１９可能ライン
もまた高出力になり、チャネル同定ビットがラインＢ１
９の上にあることを示唆する。セル−１９は、スタック
の中の最上限セルであるために、「ｂ」チャネルビッ
ト、「ｃ」チャネルビット、「ｄ」チャネルビットまた
は「ｅ」チャネルビットの出力として作動し得ない。Ｍ
ＥＭＳＺ＝２²⁰指示ラインがｌｏｗとなれば、セル−１
９のＢ１９、およびＣＨＩＤＥ１９出力ラインは両者と
もｌｏｗとなる。

【０１９１】ＭＥＭＳＺ＝２²⁰がｈｉｇｈで、チャネル
ビット数が１より多ければ、セル−１８はチャネルデー
タフィールド（ＤＦ２）から「ｂ」ビットを出力する。
チャネルビット数が３以上であれば、セル−１７は、チ
ャネルデータフィールド、ＤＦ２の「ｃ」ビットを出力
する。チャネルビット数が４以上であれば、セル−１６
はＤＦ２フィールドの「ｄ」ビットを出力する。チャネ
ルビット数が５であれば、セル−１５はＤＦ２フィール
ドの「ｅ」ビットを出力する。

【０１９２】同様に、ＭＥＭＳＺ＝２¹⁹がｈｉｇｈとな
れば、例えば、セル−１８はＤＦ２フィールドのビット
位置「ａ」出力として機能し、セル−１７はＤＦ２フィ
ールドの「ｂ」ビット位置出力として機能する。ＭＥＭ
ＳＺラインがコミュテータセル００から１９のそれぞれ
のセル位置入力に配線され、各々のセルが、いつチャネ
ル同定ビット（ＣＨＩＤ−ｘｘ）を生成されたアドレス
信号（ＧＡＳ）に挿入せねばならないかを指示し、その
場合は、どのチャネル同定ビット（ＣＨＩＤ−０からＣ
ＨＩＤ−４）を挿入するかを指示する。ＶＦＣ２７５の
ＣＨＩＤＥコントロール出力は、ゼロを挿入するか、ま
たは限界状態（ＥＱＬＭ＝１）の探知に関するチャネル
同定ビットを使用するかを、以下のＶＦＡＩの保護マル
チプレクサ３６０から３７９（図６）に指示する。

【０１９３】ＤＳＰシステムの記憶サイズ、および提供
されたチャネル数に関連する位置におけるチャネル同定
ビットの自動挿入、および保護について上記されたメカ
ニズムにより、容易に使用できる。図１０は、ＡＧチッ
プ２７０が使用され得るさまざまな実施態様の例を示し
ている。ＲＡＭユニット２４０のサイズは、１メガワー
ド（２²⁰データワード）から４データワードまで変化し
得る。チャネルの数は、１から３２まで変化し得る。

【０１９４】ＡＧチップ２７０のユーザーは、同じプリ
ント回路基板を使用しつつ、記憶容量の異なるメモリデ
バイス２４０の設置を望むなら、プリント回路基板を配
線し直したり、または新しい回路基板を用いる必要なし
に、チップ２７０のフィールド転換機能によって、異な
るメモリデバイスを簡単に挿入することが可能となる。
コレクトＭＥＭＳＺおよびＮＣＨＳの仕様がひとたびレ
ジスター２０４および２０１ロードされると（図４）、
アドレスビットは、自動的に適切なメモリデバイスアド
レスラインへと経路を定める。

【０１９５】図１０においては、サーキュラバッファア
ドレス出力ビットは、最上位から最下位の順で、それぞ
れＣＢＡＯ−１９からＣＢＡＯ−００として表される。
記憶サイズが１メガワードに等しく、１チャネルのみが
使用されるなら、図１０の最上部に示されるように、ポ
インタデータフィールド、即ちＤＦ１は、ＣＢＡＯフィ
ールドの２０ビット全てを占める。

【０１９６】記憶サイズが１メガワードで４チャネルが
使用されるなら、２つの最上位ビットＣＢＡＯ−１９お
よびＣＢＡＯ−１８は、チャネル同定データフィール
ド、即ちＤＦ２の「ａ」および「ｂ」ビットをそれぞれ
定義する。相対バッファ位置ポインティングフィール
ド、即ちＤＦ１はＣＢＡＯフィールドの残りを満たす。
記憶サイズが１メガワードで３２チャネルが使用される
なら、ＤＦ１フィールドがＣＢＡＯフィールドの残りを
満たす時、ＣＢＡＯフィールドの最上位である５つのビ
ットは、ＤＦ２フィールドの「ａ」から「ｅ」のそれぞ
れのビットとして作用する。記憶サイズが１メガワード
の場合、ゼロで満たされたフィールド、即ちＤＦ１は存
在しない。

【０１９７】記憶サイズが例えば２５６データワードに
まで減少するなら、ゼロフィールド（ＤＦ３）はＣＢＡ
Ｏフィールドの大きな上部を満たす。チャネルが１つだ
けなら、ＤＦ１フィールドはＣＢＡＯフィールドの最小
位８ビットを満たす。チャネルが４つならば、ビット０
５−００がＤＦ１フィールドを定義する際に、ＣＢＡＯ
ビット０７および０６はＤＦ２フィールドの「ａ」およ
び「ｂ」ビットになる。

【０１９８】チャネルが３２で記憶容量が１２８データ
ワードにすぎない場合、ＣＢＡＯビット０６から０２は
それぞれチャネル指示フィールド、即ちＤＦ２の
「ａ」、「ｂ」、「ｃ」、「ｄ」および「ｅ」を定義す
る。ＣＢＡＯビット０１および００は、次に、相対アド
レスフィールド、ＤＦ１を定義する。ＣＢＡＯフィール
ドの上端はゼロで満たされている。

【０１９９】記憶サイズは最小４データワードまで減少
できるが、チャネルの最小フィルター長が４であるた
め、データ使用は１チャネルに限られる。この場合、ゼ
ロを充填されたフィールドＤＦ３はＣＢＡＯビット１９
から０２を使用する。相対アドレスフィールドＤＦ１
は、ＣＢＡＯビット０１から００を使用する。

【０２００】上記からわかるように、データフィールド
ＤＦ１、ＤＦ２およびＤＦ３各々のビット幅Ｖ１、Ｖ２
およびＶ３はシステム環境の関数として変化する。ＡＧ
チップ２７０は、異なる記憶容量、および提供された異
なるチャネル数を有するシステムにおいて使用され得
る。多重チャネルは、優先の基礎に基づいて扱うことが
できる。それぞれのチャネルは、独立のサンプリングレ
ート（チップクロック周波数の４分の１程度まで高くな
る）において、動作することができる。それぞれのチャ
ネルは、独立したフィルターの長さ（ＦＩＲ−ＣＢｕｆ
ｆモードで）か、独立した重なり価（ＦＦＴ−ＣＢｕｆ
ｆモードで）が割り当てられる。１つのチャネル要求の
作業から次のチャネル要求の作業まで、連続した切り替
えを行うため、チップ内での演算はパイプライン化され
る。

【０２０１】上記開示内容は、発明の実例を示すための
ものであって、発明の範囲を限定するものではない。多
くの改変と変更は、当業者が上記開示内容を研究した
後、明らかになるであろう。

【０２０２】例としてダイエリアが許すのであれば、多
数のチャネル、例えば３２個の代わりに６４個のチャネ
ルを扱うために、ピン数、バス幅およびレジスターサイ
ズを増やすことが出来る。また、２０の代わりに例えば
２１以上のアドレス入力ラインを有するより大きな記憶
ユニットを扱うために、ピン数、バス幅およびレジスタ
ーサイズを増やすことが出来る。逆に、せいぜい一度に
１６個のチャネルが提供され、あるいは最も大きいと見
込まれた記憶ユニットが、２０個未満のアドレス入力ラ
インを有する場合、ピン数、バス幅およびレジスターサ
イズを減少することが出来る。動作スピードは、技術的
に可能であれば、４０MHzを超えて増加し得る。シリコ
ンをベースにしたＣＭＯＳ以外の技術を、ＡＧチップの
実現のために使用し得る。他の技術例としては、ＴＴ
Ｌ、ＥＣＬおよびＩＩＩ−Ｖ族化合物半導体の使用が挙
げられる。

【０２０３】所定の使用要求に対する応答において、ア
ドレス信号出力の数は、時には上記記述の“フィルター
の長さ”Ｌ_Cnとして表され、ＦＩＲフィルターの状況の
中で取り上げられるとき、チャネル特異的連続数あるい
は長さの値、Ｌ_Cn、および/または重なり値、ＯＬ
_Cnは、相関関係があり適応性のある信号プロセスを含む
他のディジタル信号プロセス（ＤＳＰ）アルゴリズムに
起因すると理解される。

【０２０４】マルチチャネルサーキュラバッファには多
くの使用途がある。イメージデータは、１次元または２
次元の相関による分析のため集められ、ＤＳＰチップお
よび開示されたアドレスジェネレーターチップを含むシ
ステムに供され得る。機械視覚は、大きなイメージデー
タベースを検索することによって実現され、入力イメー
ジ信号に最も相関関係があり、あるいは比較的密接に相
関関係がある対象を見い出す。検索時間を短縮するた
め、それぞれの相関は、各々のチャネルを提供され、多
重相関が同時に実行される。

【０２０５】適応信号プロセスのフィールドにおいて、
同様のアプローチが用いられる。同一の入力データが、
複数の異なったＤＳＰアルゴリズムに適用され、最良に
作動するアルゴリズムが見いだされる。それぞれのアル
ゴリズムは、分離したチャネルのように取り扱われる。
処理チップのＤＳＰ資源は、それぞれのチャネルあるい
はアルゴリズムが独立したサンプル率を有していても、
最終ユーザーにわかりやすい方法によって、様々なアル
ゴリズム（チャネル）の全域で多重タスクされる。経済
的に実用的であり使いやすいシステムが、比較的複雑な
ディジタル信号処理タスクを取り扱うために提供され
る。

【０２０６】

【発明の効果】本発明によれば、信号処理性能を多重チ
ャネルに広げる能力を有する高速サーキュラバッファ型
のディジタル信号処理システムにおいて、適切なアドレ
スシーケンスをサーキュラバッファを有するメモリデバ
イスに供給するための高速アドレス信号生成器、可変長
フィールドアドレスシーケンサ、及び可変長フィールド
コミュテータが提供される。本発明によるアドレス生成
器によれば、優先順位に基づいて、複数のチャネルから
のサービスリクエストを異なる速度で非同期的に処理す
ることが可能である。また、最初のリクエストチャネル
に対するサービス終了直後、次のチャネルのサービスリ
クエストを処理する、連続パイプライン構造が実現され
ている。こうして、高速度マルチチャネル環境におい
て、複雑なディジタル信号処理タスクを実行するための
経済的かつ実用的なシステムが得られる。

【図面の簡単な説明】

【図１】サーキュラバッファを使用するディジタル信号
処理システムのブロック図の一部である。

【図２】サーキュラバッファを使用するディジタル信号
処理システムのブロック図の一部である。

【図３】本発明によるサーキュラバッファ管理システム
のブロック図の一部である。

【図４】本発明によるサーキュラバッファ管理システム
のブロック図の一部である。

【図５】本発明によるサーキュラバッファ管理システム
のブロック図の一部である。

【図６】図４に示されるような連続可変長フィールド増
分器（ＶＦＡＩ）の概略図である。

【図７】単一コミュテータセルの一部を示す図である。

【図８】単一コミュテータセルの一部を示す図である。

【図９】複数のコミュテータセルがどのように組み合わ
されて可変長フィールドコミュテータ（ＶＦＣ）を形成
するかを示す図である。

【図１０】開示されたシステムによって取り扱われ得
る、多数の異なるメモリサイズおよびチャネル番号配置
を示す図である。

【図１１】ＳＶ＝０ステートおよびスリープモードまた
は新しいＬ’_Cnカウントへの移行を示す部分ステートフ
ローチャートである。

【符号の説明】

１００マルチチャネルディジタル信号処理システム １１０マルチプレクサ １１１量子化スイッチ １１２Ａ／Ｄ変換器 １１３Ａ／Ｄ変換器 １１５ＣＨ５サンプル速度制御器 １１６第２サービスリクエスト信号 １２０チャネルスキャン制御ユニット １２１ローカルクロック（Ｌ／Ｃ）生成器 １４０第１ＳＲＡＭユニット（ＲＡＭ−１） １４５サーキュラバッファ １８０コマンドユニット

フロントページの続き (72)発明者 エリック クレイグ アンダーソン アメリカ合衆国 ワシントン 98661, バンクーバー，ナンバー7106，イー． エバーグリーン ブルバード 5535 (56)参考文献 特開 平４−19874（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 複数のサーキュラバッファを有するメモ
   リへ与えるためのアドレスシーケンスを発生させるため
   のアドレス生成器であって、 対応する１つ又はそれ以上のデータ供給チャネルから、
   １つ又はそれ以上のサービスリクエストを受け取るため
   のリクエスト受け取り手段と、 １つよりも多いサービスリクエストが同時に受け取られ
   た場合に、複数のサービスリクエストのうち最も高い優
   先順位を有する１つを選択するためのリクエスト優先化
   手段と、 該優先化手段によって選択された１つのサービスリクエ
   ストのサーキュラバッファに対応するアドレスのシーケ
   ンスを出力するためのアドレスシーケンス出力手段とを
   備え、 前記優先化手段及びアドレスシーケンス出力手段が集積
   回路チップの上に位置しており、 該集積回路チップが、前記優先化手段の機能を選択的に
   バイパスして、それによって他の制御ユニットでの優先
   化動作を可能とするバイパス手段をさらに備えている、 アドレス生成器。
2. 【請求項２】 前記集積回路チップが、 一連のローカルクロックパルスを受け取るクロック受け
   取り手段と、 オフチップ供給源からサービスリクエストを受け取り、
   それらをオンチップクロックへ同期させる同期手段、 対応するサーキュラバッファの開始をそれぞれ示す複数
   の開始ポインタを記憶するための開始ポインタメモリ手
   段、及び所定のサーキュラバッファの開始ポインタを変
   更するための開始ポインタ更新手段をさらに備えている
   請求項１に記載のアドレス生成器。
3. 【請求項３】 複数のバッファを有するメモリへ与える
   ためのアドレスシーケンスを発生させるためのアドレス
   生成器であって、 該メモリバッファのうち１つを識別するバッファ識別信
   号を出力するためのバッファ識別手段［２６０、２６
   ３］と、 複数のポインタであって、それぞれが該メモリバッファ
   のうち１つに対応するポインタを記憶し、該バッファ識
   別手段によって識別されるメモリバッファのポンタを示
   すポインタ信号を出力するためのポインタ記憶手段［２
   ６５］と、 該バッファ識別信号及び該ポインタ信号を受け取るよう
   に連結されており、結合信号を発生させるための信号結
   合手段［２７５］であって、該結合信号が該ポインタ信
   号の少なくとも一部を含み、該バッファ識別信号の一部
   又は全部を選択的に含む、信号結合手段と、 該結合信号を受け取り、その信号からアドレス信号のシ
   ーケンスを発生させる信号シーケンス付け手段［２８
   ５］であって、該シーケンスのアドレス信号のそれぞれ
   が該複数のメモリバッファのうち１つを識別する第１の
   部分と、該特定されたメモリバッファ内の特定位置を指
   す第２の部分を有している、信号シーケンス付け手段
   と、 前記メモリバッファのうち１つにそれぞれ対応する複数
   の長さの値を記憶し、前記バッファ識別手段によって識
   別される１つのメモリバッファの使用長を表す長さ信号
   を出力するための長さ記憶手段［２１０］と、 を備えているアドレス生成器。
4. 【請求項４】 前記ポインタ記憶手段に機能的に連結さ
   れており、該ポインタ記憶手段に記憶されているポイン
   タを変更するためのポインタ更新手段［２６４、２６
   ８］であって、変更されたポインタが前記バッファ識別
   手段によって識別されたメモリバッファのポインタであ
   る、ポインタ更新手段をさらに備えている請求項３に記
   載のアドレス生成器。
5. 【請求項５】 前記信号シーケンス付け手段に機能的に
   連結されており、該信号シーケンス付け手段によって発
   生されたアドレス信号のシーケンスに含まれるべきアド
   レス信号の数を示すための状態シーケンサ手段［２８
   ９、２９０］をさらに備えている請求項３に記載のアド
   レス生成器。
6. 【請求項６】 前記信号結合手段に機能的に連結されて
   おり、前記ポインタ信号のうちのどの部分が前記結合信
   号に含まれるべきかを決定し、さらに、あるとすれば前
   記バッファ識別信号のうちのどの部分が該結合信号に含
   まれるべきかを決定するためのフィールドサイズ制御手
   段［２０５］をさらに備えている請求項３に記載のアド
   レス生成器。
7. 【請求項７】 前記フィールドサイズ制御手段が、最初
   に供給されるバッファ数を表す信号［ＮＣＨＳ］及び２
   番めに供給されるメモリサイズ規定信号［ＭＥＭＳＺ］
   に応答しており、該数を表す信号［ＮＣＨＳ］が該メモ
   リ内のバッファの数を示し、該メモリサイズ規定信号
   ［ＭＥＭＳＺ］が該メモリの記憶容量を示す請求項６に
   記載のアドレス生成器。
8. 【請求項８】 Ｎビット幅のアドレス信号［ＣＢＡＯ］
   の各ビットを記憶し出力するための複数のＮ個の記憶素
   子［３００−３１９］と、 該Ｎビット幅のアドレス信号の各ビットを受け取り、各
   ビットの信号から修正されたＮビット幅のアドレス信号
   の各ビットを生成するアドレス修正器［３２０］と、 それぞれの出力が、該Ｎ個の記憶素子のそれぞれの入力
   になっているＮ個のデータフロウ型マルチプレクサ［３
   ３０−３４９］と、 外部から供給されるチャネルビットを受け取る第１の入
   力及び外部から供給される定数ビットを受け取る第２の
   入力をそれぞれ有しており、いずれかの一つの入力を選
   択してそれぞれ出力するＮ個のチャネル保存用マルチプ
   レクサ［３６０−３７９］とを備えている可変長フィー
   ルドアドレスシーケンサであって、 該データフロウ型マルチプレクサのそれぞれが複数の入
   力端子［Ａ、Ａ’、Ｂ、Ｃ］を有しており、該入力端子
   の第１の端子［Ａ］が対応する記憶素子の出力に連結さ
   れており、該入力端子の第２の端子［Ａ’］が該アドレ
   ス修正器の対応する出力に連結されており、該入力端子
   の第３の端子［Ｂ］が外部から供給されるポインタビッ
   トを受け取るように連結されており、該入力端子の第４
   の端子［Ｃ］が該Ｎ個のチャネル保存用マルチプレクサ
   のうち対応する１つの出力に連結されており、入力端子
   ［Ａ、Ａ’、Ｂ、Ｃ］のいずれか一つの入力された信号
   を選択して出力するようになっている、 可変長フィールドアドレスシーケンサ［２８５］。
9. 【請求項９】 Ｎビット幅のアドレス信号を出力するよ
   うになっており、出力されるアドレス信号の各ビットを
   それぞれ生成する複数のコミュテータセルを備えている
   可変長フィールドコミュテータ［２７５］であって、該
   コミュテータセルのそれぞれが、所定範囲内の複数のチャネルビットを受け取る手段と 、所定範囲内の複数のポインタビットを受け取る手段と 、該可変長フィールドコミュテータ によって出力されるべ
   きチャネルビットの所定数を表すチャネルビット数信号
   ［ＮＣＨＢ］を受け取る手段と、 該可変長フィールドコミュテータの各セルの位置を、そ
   の他のセルとの相対位置として表すセル位置特定信号を
   受け取る手段と、 該受け取られたチャネルビットのうち１ビット又は該受
   け取られたポインタビットのうち１ビットのうちいずれ
   か一方を表すビット［Ｂｘｘ］を出力するための信号出
   力手段と、 該チャネルビット数信号及び該セル位置特定信号に応じ
   て、該受け取られたチャネルビットのうち１つを該信号
   出力手段へつなぐ信号ルーティング手段とを備えてい
   る、可変長フィールドコミュテータ。