JP3176422B2 - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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JP3176422B2
JP3176422B2 JP09672692A JP9672692A JP3176422B2 JP 3176422 B2 JP3176422 B2 JP 3176422B2 JP 09672692 A JP09672692 A JP 09672692A JP 9672692 A JP9672692 A JP 9672692A JP 3176422 B2 JP3176422 B2 JP 3176422B2
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泰示 江間
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、高集積DRAMあるい
はSRAM等の半導体装置およびその製造方法に関す
る。
The present invention relates to a semiconductor device such as a highly integrated DRAM or SRAM and a method of manufacturing the same.

【0002】[0002]

【従来の技術】高集積DRAMにおいては、蓄積容量を
確保するためにキャパシタ電極の高さが増加する傾向に
ある。キャパシタはメモリセルにのみ形成され、その周
辺の回路部分には形成されないので、メモリセル領域と
周辺回路領域との高低差は増加する。一方、高集積化あ
るいは微細化に伴い、メモリセル領域から周辺回路領域
に渡って横断する配線は幅が必然的に縮小されるので、
配線パターン形成のための露光時の焦点深度余裕は減少
しており、これに加えて上記高低差の増加が余裕を更に
減少させる。
2. Description of the Related Art In a highly integrated DRAM, the height of a capacitor electrode tends to increase in order to secure a storage capacity. Since the capacitor is formed only in the memory cell and not in the peripheral circuit portion, the height difference between the memory cell region and the peripheral circuit region increases. On the other hand, with high integration or miniaturization, the width of the wiring traversing from the memory cell area to the peripheral circuit area is inevitably reduced,
The margin of depth of focus at the time of exposure for forming a wiring pattern is reduced, and in addition to this, the increase in the height difference further reduces the margin.

【0003】この現象については本発明者は特願平3−
285088において詳しく記載した。本発明者は上記
出願において、露光装置の焦点深度余裕に合致するよう
にメモリセルを設計する方法を提案した。しかしこの方
法では、α線ソフトエラーを抑制するためにECCを用
いているため、これによる動作速度の低下が避けられな
い。
Regarding this phenomenon, the present inventor has disclosed in Japanese Patent Application No.
285088. The present inventor has proposed in the above-mentioned application a method of designing a memory cell so as to match a margin of focus of an exposure apparatus. However, in this method, since the ECC is used to suppress the α-ray soft error, a reduction in operation speed due to this is inevitable.

【0004】一方、大和田は"SEMICONDUCTOR WORLD", 1
2 月号, 1991年, p186において、多層配線技術、特にロ
ジックICの場合、絶対段差の低減が重要であると指摘
している。これはメモリセルと周辺回路との高低差にも
共通する問題である。但し、ロジックICの場合にはラ
ンダム配線によって高低差が生ずるため、メモリの場合
に比べて高低差の分布等は遙に複雑である。しかし上記
文献はその解決手段については言及していない。
On the other hand, Owada described "SEMICONDUCTOR WORLD", 1
The February issue, 1991, p186, points out that it is important to reduce the absolute step in the case of multilayer wiring technology, especially in the case of logic ICs. This is a problem common to the height difference between the memory cell and the peripheral circuit. However, in the case of a logic IC, since a height difference is generated by random wiring, the distribution of the height difference is much more complicated than in the case of a memory. However, the above document does not mention the solution.

【0005】一般には、配線段差を平坦化する方法とし
て図1(a)〜(c)に示したプロセスが知られている
(例えば、Solid State Technology, Nov. 1991, p67-7
1 参照)。先ず、図1(a)に示すように、基板10上
に配線11を形成した後、その上に絶縁膜12を形成し
て覆う。形成された絶縁膜12は、配線11の間隔が大
きい部分に比べて配線11の間隔が小さい部分が盛り上
がった状態になっている。この状態で、配線11の間隔
が一定以上の部分に絶縁膜12上にレジストパターン1
3を形成する。次に、図1(b)に示すように、レジス
ト13をマスクとして絶縁膜12をエッチングすること
により、配線11の間隔が小さい部分のレジスト13の
高さを減じる。この際、エッチング量が多過ぎると異常
段差が発生し、逆にエッチング量が少ないと平坦化が不
十分になるので、エッチングの制御が重要である。最後
に図1(c)に示すように、レジスト13を除去した
後、上層の絶縁膜14を形成して、上層の配線形成に必
要な平坦化が完了する。
[0005] Generally, as a method of flattening a wiring step, a process shown in FIGS. 1A to 1C is known (for example, Solid State Technology, Nov. 1991, p67-7).
1). First, as shown in FIG. 1A, after a wiring 11 is formed on a substrate 10, an insulating film 12 is formed thereon and covered. The formed insulating film 12 is in a state in which a portion where the distance between the wirings 11 is small is higher than a portion where the distance between the wirings 11 is large. In this state, the resist pattern 1
Form 3 Next, as shown in FIG. 1B, by etching the insulating film 12 using the resist 13 as a mask, the height of the resist 13 in a portion where the distance between the wirings 11 is small is reduced. At this time, if the amount of etching is too large, an abnormal step is generated. Conversely, if the amount of etching is small, planarization becomes insufficient, so that control of etching is important. Finally, as shown in FIG. 1C, after the resist 13 is removed, an upper insulating film 14 is formed, and the planarization required for forming the upper wiring is completed.

【0006】ここで、絶縁膜12および14として、S
OG(スピン・オン・グラス)とCVD酸化膜との複合
膜を用いると、CVD酸化膜を単独で用いた場合に比べ
て遙に効果的である。また、別の方法として、特殊なポ
リマーまたは膜とエッチバックを組み合わせて配線段差
を完全に平坦化する方法が知られている(例えば、沼沢
ら,SEMIテクノロジーシンポジウム講演予稿集,p245-2
55あるいはD. Wang ら, 同予稿集, p257-265を参照)。
Here, as the insulating films 12 and 14, S
Using a composite film of OG (spin-on-glass) and a CVD oxide film is much more effective than using a CVD oxide film alone. As another method, a method of completely flattening wiring steps by combining a special polymer or a film with an etch-back is known (for example, Numazawa et al., Proceedings of SEMI Technology Symposium, p245-2).
55 or D. Wang et al., Proceedings, p257-265).

【0007】しかしながら上記従来の技術では、ランダ
ム配線によって生じた複雑なパターンの高低差の全てに
対応しようとしているため、エッチング制御に大きな課
題が残されている。すなわち、極めて高精度なエッチ
ング制御を必要とすること、特殊なポリマー等を用い
ることはそれ自体で不利なばかりでなく、それが残存し
ないようなエッチング制御を更に必要とすること、およ
びエッチバックをする場合、異なる材料を同時にエッ
チングするためのエッチング制御も必要になることであ
る。
[0007] However, in the above-mentioned conventional technology, since it is intended to cope with all the height differences of a complicated pattern caused by random wiring, there is a great problem in etching control. That is, the need for extremely high-precision etching control, the use of a special polymer or the like is not only disadvantageous in itself, but also requires further etching control such that it does not remain, and the need for etch-back. In such a case, etching control for simultaneously etching different materials is also required.

【0008】また、配線には主としてAl等の融点の低
い材料が用いられるので、熱処理温度にも極めて厳しい
制約が加わる。このように、配線の完全平坦化は極めて
困難な技術的課題であって、現在も研究開発途上にある
というのが実情であり、これをそのままメモリ等に適用
することは実際上できない。
Further, since a material having a low melting point, such as Al, is mainly used for the wiring, an extremely strict restriction is imposed on the heat treatment temperature. As described above, complete flattening of wiring is an extremely difficult technical problem, and the fact is that it is still under research and development, and it cannot be practically applied to a memory or the like as it is.

【0009】[0009]

【発明が解決しようとする課題】本発明は、DRAMあ
るいはSRAM等の半導体装置において、メモリセル領
域の高さが大きくその周辺回路領域との間に大きな段差
が生じても、これら領域上を横断する上層の配線を高精
度にパターニングするのに十分な平坦化を可能にした半
導体装置の構造およびその製造方法を提供することを目
的とする。
SUMMARY OF THE INVENTION The present invention is directed to a semiconductor device such as a DRAM or an SRAM which crosses a memory cell region even if the height of the memory cell region is large and a large step is formed between the memory cell region and a peripheral circuit region. It is an object of the present invention to provide a structure of a semiconductor device and a method of manufacturing the same, which enable sufficient planarization for highly accurately patterning an upper wiring to be formed.

【0010】[0010]

【課題を解決するための手段】上記の目的を達成するた
めの第一の手段としては、半導体装置であって、以下の
構成を手段とする。本発明の半導体装置は、半導体基板
上に第1素子領域と第2素子領域とこれら両者の間の境
界領域とを備え、かつ前記第1素子領域に形成される少
なくとも一部の要素が前記第2素子領域に形成される要
素よりも高く形成されてなり、前記第1素子領域に形成
される一部の層が該境界領域に延在してなる延在部と、
該延在部の一部と前記第2素子領域とを覆う第1の絶縁
膜と、少なくとも該延在部を覆う第2の絶縁膜とを有し
てなり、前記第1の絶縁膜と前記第2の絶縁膜とが互い
に重なってできる絶縁膜の表面が実質的に平坦であるこ
とを特徴とする。あるいは、次のような構成であっても
良い。半導体基板上に第1素子領域と第2素子領域とこ
れら両者の間の境界領域とを備え、該第1素子領域の一
部の層が該境界領域に延在してなる延在部と、該延在部
の一部と前記第2素子領域とを覆う第1の絶縁膜と、該
第1の絶縁膜と該延在部とを覆う第2の絶縁膜と、該第
1および第2の絶縁膜を貫いて開口されたスルーホール
と、該スルーホールを介して他と電気的に接続し且つ該
第1素子領域から該第2素子領域まで延在する導電体膜
とを有することを特徴とする。
A first means for achieving the above object is a semiconductor device having the following structure. The semiconductor device of the present invention includes a first element region, a second element region, and a boundary region between the first element region and the second element region on a semiconductor substrate, and at least some of the elements formed in the first element region are the first element region. An extending portion formed higher than an element formed in the two element region, wherein a part of the layer formed in the first element region extends to the boundary region;
A first insulating film covering a part of the extending portion and the second element region; and a second insulating film covering at least the extending portion. The surface of the insulating film formed by overlapping the second insulating film is substantially flat. Alternatively, the following configuration may be used. A first element region, a second element region, and a boundary region between the first and second element regions on the semiconductor substrate, and an extension part in which a part of the first element region extends to the boundary region; A first insulating film covering a part of the extending portion and the second element region; a second insulating film covering the first insulating film and the extending portion; Having a through-hole opened through the insulating film, and a conductive film electrically connected to the other through the through-hole and extending from the first element region to the second element region. Features.

【0011】第二の手段としては、半導体装置の製造方
法であって、例えば以下の構成を手段とする。上記本発
明の半導体装置を製造する方法は、半導体基板上に、周
囲よりも高く回路要素部を形成し、該回路要素部をなす
一部の層が該回路要素部の外側に伸びて延在部となる工
程と、次いで、前記回路要素部と延在部とを含む基板全
体を覆うように、第1の絶縁膜が被着形成される工程
と、次いで、少なくとも前記延在部の端の上にて前記第
1の絶縁膜を覆い、該回路要素部の上にて該第1の絶縁
膜を覆わないように形成したマスクを用いて、該第1の
絶縁膜をエッチング除去する工程と、次いで、前記工程
までの残余の構造の全面に、第2の絶縁膜を形成するこ
とによって表面をより平坦化する工程とを有することを
特徴とする。
The second means is a method of manufacturing a semiconductor device, and has, for example, the following structure. In the method of manufacturing a semiconductor device according to the present invention, a circuit element portion is formed on a semiconductor substrate at a height higher than the periphery, and a part of the circuit element portion extends outside the circuit element portion. Forming a first insulating film so as to cover the entire substrate including the circuit element portion and the extending portion; and then forming at least an end of the extending portion. Etching the first insulating film using a mask formed so as to cover the first insulating film above and not to cover the first insulating film over the circuit element portion; And a step of forming a second insulating film over the entire surface of the remaining structure up to the step, thereby flattening the surface.

【0012】上記した構成によれば、まず、焼成時に含
水分がガスとして放出される問題を有する塗布絶縁膜を
持ちなくも容易に層間絶縁膜の平坦化が可能になる。通
常のCVD絶縁膜リフローによる平坦化に比べればリフ
ロー時間を大幅に短縮できることになるから、熱履歴は
短縮できもって熱ストレスの問題を避けることができ
る。さらに、熱履歴が少ないことはCVD絶縁膜中の不
純物の導電膜への不要な熱拡散を防ぐことにもなるから
信頼性の向上も期待できる。なお、メモリセル部から延
在して形成される延在部をシリコン窒化膜とすればシリ
コン窒化膜が熱による不純物拡散を防ぐバリアとして機
能することが期待でき、前記した効果は助長される。ま
た、第1の絶縁膜を除去してメモリセル部から延在して
形成される延在部(例えば、第1の導電体膜)を露出さ
せるためのエッチングの際に、第1の導電体膜にエッチ
ストッパとしての機能を担わせれば、エッチング終点検
出が容易になるという効果もある。
According to the above-described structure, first, it is possible to easily planarize an interlayer insulating film without having a coating insulating film having a problem that moisture-containing gas is released as a gas during firing. Since the reflow time can be greatly reduced as compared with the flattening by the normal CVD insulating film reflow, the heat history can be shortened and the problem of thermal stress can be avoided. Furthermore, a small thermal history also prevents unnecessary thermal diffusion of impurities in the CVD insulating film into the conductive film, so that an improvement in reliability can be expected. If the silicon nitride film is used as the extension formed to extend from the memory cell portion, the silicon nitride film can be expected to function as a barrier for preventing diffusion of impurities due to heat, and the above-described effect is promoted. Further, at the time of etching for removing an extension portion (for example, a first conductor film) formed to extend from the memory cell portion by removing the first insulating film, the first conductor If the film functions as an etch stopper, the end point of the etching can be easily detected.

【0013】[0013]

【作用】基板上のメモリセル領域とその周辺回路領域と
の間に境界領域を設け、メモリセル領域全体から境界領
域までを第1導電体膜が覆っており、この第1導電体膜
の境界領域上にある部分の1部から周辺回路領域全体ま
でを第1絶縁膜が覆っている。すなわち、第1絶縁膜
は、周辺回路領域と、境界領域の周辺回路領域寄りの部
分に存在し、メモリセル領域と、境界領域のメモリセル
領域寄りの部分には存在しない。これにより、メモリセ
ル領域を取り巻く基板領域の高さを第1絶縁膜の厚さ分
だけ増加させ、メモリセル領域に形成されるキャパシタ
等とその周辺の高低差を相殺する。したがって、第1絶
縁膜の厚さは、メモリセル領域に形成されるキャパシタ
等の高さに応じた厚さとする。そして、上記第1絶縁膜
と、これが存在しない第1導電体膜の部分とを覆って第
2絶縁膜が存在することにより、高さの大きいメモリセ
ルによる段差を相殺し、所望の平坦化を達成する。境界
領域のメモリセル領域寄りの部分は第1絶縁膜が存在せ
ず且つキャパシタ等も形成されないので、第2絶縁膜形
成前には周囲より窪んだ状態になっている。この窪みが
第2絶縁膜により十分埋め込まれるように、境界領域の
大きさを設定する必要がある。
A boundary region is provided between the memory cell region on the substrate and its peripheral circuit region, and the first conductor film covers the entire memory cell region from the boundary region. The first insulating film covers from a part of the portion on the region to the entire peripheral circuit region. That is, the first insulating film exists in the peripheral circuit region and in the portion of the boundary region near the peripheral circuit region, and does not exist in the memory cell region and in the portion of the boundary region near the memory cell region. Thereby, the height of the substrate region surrounding the memory cell region is increased by the thickness of the first insulating film, and the difference in height between the capacitor and the like formed in the memory cell region and the periphery thereof is canceled. Therefore, the thickness of the first insulating film is set to a thickness corresponding to the height of a capacitor or the like formed in the memory cell region. The presence of the second insulating film covering the first insulating film and the portion of the first conductive film where the first insulating film does not exist cancels the step due to the large memory cell, and achieves desired flattening. To achieve. Since the first insulating film does not exist and the capacitor and the like are not formed in a portion of the boundary region near the memory cell region, the portion is depressed from the surroundings before the second insulating film is formed. It is necessary to set the size of the boundary region so that the depression is sufficiently filled with the second insulating film.

【0014】典型的には、メモリセルは転送トランジス
タとキャパシタとから構成される。本発明の半導体装置
の製造方法においては、半導体基板上に第1領域と第2
領域とこれら両者の間の境界領域とを画定し、第1領域
および第2領域に第1素子を形成し、第1領域にのみ第
2素子を形成する。典型的には、第1の素子がMOS型
トランジスタ等の高さの小さい素子であり、第2の素子
がキャパシタ等の高さの大きい素子である。
Typically, a memory cell includes a transfer transistor and a capacitor. In the method of manufacturing a semiconductor device according to the present invention, the first region and the second region are formed on the semiconductor substrate.
A region and a boundary region therebetween are defined, a first element is formed in the first region and the second region, and a second element is formed only in the first region. Typically, the first element is a small element such as a MOS transistor, and the second element is a large element such as a capacitor.

【0015】第1領域から境界領域まで延在する第1導
電体膜を形成する。典型的には、第1の導電体膜をキャ
パシタの一方の電極として形成する。基板の全面に第1
絶縁膜を形成した後、第1絶縁膜の第1領域を覆う部分
を除去することにより第1導電体膜を露出させる。この
工程において、第1絶縁膜除去のためのエッチングは、
第1導電体膜によって容易に終点制御されるので、複雑
なエッチング制御を一切必要としない。この点が本発明
の方法の一つの大きな利点である。
A first conductor film extending from the first region to the boundary region is formed. Typically, the first conductor film is formed as one electrode of a capacitor. First on the entire surface of the substrate
After forming the insulating film, a portion of the first insulating film covering the first region is removed to expose the first conductor film. In this step, the etching for removing the first insulating film includes:
Since the end point is easily controlled by the first conductor film, no complicated etching control is required. This is one major advantage of the method of the present invention.

【0016】第1絶縁膜とはエッチング特性の異なる第
3の絶縁膜を第1導電体膜上に積層しておくことが望ま
しい。第3絶縁膜の材料として、第1、第2絶縁膜のリ
フローのための加熱により望ましくない物質が第1絶縁
膜中へ拡散侵入しない物質を選択する。これにより、第
1絶縁膜の除去による第1導電体膜の露出工程におい
て、第1導電体膜上の第3絶縁膜により容易にエッチン
グ終点検出を行うことができると共に、リフロー時の加
熱により第1絶縁膜および/または第2絶縁膜から望ま
しくない物質が第1絶縁膜中に拡散するのを防止する保
護膜として作用させることができる。
It is desirable that a third insulating film having an etching characteristic different from that of the first insulating film is laminated on the first conductor film. As the material of the third insulating film, a material is selected that does not cause an undesired substance to diffuse into the first insulating film by heating for reflow of the first and second insulating films. Thereby, in the step of exposing the first conductive film by removing the first insulating film, the end point of the etching can be easily detected by the third insulating film on the first conductive film, and the third insulating film on the first conductive film can be easily detected by heating at the time of reflow. The first insulating film and / or the second insulating film may function as a protective film that prevents undesired substances from diffusing into the first insulating film.

【0017】本発明において典型的には、多結晶シリコ
ン膜とシリコン窒化膜とをこの順で積層することにより
第1の導電体膜を形成し、第1および第2の絶縁膜とし
て不純物を含有したシリコン酸化膜を形成し、フッ酸を
含む溶液によるエッチングにより第1の絶縁膜の第1の
領域を覆う部分を除去して第1の導電体膜を露出させ、
第2の絶縁膜を形成した後に熱処理することによって第
1および第2の絶縁膜をリフローする。
In the present invention, typically, a first conductor film is formed by laminating a polycrystalline silicon film and a silicon nitride film in this order, and the first and second insulating films contain impurities. Forming a silicon oxide film, removing a portion of the first insulating film covering the first region by etching with a solution containing hydrofluoric acid to expose the first conductor film,
The first and second insulating films are reflowed by performing a heat treatment after the formation of the second insulating film.

【0018】メモリの場合は、高低差の生ずるのはメモ
リセル領域と周辺回路領域との間のみであるためパター
ン的には比較的単純であり、且つ配線形成前であるから
熱処理温度の制約が緩い。本発明においては、このこと
を利用して配線平坦化時の問題を解消した。望ましい一
実施態様においては、メモリセル領域と周辺回路領域と
これらの間の境界領域とを画定し、メモリセル領域を覆
い境界領域まで延在する導電体膜パターンを形成し、全
面に例えばBPSG膜を形成した後に境界領域からメモ
リセル領域までの部分を除去し、次いで全面に再度例え
ばBPSG膜を形成し、両BPSG膜を熱処理してリフ
ローさせる。
In the case of a memory, the difference in elevation occurs only between the memory cell area and the peripheral circuit area, so that the pattern is relatively simple. loose. In the present invention, the problem at the time of flattening the wiring is solved by utilizing this fact. In a preferred embodiment, a memory cell region, a peripheral circuit region, and a boundary region therebetween are defined, and a conductor film pattern covering the memory cell region and extending to the boundary region is formed. Is formed, the portion from the boundary region to the memory cell region is removed, and then, for example, a BPSG film is formed again on the entire surface, and both BPSG films are heat-treated and reflowed.

【0019】最初のBPSG膜除去の際には、この下に
導電体膜パターンが存在するため、これが露出するまで
エッチングを続行すればよく、したがって、エッチング
制御が極めて容易である。このBPSG膜の形成とエッ
チングにより、局所的な凹凸は容易に平坦化され、SO
G等の特殊な材料を用いることなく、基板全体にわたっ
て必要な平坦化が達成される。
At the time of the first BPSG film removal, since the conductor film pattern exists under the BPSG film, the etching may be continued until the conductor film pattern is exposed. Therefore, the etching control is extremely easy. By the formation and etching of the BPSG film, local irregularities are easily flattened, and SO
The required planarization is achieved over the entire substrate without using a special material such as G.

【0020】以下に、実施例によって本発明を更に詳細
に説明する。
Now, the present invention will be described in further detail with reference to Examples.

【0021】[0021]

【実施例】〔実施例1〕本発明に従い、DRAMセルを
有する半導体装置を図2〜図7に示した手順で作成し
た。工程1(図2) 従来と同様の手順により、シリコン基板201上にフィ
ン型キャパシタを有するDRAMセル210と周辺回路
220を形成した。但し、セル210の対向電極パター
ン211を領域210と220との間の境界領域230
にまで延在させた点が従来と異なる。境界領域の幅
(W)は10μmとした。
Embodiment 1 According to the present invention, a semiconductor device having a DRAM cell was manufactured by the procedure shown in FIGS. Step 1 (FIG. 2) A DRAM cell 210 having a fin-type capacitor and a peripheral circuit 220 were formed on a silicon substrate 201 by a procedure similar to the conventional one . However, the counter electrode pattern 211 of the cell 210 is changed to the boundary region 230 between the regions 210 and 220.
Is different from the conventional one. The width (W) of the boundary region was 10 μm.

【0022】ここで、図2に示した構造は下記のように
構成されている。p型シリコン半導体基板201の表面
に、素子分離用のフィールド酸化膜202が設けられて
いる。フィールド酸化膜202で画定された活性領域に
は、ゲート酸化膜203が形成され、ゲート酸化膜20
3上からフィールド酸化膜202上に延在する1層目の
ポリシリコンから成るゲート電極204が形成されてい
る。ゲート電極204は、メモリセルのトランスファー
トランジスタのゲート電極とリード線とを同時に構成
し、周辺回路領域220ではMOSFETのゲート電極
を構成している。
Here, the structure shown in FIG. 2 is configured as follows. A field oxide film 202 for element isolation is provided on the surface of a p-type silicon semiconductor substrate 201. In the active region defined by the field oxide film 202, a gate oxide film 203 is formed.
3, a gate electrode 204 made of first-layer polysilicon extending over the field oxide film 202 is formed. The gate electrode 204 simultaneously forms the gate electrode of the transfer transistor of the memory cell and the lead line, and forms the gate electrode of the MOSFET in the peripheral circuit region 220.

【0023】ゲート電極204とフィールド酸化膜20
2をマスクとして形成されたn型拡散層205が、メモ
リセルのトランスファートランジスタと周辺回路MOS
FETのソース・ドレインを構成する。ゲート電極20
4とn型拡散層205を覆うSiO2 から成る絶縁膜2
06に形成されたコンタクトホール206Aを通して、
2層目ポリシリコン207がn型拡散層205とコンタ
クトしている。2層目ポリシリコン207は、メモリセ
ル領域210ではビット線を構成し、周辺回路領域22
0では後述する座蒲団(パッド層)を構成する。
Gate electrode 204 and field oxide film 20
2 as a mask, the n-type diffusion layer 205 is formed by a transfer transistor of a memory cell and a peripheral circuit MOS.
Constructs the source and drain of the FET. Gate electrode 20
4 and insulating film 2 of SiO 2 covering n-type diffusion layer 205
06 through the contact hole 206A formed in
Second-layer polysilicon 207 is in contact with n-type diffusion layer 205. The second-layer polysilicon 207 forms a bit line in the memory cell region 210 and the peripheral circuit region 22
A value of 0 constitutes a cushion (pad layer) described later.

【0024】2層目ポリシリコン207を覆う、SiO
2 とSiNの積層から成る絶縁膜208に形成されたコ
ンタクトホール208Aを通してフィン型の蓄積電極2
09が、メモリセルのトランスファートランジスタのド
レイン205に接続している。この蓄積電極209はメ
モリセル領域210にのみ形成されている。更に、蓄積
電極209を覆う誘電体膜(図示せず)を覆って、対向
電極211が形成されている。
SiO 2 covering the second-layer polysilicon 207
2 and the storage electrode 2 of the fin through the contact hole 208A formed in the insulating film 208 consisting of a stack of SiN
09 is connected to the drain 205 of the transfer transistor of the memory cell. The storage electrode 209 is formed only in the memory cell region 210. Further, a counter electrode 211 is formed so as to cover a dielectric film (not shown) covering the storage electrode 209.

【0025】ゲート電極204を厚さ1000Å、ビッ
ト線207を厚さ1000Å、蓄積電極209を全高3
000Å(500Åのフィンと500Åの隙間がそれぞ
れ3回ずつ繰り返されている)、および対向電極211
を厚さ800Åで形成したので、周辺回路領域220の
パターンが何も無い部分とメモリセル領域210との高
低差は約5800Åである。
The gate electrode 204 has a thickness of 1000 mm, the bit line 207 has a thickness of 1000 mm, and the storage electrode 209 has a total height of 3 mm.
000 ° (a 500 ° fin and a 500 ° gap are repeated three times each), and the counter electrode 211
Is formed with a thickness of 800 °, so that the height difference between the portion of the peripheral circuit region 220 where there is no pattern and the memory cell region 210 is about 5800 °.

【0026】なお、以下の図3〜図9においては、図面
を簡潔にするために上記参照符号の内、本発明の特徴に
直接関係しない構成要素を表示する参照符号202〜2
09は敢えて付すことを避けた。これらについては図2
を参照することとする。工程2(図3) 基板全面に、CVD法によりBPSG膜241をメモリ
セル領域210と周辺回路領域220の高低差分(本実
施例では5800Å)だけ成長させた。フォトリソグラ
フィー技術により、周辺回路220全面と境界領域23
0の一部とを覆うレジストパターン242を形成した。
その際、境界領域230内にあるレジストパターン24
2の縁部242Pは、対向電極211の延在部211P
の上方に位置するようにした。工程3(図4) レジスト242をマスクとしてBPSG膜241をCH
3 /Heにて異方性エッチングした後、レジスト24
2を除去した。これにより、周辺回路領域220から境
界領域230の周辺回路領域220寄りの部分230P
までを覆うように、BPSG膜241がパターニングさ
れた。ここでは異方性エッチングを行ったが、HF溶液
等の等方性エッチングを行ってもよい。いずれの場合に
も、対向電極211(例えば多結晶シリコンから成る)
の延在部211Pでエッチングが自動的に停止するの
で、エッチング終点制御を容易に行うことができる。
In FIG. 3 to FIG. 9 below, for simplicity of the drawings, reference numerals 202 to 2 denote components which are not directly related to the features of the present invention.
09 avoided dare to attach it. These are shown in FIG.
Will be referred to. Step 2 (FIG. 3) A BPSG film 241 was grown on the entire surface of the substrate by the CVD method by the difference in height between the memory cell region 210 and the peripheral circuit region 220 (5800 ° in this embodiment). The entire surface of the peripheral circuit 220 and the boundary region 23 are formed by photolithography technology.
A resist pattern 242 was formed to cover a part of 0.
At this time, the resist pattern 24 in the boundary region 230 is
The edge 242 </ b> P of the second electrode 242 </ b> P
So that it is located above Step 3 (FIG. 4) CHPS the BPSG film 241 using the resist 242 as a mask
After anisotropically etching with F 3 / He, resist 24
2 was removed. Thereby, the portion 230P of the boundary region 230 closer to the peripheral circuit region 220 from the peripheral circuit region 220
The BPSG film 241 was patterned so as to cover Here, anisotropic etching is performed, but isotropic etching such as an HF solution may be performed. In any case, the counter electrode 211 (for example, made of polycrystalline silicon)
Since the etching is automatically stopped at the extending portion 211P, the end point of the etching can be easily controlled.

【0027】RIE法によりエッチングを行う場合に
は、対向電極211が露出した時点でプラズマの発光ス
ペクトルが変化するので、これをエッチング終点検出に
用いると良い。対向電極211がメモリセル210全体
を覆っており、基板面積中に占める割合が大きいので、
このような終点検出が容易に行える。また、境界領域2
30の幅(W)を適宜大きく設定することができるの
で、HF等による等方性エッチングを用いることができ
る。この場合、例えば多結晶シリコンから成る対向電極
211はほとんどエッチングされないので、エッチング
時間が過剰となっても支障は生じない。
When etching is performed by the RIE method, the emission spectrum of the plasma changes when the counter electrode 211 is exposed, and this is preferably used for detecting the etching end point. Since the counter electrode 211 covers the entire memory cell 210 and accounts for a large proportion of the substrate area,
Such end point detection can be easily performed. Also, the boundary area 2
Since the width (W) of 30 can be set appropriately large, isotropic etching using HF or the like can be used. In this case, since the opposite electrode 211 made of, for example, polycrystalline silicon is hardly etched, no problem occurs even if the etching time is excessive.

【0028】このように、配線段差を平坦化する従来技
術に比べて、本発明ではエッチング制御を極めて容易に
行える点が大きな利点の一つである。工程4(図5) CVD法により、新たなBPSG膜243を、先のBP
SGパターン241の端部241Pとメモリセル210
との間の窪みを丁度埋める程度の厚さ(本実施例では2
500Åとした)に成長させた。但し、本実施例におい
ては次工程でリフローを実施するので、上記窪みの埋め
込みはあまり厳密に行う必要はない。工程5(図6) 窒素雰囲気中にて850℃で20分間の熱処理を行い、
BPSG膜241および242をリフローした。これに
より、局所的に浅い凹凸は若干残存したが、メモリセル
210と周辺220との大きな高低差は実質的に解消さ
れた。また、残存する局所的な凹凸もリフロー条件次第
で十分に平滑化することができる。
As described above, one of the great advantages of the present invention is that the etching control can be performed extremely easily, as compared with the conventional technique of flattening the wiring step. Step 4 (FIG. 5) A new BPSG film 243 is
The end 241P of the SG pattern 241 and the memory cell 210
And a thickness just enough to fill the depression between
500 °). However, in the present embodiment, since the reflow is performed in the next step, it is not necessary to bury the recesses strictly. Step 5 (FIG. 6) A heat treatment is performed at 850 ° C. for 20 minutes in a nitrogen atmosphere .
The BPSG films 241 and 242 were reflowed. As a result, although some shallow irregularities remained locally, a large difference in height between the memory cell 210 and the periphery 220 was substantially eliminated. Also, the remaining local irregularities can be sufficiently smoothed depending on the reflow conditions.

【0029】このようにリフロー処理を用いることがで
きるため、SOG等の特殊な材料を用いる必要がなく、
BPSGのような通常の材料で十分に平坦化することが
でき、極めて安定した製造が可能になる。この点も、従
来の平坦化技術に対する本発明の大きな利点の一つであ
る。工程6(図7) リソグラフィー技術により、上層配線との電気的接続を
取るためのスルーホール244を形成した。通常このス
ルーホール244は図示したように周辺回路に形成され
るので、厚いBPSG膜を貫通するため、従来に比べて
深くなる。この点を考慮して、拡散層205と配線とが
接続する部分には、ビット線と同じ材料のパッド層22
2(いわゆる「座蒲団」)を挿入してある。このパッド
層あるいは座蒲団に関しては、特開平1−120863
に詳述されている。このパッド層を設けたことによっ
て、比較的大きなスルーホールが実現できること、形状
の微妙な変化があっても隣接するゲート電極と短絡しな
いこと等の利点が得られる。
Since the reflow process can be used as described above, there is no need to use a special material such as SOG,
Normal material such as BPSG can be sufficiently flattened, and extremely stable production becomes possible. This is also one of the great advantages of the present invention over the conventional planarization technology. Step 6 (FIG. 7) Through holes 244 for making electrical connection with the upper layer wiring were formed by lithography technology. Normally, since this through hole 244 is formed in the peripheral circuit as shown, it penetrates through the thick BPSG film, so that the through hole 244 becomes deeper than the conventional one. In consideration of this point, the pad layer 22 made of the same material as the bit line is provided at a portion where the diffusion layer 205 and the wiring are connected.
2 (so-called "Zamadan") is inserted. Regarding this pad layer or seat cushion, see Japanese Patent Application Laid-Open No. 1-120863.
In detail. By providing this pad layer, advantages such as the fact that a relatively large through hole can be realized, and that even if there is a subtle change in the shape, a short circuit does not occur between adjacent gate electrodes are obtained.

【0030】次に、CVD法によりTi−TiN−Wを
連続的に成長させてスルーホール244を埋め込んだ
後、リソグラフィー技術により配線パターン245を形
成した。この配線パターン形成は、高低差のほとんど無
い平坦な状態で行うことができるので、従来技術におけ
る焦点深度の問題が解消され、極めて高精度に行うこと
ができる。 〔実施例2〕本発明に従い、実施例1と同様の手順によ
りDRAMセルを有する半導体装置を作製した。但し、
下記の点が実施例1と異なる。工程1(図8) 実施例1と同様の操作を行った。但し、多結晶シリコン
から成る対向電極211の上面をシリコン窒化膜215
で被覆した積層構造とした。工程2(図9) 基板全面に、シリコン酸化膜216を形成し、その上に
実施例1と同様にCVD法によりBPSG膜241をメ
モリセル領域210と周辺回路領域220の高低差分
(5800Å)だけ成長させた。フォトリソグラフィー
技術により、周辺回路220全面と境界領域230の一
部とを覆うレジストパターン242を形成した。その
際、境界領域230内にあるレジストパターン242の
縁部242Pは、対向電極211の延在部211Pの上
方に位置するようにした。
Next, after the Ti-TiN-W was continuously grown by the CVD method to fill the through holes 244, a wiring pattern 245 was formed by lithography. Since the wiring pattern can be formed in a flat state with almost no difference in height, the problem of the depth of focus in the related art is solved, and the wiring pattern can be formed with extremely high precision. Embodiment 2 According to the present invention, a semiconductor device having a DRAM cell was manufactured in the same procedure as in Embodiment 1. However,
The following points are different from the first embodiment. Step 1 (FIG. 8) The same operation as in Example 1 was performed. However, the upper surface of the counter electrode 211 made of polycrystalline silicon is
To form a laminated structure. Step 2 (FIG. 9) A silicon oxide film 216 is formed on the entire surface of the substrate, and a BPSG film 241 is formed on the silicon oxide film 216 by the CVD method in the same manner as in the first embodiment by the difference in height (5800 °) between the memory cell region 210 and the peripheral circuit region 220. Grew. A resist pattern 242 covering the entire peripheral circuit 220 and a part of the boundary region 230 was formed by photolithography. At this time, the edge 242P of the resist pattern 242 in the boundary region 230 is located above the extending portion 211P of the counter electrode 211.

【0031】レジスト242をマスクとしてBPSG膜
241およびシリコン酸化膜216をHF溶液中で等方
的にエッチングした後、レジスト242を除去した。こ
れにより、周辺回路領域220から境界領域230の周
辺回路領域220寄りの部分230Pまでを覆うよう
に、BPSG膜241がパターニングされた。このエッ
チングの際、シリコン窒化膜215がエッチングストッ
パとして作用し、多結晶シリコン211の表面は露出さ
れない。
After the BPSG film 241 and the silicon oxide film 216 were isotropically etched in an HF solution using the resist 242 as a mask, the resist 242 was removed. Thus, the BPSG film 241 is patterned so as to cover from the peripheral circuit region 220 to the portion 230P of the boundary region 230 near the peripheral circuit region 220. During this etching, the silicon nitride film 215 acts as an etching stopper, and the surface of the polycrystalline silicon 211 is not exposed.

【0032】以下は実施例1と同様の手順で平坦化、ス
ルーホール形成および配線形成を行った。本実施例にお
いては、対向電極の多結晶シリコン211がシリコン窒
化膜215で保護されているので、その上の形成された
BPSG膜241、243と直接接触することがない。
したがって、リフローのための熱処理時によってBPS
G膜からBやPが多結晶シリコン211中に拡散侵入す
ることがない。対向電極中の不純物濃度は、抵抗や結晶
粒成長に大きな影響を及ぼすため、不純物濃度に変動が
あるとこれらの特性に大きな変動が生じてしまう。この
点に関しては、特開平1−186655に詳述されてい
る。本実施例ではそのような望ましくない現象を簡便な
方法で防止することができる。
Thereafter, flattening, formation of through holes, and formation of wiring were performed in the same procedure as in Example 1. In this embodiment, since the polycrystalline silicon 211 of the counter electrode is protected by the silicon nitride film 215, it does not directly contact the BPSG films 241 and 243 formed thereon.
Therefore, depending on the heat treatment for reflow,
B and P do not diffuse into the polycrystalline silicon 211 from the G film. Since the impurity concentration in the counter electrode has a large effect on the resistance and the growth of crystal grains, if the impurity concentration fluctuates, these characteristics will fluctuate greatly. This point is described in detail in JP-A-1-186655. In this embodiment, such an undesirable phenomenon can be prevented by a simple method.

【0033】なお、不純物の拡散に関連して本発明は下
記の点でも利点がある。すなわち、本発明のように対向
電極上に最初のBPSGパターンを形成しない場合に
は、エッチングが過剰になるとトランジスタ領域のシリ
コン基板201が露出し、BPSGからの不純物拡散に
よってトランジスタが破壊される危険がある。このよう
な危険を回避するためにも、本発明に従ってリフローを
行う平坦化方法は非常に有利である。
The present invention has the following advantages in connection with the diffusion of impurities. That is, when the first BPSG pattern is not formed on the counter electrode as in the present invention, if the etching is excessive, the silicon substrate 201 in the transistor region is exposed, and there is a danger that the transistor will be destroyed by impurity diffusion from the BPSG. is there. In order to avoid such danger, a planarization method for performing reflow according to the present invention is very advantageous.

【0034】[0034]

【発明の効果】以上説明したように、本発明によれば、
DRAMあるいはSRAM等の半導体装置において、メ
モリセル領域の高さが大きくその周辺回路領域との間に
大きな段差が生じても、これら領域上を横断する上層の
配線を高精度にパターニングするのに十分な平坦化を行
うことができる。これによりメモリセル領域と周辺回路
領域の高低差を解消し、微細な配線パターンを形成する
ことができる。またα線ソフトエラーの防止をメモリセ
ル容量の増大によって行うことができるので、従来のよ
うにECCを用いる場合に比べて、高速動作を十分に確
保できる。
As described above, according to the present invention,
In a semiconductor device such as a DRAM or an SRAM, even if the height of a memory cell region is large and a large step is formed between the memory cell region and a peripheral circuit region, it is sufficient to pattern an upper layer wiring crossing over these regions with high precision. Flattening can be performed. As a result, the height difference between the memory cell region and the peripheral circuit region can be eliminated, and a fine wiring pattern can be formed. Further, since α-ray soft errors can be prevented by increasing the memory cell capacity, high-speed operation can be sufficiently ensured as compared with the conventional case using ECC.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)〜(c)は従来の平坦化方法の手順を示
す断面図である。
FIGS. 1A to 1C are cross-sectional views showing the procedure of a conventional planarization method.

【図2】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、メモリセ
ル領域から境界領域上に延在する対向電極を形成した段
階を示す。
FIG. 2 is a cross-sectional view showing a step in an example of a manufacturing procedure of a semiconductor device which performs planarization according to the present invention, and shows a stage in which a counter electrode extending from a memory cell region to a boundary region is formed.

【図3】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図2の段
階に続いて、基板全面を覆う第1の絶縁膜とその上のレ
ジストパターンを形成した段階を示す。
FIG. 3 is a cross-sectional view showing a step in an example of a manufacturing procedure of a semiconductor device for performing planarization according to the present invention. After the step of FIG. 2, a first insulating film covering the entire surface of the substrate and a resist pattern thereon Shows the stage at which was formed.

【図4】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図3の段
階に続いて、レジストをマスクとして第1の絶縁膜のエ
ッチングを行った段階を示す。
FIG. 4 is a cross-sectional view showing a step in an example of a manufacturing procedure of a semiconductor device for performing planarization according to the present invention, in which a first insulating film is etched using a resist as a mask, following the step of FIG. 3; Is shown.

【図5】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図4の段
階に続いて、更に基板全面に第2の絶縁膜を形成し、境
界領域に残された窪みを埋め込んだ段階を示す。
5 is a cross-sectional view showing a step in an example of a manufacturing procedure of a semiconductor device that performs planarization according to the present invention. After the step of FIG. 4, a second insulating film is further formed on the entire surface of the substrate, Shows the stage in which the remaining depression is embedded.

【図6】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図5の段
階に続いて、第1および第2の絶縁膜をリフローして平
坦な表面を持つ絶縁膜とした段階を示す。
FIG. 6 is a cross-sectional view showing a step in an example of a manufacturing procedure of a semiconductor device which performs planarization according to the present invention. After the step of FIG. 5, a flat surface is formed by reflowing the first and second insulating films. The step of forming an insulating film having the following is shown.

【図7】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図5の段
階に続いて、絶縁膜にスルーホールを形成した後、スル
ーホールの埋め込みおよび配線パターンの形成を行った
段階を示す。
FIG. 7 is a cross-sectional view showing a step in an example of a manufacturing procedure of a semiconductor device which performs planarization according to the present invention. After the step of FIG. 5, after forming a through-hole in an insulating film, embedding of the through-hole and The stage at which the wiring pattern is formed is shown.

【図8】本発明に従って平坦化を行う半導体装置の製造
手順の他の例における工程を示す断面図であり、メモリ
セル領域から境界領域上に延在する対向電極とその上を
被覆する窒化膜とを形成した段階を示す。
FIG. 8 is a cross-sectional view showing a step in another example of a manufacturing procedure of a semiconductor device for performing planarization according to the present invention, in which a counter electrode extending from a memory cell region to a boundary region and a nitride film covering the counter electrode; Shows the stage at which is formed.

【図9】本発明に従って平坦化を行う半導体装置の製造
手順の他の例における工程を示す断面図であり、図8の
段階に続いて、第1の絶縁膜を形成およびパターニング
した段階を示す。
9 is a cross-sectional view showing a step in another example of the manufacturing procedure of the semiconductor device for performing the planarization according to the present invention, and shows a stage in which a first insulating film is formed and patterned, following the stage in FIG. 8; .

【符号の説明】[Explanation of symbols]

10…基板 11…配線 12…絶縁膜 13…レジストパターン 14…絶縁膜 201…p型シリコン基板 202…素子分離用のフィールド酸化膜 203…ゲート酸化膜 204…1層目ポリシリコンから成るゲート電極 205…n型拡散層 206…SiO2 から成る絶縁膜 206A…コンタクトホール 207…2層目ポリシリコン 208…SiO2 とSiNの積層から成る絶縁膜 208A…コンタクトホール 209…フィン型蓄積電極 210…メモリセル領域 211…対向電極(多結晶シリコン) 211P…対向電極の延在部 215…窒化シリコン膜 216…シリコン酸化膜 220…周辺回路領域 222…パッド層あるいは「座蒲団」 230…境界領域 230P…境界領域230のメモリセル領域220寄り
の部分 241…第1の絶縁膜(BPSG膜) 242…レジストパターン 243…第2の絶縁膜(BPSG膜) 244…スルーホール 245…配線
DESCRIPTION OF SYMBOLS 10 ... Substrate 11 ... Wiring 12 ... Insulating film 13 ... Resist pattern 14 ... Insulating film 201 ... P-type silicon substrate 202 ... Field oxide film for element isolation 203 ... Gate oxide film 204 ... Gate electrode 205 made of first layer polysilicon 205 insulating film 206A ... contact hole 207 ... second layer polysilicon 208 ... comprised a laminate of SiO 2 and SiN insulating film 208A ... contact hole 209 ... fin type storage electrode 210 ... memory cells ... made of n-type diffusion layer 206 ... SiO 2 Area 211 ... Counter electrode (polycrystalline silicon) 211P ... Extension of the counter electrode 215 ... Silicon nitride film 216 ... Silicon oxide film 220 ... Peripheral circuit area 222 ... Pad layer or "Zamadan" 230 ... Boundary area 230P ... Boundary area 230 241 near the memory cell region 220 of the first Enmaku (BPSG film) 242 ... resist pattern 243: second insulating film (BPSG film) 244 ... through hole 245 ... wire

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (28)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 半導体基板上に第1素子領域と第2素子1. A first element region and a second element on a semiconductor substrate.
領域とこれら両者の間の境界領域とを備え、かつ前記第Region and a boundary region between the two, and
1素子領域に形成される少なくとも一部の要素が前記第At least some of the elements formed in one element region are
2素子領域に形成される要素よりも高く形成されてなShould not be formed higher than the elements formed in the two element region
り、And 前記第1素子領域に形成される一部の層が該境界領域にPart of the layer formed in the first element region is
延在してなる延在部と、An extending portion that extends, 該延在部の一部と前記第2素子領域とを覆う第1の絶縁First insulation covering a part of the extension and the second element region;
膜と、Membrane and 少なくとも該延在部を覆う第2の絶縁膜とを有してなA second insulating film covering at least the extension portion.
り、And 前記第1の絶縁膜と前記第2の絶縁膜とが互いに重なっThe first insulating film and the second insulating film overlap each other;
てできる絶縁膜の表面が実質的に平坦であることを特徴Characterized in that the surface of the insulating film formed is substantially flat
とする半導体装置。Semiconductor device.
【請求項2】 半導体基板上に第1素子領域と第2素子2. A first element region and a second element on a semiconductor substrate.
領域とこれら両者の間の境界領域とを備え、An area and a boundary area between the two, 該第1素子領域の一部の層が該境界領域に延在してなるPart of the first element region extends to the boundary region
延在部と、An extension, 該延在部の一部と前記第2素子領域とを覆う第1の絶縁First insulation covering a part of the extension and the second element region;
膜と、Membrane and 該第1の絶縁膜と該延在部とを覆う第2の絶縁膜と、A second insulating film covering the first insulating film and the extension, 該第1および第2の絶縁膜を貫いて開口されたスルーホA through hole opened through the first and second insulating films
ールと、And 該スルーホールを介して他と電気的に接続し且つ該第1Electrically connected to the other through the through hole and the first
素子領域から該第2素子領域まで延在する導電体膜とをA conductive film extending from the element region to the second element region.
有することを特徴とする半導体装置。A semiconductor device comprising:
【請求項3】 前記第1素子領域はメモリセル領域であ3. The first element region is a memory cell region.
り、かつ前記第2素子領域は周辺回路領域であることをAnd the second element region is a peripheral circuit region.
特徴とする請求項1記載の半導体装置。The semiconductor device according to claim 1, wherein:
【請求項4】 前記第1素子領域はメモリセル領域であ4. The first element region is a memory cell region.
り、かつ前記第2素子領域は周辺回路領域であることをAnd the second element region is a peripheral circuit region.
特徴とする請求項2記載の半導体装置。3. The semiconductor device according to claim 2, wherein:
【請求項5】 前記第1の絶縁膜の厚さが、前記第1素5. The method according to claim 1, wherein the first insulating film has a thickness equal to that of the first element.
子領域と前記第2素子領域との高低差に相当することをThat corresponds to the height difference between the element region and the second element region.
特徴とする請求項1乃至4記載の半導体装置。5. The semiconductor device according to claim 1, wherein:
【請求項6】 前記した第1素子領域の一部の層が、前6. A method according to claim 1, wherein a part of the first element region has a layer
記第1素子領域に含まれるメモリキャパシタの一方の電One of the memory capacitors included in the first element region;
極であることを特徴とする請求項3乃至5記載の半導体6. The semiconductor according to claim 3, which is a pole.
装置。apparatus.
【請求項7】 前記延在部は前記第1,第2の絶縁膜の7. The extended portion of the first and second insulating films
いずれとも異なるエッチング特性を有する絶縁膜からなInsulation films with different etching characteristics
ることを特徴とする請求項1 乃至6記載の半導体装置。7. The semiconductor device according to claim 1, wherein:
【請求項8】 前記第1の絶縁膜は、化学気相成長膜で8. The first insulating film is a chemical vapor deposition film.
あることを特徴とする請求項1乃至7記載の半導体装8. The semiconductor device according to claim 1, wherein:
置。Place.
【請求項9】 前記第1の絶縁膜は、不純物を含有して9. The method according to claim 1, wherein the first insulating film contains an impurity.
かつ加熱リフローされていることを特徴とする請求項8And heating and reflowing.
記載の半導体装置。13. The semiconductor device according to claim 1.
【請求項10】 前記第2の絶縁膜は、化学気相成長膜10. The second insulating film is a chemical vapor deposition film.
であることを特徴とする請求項1乃至9記載の半導体装10. The semiconductor device according to claim 1, wherein:
置。Place.
【請求項11】 前記第2の絶縁膜は、不純物を含有し11. The second insulating film contains an impurity.
てかつ加熱リフローされていることを特徴とする請求項And being heated and reflowed.
10記載の半導体装置。11. The semiconductor device according to item 10.
【請求項12】 半導体基板上に、周囲よりも高く回路12. A circuit on a semiconductor substrate higher than the surroundings.
要素部を形成し、該回路要素部をなす一部の層が該回路The element part is formed, and a part of the layer forming the circuit element part is
要素部の外側に伸びて延在部となる工程と、A step of extending outside the element part to become an extension part, 次いで、前記回路要素部と延在部とを含む基板全体を覆Next, the entire substrate including the circuit element portion and the extension portion is covered.
うように、第1の絶縁膜が被着形成される工程と、Forming a first insulating film, 次いで、少なくとも前記延在部の端の上にて前記第1のThen, at least over the end of the extension, the first
絶縁膜を覆い、該回路要素部の上にて該第1の絶縁膜をCovering the insulating film, and forming the first insulating film on the circuit element portion;
覆わないように形成したマスクを用いて、該第1の絶縁Using a mask formed so as not to cover, the first insulating
膜をエッチング除去する工程と、Etching and removing the film; 次いで、前記工程までの残余の構造の全面に、第2の絶Next, a second insulating layer is formed on the entire remaining structure up to the above step.
縁膜を形成することによって表面をより平坦化する工程Step of flattening the surface by forming an edge film
とを有する半導体装置の製造方法。A method for manufacturing a semiconductor device comprising:
【請求項13】 前記回路要素部に形成される回路要素13. A circuit element formed in the circuit element portion
はメモリセルであることを特徴とする請求項12記載のIs a memory cell.
半導体装置の製造方法。A method for manufacturing a semiconductor device.
【請求項14】 前記第1の絶縁膜の厚さが、前記回路14. The circuit according to claim 1, wherein a thickness of said first insulating film is equal to said circuit thickness.
要素部と他との高低差に相当することを特徴とする請求Claim corresponding to the height difference between the element part and the other
項12乃至13記載の半導体装置の製造方法。Item 14. The method for manufacturing a semiconductor device according to Item 12 or 13.
【請求項15】 前記回路素子部の一部の層が、前記回15. The semiconductor device according to claim 15, wherein a part of the circuit element portion is
路素子部に含まれるメモリキャパシタの一方の電極であOne electrode of the memory capacitor included in the
ることを特徴とする請求項12乃至14記載の半導体装15. The semiconductor device according to claim 12, wherein:
置の製造方法。Manufacturing method of the device.
【請求項16】 前記延在部が前記エッチング時、エッ16. The semiconductor device according to claim 16, wherein said extending portion is etched during said etching.
チングストッパ膜として働くことを特徴とする請求項12. The film according to claim 1, wherein the film functions as a chucking stopper film.
2乃至15記載の半導体装置の製造方法。16. A method for manufacturing a semiconductor device according to any one of Items 2 to 15.
【請求項17】 前記延在部はシリコン窒化膜からなる17. The extension part is made of a silicon nitride film.
ことを特徴とする請求項12乃至16記載の半導体装置17. The semiconductor device according to claim 12, wherein:
の製造方法。Manufacturing method.
【請求項18】 前記第1の絶縁膜は、化学気相成長に18. The method according to claim 18, wherein the first insulating film is formed by chemical vapor deposition.
よって形成されることを特徴とする請求項12乃至1718. It is formed by this.
記載の半導体装置の製造方法。The manufacturing method of the semiconductor device described in the above.
【請求項19】 前記第1の絶縁膜は不純物を含有して19. The first insulating film contains an impurity.
なるものとして被着形成され、かつ該被着形成の後に加And formed after the formation.
熱リフローされることを特徴とする請求項12乃至1819. Heat reflow is performed.
記載の半導体装置の製造方法。The manufacturing method of the semiconductor device described in the above.
【請求項20】 前記第2の絶縁膜は、化学気相成長に20. The method according to claim 19, wherein the second insulating film is formed by chemical vapor deposition.
よって形成されることを特徴とする請求項12乃至1920. It is formed by this.
記載の半導体装置の製造方法。The manufacturing method of the semiconductor device described in the above.
【請求項21】 前記第2の絶縁膜は不純物を含有して21. The second insulating film contains an impurity.
なるものとして被着形成され、かつ該被着形成の後に加And formed after the formation.
熱リフローされることを特徴とする請求項12乃至2021. Heat reflow
記載の半導体装置の製造方法。The manufacturing method of the semiconductor device described in the above.
【請求項22】 前記第1の絶縁膜と前記第2の絶縁膜22. The first insulating film and the second insulating film
とは、ともにBPSG膜であることを特徴とする請求項Wherein both are BPSG films.
18乃至21記載の半導体装置の製造方法。22. The method of manufacturing a semiconductor device according to any one of 18 to 21.
【請求項23】 前記表面をより平坦化する工程の後、23. After the step of flattening the surface,
残余の構造の上に導電膜を形成する工程を有することをHaving a step of forming a conductive film on the remaining structure
特徴とする請求項12乃至22記載の半導体装置の製造23. Manufacturing of a semiconductor device according to claim 12, wherein
方法。Method.
【請求項24】 半導体基板上に第1の領域と第2の領24. A first region and a second region on a semiconductor substrate.
域とこれら両者の間の境界領域とを画定する工程、Defining an area and a boundary area between the two, 該第1および第2の領域に第1の素子を形成する工程、Forming a first element in the first and second regions; 該第1の領域にのみ第2の素子を形成する工程、Forming a second element only in the first region; 該第1の領域から該境界領域まで延在する第1の導電体A first conductor extending from the first region to the boundary region
膜を形成する工程、Forming a film, 該基板の全面に第1の絶縁膜を形成する工程、Forming a first insulating film on the entire surface of the substrate; 該第1の絶縁膜の該第1の領域を覆う部分を除去するこRemoving a portion of the first insulating film covering the first region;
とにより該第1の導電体膜を露出させる工程、Exposing the first conductor film by: 該基板の全面に第2の絶縁膜を形成する工程、Forming a second insulating film on the entire surface of the substrate; 該第1および第2の絶縁膜を選択的に除去してスルーホThe first and second insulating films are selectively removed to form a through hole.
ールを形成する工程、Forming a tool, および該第1の領域から該第2の領域まで延在する第2And a second extending from the first region to the second region
の導電体膜を形成する工程を含むことを特徴とする半導A step of forming a conductive film of the semiconductor
体装置の製造方法。Manufacturing method of body device.
【請求項25】 前記第1の絶縁膜を除去して前記第125. The method according to claim 25, wherein the first insulating film is removed to remove the first insulating film.
の導電体膜を露出させるためのエッチングの際に、該第During the etching for exposing the conductive film of
1の導電体膜により該エッチングの終点検出を行うことDetecting the end point of the etching by the conductor film of 1.
を特徴とする請求項24記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 24, wherein:
【請求項26】 前記第1の素子がMOS型トランジス26. The device according to claim 26, wherein the first element is a MOS transistor.
タであり、前記第2の素子がキャパシタであることを特And the second element is a capacitor.
徴とする請求項24乃至25記載の半導体装置の製造方26. The method of manufacturing a semiconductor device according to claim 24, wherein
法。Law.
【請求項27】 前記第1の導電体膜が前記キャパシタ27. The method according to claim 27, wherein the first conductor film is a capacitor.
の一方の電極を形成することを特徴とする請求項26記27. The method according to claim 26, wherein one of the electrodes is formed.
載の半導体装置の製造方法。Manufacturing method of the semiconductor device described above.
【請求項28】 多結晶シリコン膜とシリコン窒化膜と28. A polycrystalline silicon film and a silicon nitride film
をこの順で積層することにより前記第1の導電体膜を形Are laminated in this order to form the first conductive film.
成し、And 前記第1および第2の絶縁膜として不純物を含有したシAs the first and second insulating films, a silicon-containing insulating film
リコン酸化膜を形成し、Forming a silicon oxide film, フッ酸を含む溶液によるエッチングにより前記第1の絶The first isolation is performed by etching with a solution containing hydrofluoric acid.
縁膜の前記第1の領域を覆う部分を除去して前記第1のRemoving a portion of the rim covering the first region to remove the first region;
導電体膜を露出させ、Exposing the conductor film, 前記第2の絶縁膜を形成した後に熱処理することによっAfter forming the second insulating film, heat treatment is performed.
て前記第1および第2の絶縁膜をリフローすることを特And reflowing the first and second insulating films.
徴とする請求項24から27までのいずれか1項記載の28. The method according to any one of claims 24 to 27, wherein
半導体装置の製造方法。A method for manufacturing a semiconductor device.
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