JP3154759B2 - デジタル・フィルタの演算データの遅延方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、遅延段数が順次増加す
る基本フィルタをカスケード接続することにより構成さ
れるデジタル・フィルタの演算のためにデータを遅延さ
せる方法に関する。より詳細には、音声合成，特にケプ
ストラムから対数振幅特性近似（LogMagnitude Approxi
mation ）フィルタ（以下ＬＭＡフィルタと略記する）
を用いて音声合成を行なうデジタル・フィルタの演算デ
ータの遅延方法に関する。

【０００２】

【従来の技術】音声合成に使用されているＬＭＡフィル
タは、人間の聴覚上重要な対数振幅スペクトルを近似し
て生成することができるデジタル・フィルタであり、図
１に示すような伝達関数を持ち、図２のシグナル・フロ
ー・グラフに示すように遅延段数が順次増加する基本フ
ィルタのカスケード接続により構成される。このフィル
タの演算を行うために、従来、各ステージの基本フィル
タに対してその基本フィルタの遅延段数と同数のデータ
を格納するデータ・バッファを用意し、各データ・バッ
ファの先頭アドレスにデータ（第１ステージの基本フィ
ルタのデータ・バッファに対しては新しいデータ、他の
ステージの基本フィルタのデータ・バッファに対しては
前ステージの基本フィルタの演算結果）を入力しつつ各
バッファのデータを１アドレスずつ移動させることによ
りデータを遅延させ、対応する基本フィルタの演算に必
要なタイミング数遅延されたデータを出力するようにし
ていた。しかしこの方法では、ソフトウェアにより実現
する場合には、総遅延段数が大きくなると、データの移
動のために多くの時間がかかるようになる。そのため、
音声合成をリアルタイムで行なう場合には、現在のハー
ドウェアの性能では、計算時間に対する制約から、対数
振幅スペクトルの近似精度を犠牲にして総遅延段数を減
らすことにより実現さぜる得なかった。

【０００３】そこで、対数振幅スペクトルの近似精度を
上げるにはフィルタの総遅延段数を増やす必要があり、
そのためにはデータの遅延処理の速度を上げる必要があ
った。それには、データの移動を伴わない遅延方式が有
効であった。この方法は、各基本フィルタに対してその
遅延段数と同数のデータを格納するデータ・バッファを
用いる点は上記方法と同様であるが、データは移動させ
ないで、タイミングの進行につれてデータの入力アドレ
スを変位させるものである。各アドレスのデータは、タ
イミングが１つ進むごとに１タイミング遅延が進む。格
納されているデータが所要タイミング数遅延され出力さ
れて不要になると、そのアドレスにデータが書き込まれ
る。そしてこのデータの入出力を行うために、各データ
・バッファに対してその入力アドレス及び出力アドレス
を指定するポインタを用い、各タイミングごとに各デー
タ・バッファのポインタの計算を行ない、入力アドレス
及び出力アドレスを決定していた。

【０００４】しかしながらこの方法は、ハードウェアに
より実現する場合には、多数のポインタを保持しなけれ
ばならない問題があった。また汎用のハードウェアで実
現するときは、複数のポインタを持つハードウェアは極
めて少ないのでメモリの１部をポインタとして使用する
のが通例であり、ポインタの計算に時間がかかるという
問題があった。さらにソフトウェアにより実現する場合
には、単１のＣＰＵでは１度に複数のポインタを計算す
ることができないためポインタの計算に時間がかかり、
複数のＣＰＵにより並列に計算しようとするとハードウ
ェアやプログラムが複雑になるという問題があった。

【０００５】

【発明の目的】本発明の目的は、ハードウェアで実現す
る場合多数のポインタを保持しなければならなず、ソフ
トウェアで実現する場合及び汎用のハードウェアで実現
する場合ポインタの計算に時間がかかるという従来技術
の欠点を解決する点に存する。

【０００６】

【発明の概要】本発明は、遅延段数が順次増加する基本
フィルタのカスケード接続により構成されるデジタル・
フィルタの各基本フィルタに対して，少なくとも遅延段
数が最大の基本フィルタの遅延データを格納可能な，同
サイズのデータ・バッファを割り当ててメモリ上に連続
して配置し、各データ・バッファにデータを書き込む入
力アドレスを、各データ・バッファの先頭アドレスから
の相対アドレスが互に等しくなる位置関係または各デー
タ・バッファからデータを読み出す出力アドレスの各デ
ータ・バッファの先頭アドレスからの相対アドレスが互
に等しくなるような位置関係に保ちながら、タイミング
の進行と共に各データ・バッファ内で循環変位させるこ
とにより上記課題を解決した。

【０００７】

【実施例】次に本発明のデジタル・フィルタの演算デー
タの遅延方法の実施例について、図を参照して説明す
る。

【０００８】説明を簡単にするために、ＬＭＡフィルタ
のデータ遅延部を簡略化した図３のような伝達関数を持
ち、図４のようなシグナル・フロー・グラフを持つデジ
タル・フィルタに対して本発明を適用した実施例につい
て説明する。

【０００９】図５は、データ・バッファの構成を示す。
この実施例では、カスケード接続された全ての基本フィ
ルタに対して、遅延段数が最大の基本フィルタの遅延段
数と同サイズ（サイズ４）のデータ・バッファを割り当
て、それらのデータ・バッファをメモリ内に連続して配
置している。

【００１０】なおデータ・バッファのサイズは、遅延段
数が最大の基本フィルタの遅延段数より大きくすること
もできる。

【００１１】図６は、各データ・バッファの入力アドレ
ス及び出力アドレスの位置関係とタイミングの進行によ
る変位を示す説明図である。

【００１２】この実施例では、図６に示すように、各デ
ータ・バッファの入力アドレスを、各データ・バッファ
の先頭アドレスからの相対アドレス（以下相対アドレス
という）が１ずつ増大する位置関係に保ちつつ、タイミ
ングの進行につれて１アドレスずつ進める（アドレスが
大きくなる方向に変位させる）。ただし各データ・バッ
ファの最後のアドレスを越えるときは、先頭アドレスに
戻すことにより、各データ・バッファ内で循環的に変位
させる。また、各データ・バッファの出力アドレスは相
対アドレスが等しくなるよう、入力アドレスの変位にし
たがって変位させる。なお基本フィルタの遅延段数が複
数段ずつ増加する場合には、各データ・バッファの相対
アドレスも同数のアドレスずつ増大させることにより、
各データ・バッファの出力アドレスの相対アドレスが等
しくなる。

【００１３】したがって、各データ・バッファの出力ア
ドレス間の差アドレスは、各データ・バッファのサイズ
に等しくなる。しかも各データ・バッファのサイズを等
しくしているので、各データ・バッファの出力アドレス
間の差アドレスは同じになる。

【００１４】またこの実施例では、ポインタｐを用いて
各データ・バッファの出力アドレスの相対アドレスを指
定している。したがって、ポインタｐの値と各データ・
バッファの入力アドレス及び出力アドレスの関係は次の
ようになる。

【００１５】いまタイミング１におけるポインタｐの値
を０とすると、各基本フィルタのデータ・バッファの出
力アドレスは、各データ・バッファの相対アドレスが０
のアドレス（先頭アドレス）になる。また、各基本フィ
ルタのデータ・バッファの入力アドレスは、ステージ１
の基本フィルタのデータ・バッファでは相対アドレスが
１のアドレス、ステージ２の基本フィルタのデータ・バ
ッファでは相対アドレスが２のアドレス、ステージ３の
基本フィルタのデータ・バッファでは相対アドレスが３
のアドレス、ステージ４の基本フィルタのデータ・バッ
ファでは相対アドレスが０のアドレス（最後のアドレス
を越えるので先頭アドレスに戻る）と出力アドレスとの
差アドレスが対応する基本フィルタの遅延段数と等しく
なる。したがって、各データ・バッファの入力アドレス
の相対アドレスは、図に示したように１ずつ大きくな
る。

【００１６】タイミング２ではポインタｐの値を１つ進
めて１とする。それにより、各基本フィルタのデータ・
バッファの出力アドレスは、タイミング１におけるアド
レスから１つ進んで、相対アドレスが１のアドレスにな
る。また入力アドレスも、タイミング１におけるアドレ
スから１つ進んで、ステージ１の基本フィルタのデータ
・バッファでは相対アドレスが２のアドレス、ステージ
２の基本フィルタのデータ・バッファでは相対アドレス
が３のアドレス、ステージ３の基本フィルタのデータ・
バッファでは相対アドレスが０（先頭アドレス）、ステ
ージ４の基本フィルタのデータ・バッファでは相対アド
レスが１のアドレスとなる。

【００１７】タイミング３及び４でも、同様に、ポイン
タｐの値を１つずつ進めて２及び３とする。それにより
各基本フィルタのデータ・バッファの出力アドレス及び
入力アドレスは、上記の規則にしたがって１ずつ進み、
図示のようになる。

【００１８】タイミング５では、ポインタｐの値を１進
めると４になり、ポインタの値が０の時の状態と同じに
なる。したがってタイミング５以降は、タイミング１か
ら４の状態の繰り返しになる。

【００１９】図７及び８は、各データ・バッファの出力
アドレス及び入力アドレスの、データ・バッファ全体の
先頭アドレス（ステージ１のデータ・バッファの先頭ア
ドレス）からの相対アドレスの算出方法と相対アドレス
を示す。

【００２０】図９は、フィルタ演算の開始から終了まで
のデータ・バッファに対するデータの入出力アルゴリズ
ムを示す。

【００２１】また図１０（ａ）及び（ｂ）は、それぞ
れ、各タイミングにおけるデータの出力アルゴリズム及
び入力アルゴリズムを示す。

【００２２】各タイミングにおいて、出力アルゴリズム
により各データ・バッファの出力アドレスから読み出さ
れたデータは演算回路（図示せず）に入力されて各基本
フィルタのフィルタ演算が実行され、各基本フィルタの
演算結果は入力アルゴリズムにより次ステージの基本フ
ィルタのデータ・バッファの入力アドレスに書き込まれ
る。なお、ステージ１の基本フィルタのデータ・バッフ
ァの入力アドレスには、新しいデータが書き込まれる。
また、最終ステージの基本フィルタの出力は、Ｄ−Ａ変
換されスピーカ駆動回路に入力される。

【００２３】この実施例では、上記のように、各データ
・バッファの出力アドレスの相対アドレスが等しくなる
ようにしているので、各データ・バッファの出力アドレ
スの差アドレスが等しくなる。そのため、ステージ１の
基本フィルタのデータ・バッファの出力アドレスを計算
すれば、ステージ２以降の基本フィルタのデータ・バッ
ファの出力アドレスは、その出力アドレスを１定数ずつ
シフトするだけで算出できる。

【００２４】次に本発明の他の実施例について説明す
る。

【００２５】図１１は、各データ・バッファの入力アド
レス及び出力アドレスの位置関係とタイミングの進行に
よる変位を示す説明図である。

【００２６】この実施例では、図１１に示すように、各
データ・バッファの入力アドレスを、各データ・バッフ
ァの先頭アドレスからの相対アドレスを等しく保ちなが
ら、タイミングの進行につれて循環変位させる。また、
各データ・バッファの出力アドレスは、相対アドレスが
１ずつ小さくなるよう、入力アドレスの変位にしたがっ
て変位させる。

【００２７】したがって、各データ・バッファの入力ア
ドレス間の差アドレスは、各データ・バッファのサイズ
に等しくなる。しかも各データ・バッファのサイズを等
しくしているので、各データ・バッファの入力アドレス
間の差アドレスは同じになる。

【００２８】またこの実施例では、ポインタｐを用いて
各データ・バッファの入力アドレスの相対アドレスを指
定している。したがって、ポインタｐの値と各データ・
バッファの入力アドレス及び出力アドレスの関係は次の
ようになる。

【００２９】いまタイミング１におけるポインタｐの値
を０とし、各データ・バッファの入力アドレスの相対ア
ドレスを１とする。すなわちポインタの値に１を加えた
値を各データ・バッファの入力アドレスの相対アドレス
とする。すると各データ・バッファの出力アドレスは、
上記の関係から、ステージ１の基本フィルタのデータ・
バッファでは相対アドレスが０のアドレス、ステージ２
の基本フィルタのデータ・バッファでは相対アドレスが
３のアドレス（先頭アドレスから最後のアドレスに戻
る）、ステージ３の基本フィルタのデータ・バッファで
は相対アドレスが２のアドレス、ステージ４の基本フィ
ルタのデータ・バッファでは相対アドレスが１のアドレ
スとなる。

【００３０】タイミング２ではポインタｐの値を１つ進
めて１とする。それにより、各基本フィルタのデータ・
バッファの入力アドレスは、タイミング１におけるアド
レスから１つ進んで、相対アドレスが２のアドレスにな
る。また出力アドレスも、タイミング１におけるアドレ
スから１つ進んで、ステージ１の基本フィルタのデータ
・バッファでは相対アドレスが１のアドレス、ステージ
２の基本フィルタのデータ・バッファでは相対アドレス
が０のアドレス、ステージ３の基本フィルタのデータ・
バッファでは相対アドレスが３（最後のアドレス）、ス
テージ４の基本フィルタのデータ・バッファでは相対ア
ドレスが２のアドレスとなる。

【００３１】タイミング３及び４では、ポインタｐの値
を１ずつ進めて２及び３とする。それにより、各基本フ
ィルタのデータ・バッファの入力アドレス及び出力アド
レスは、上記の規則にしたがって１ずつ進み、図示のよ
うになる。

【００３２】タイミング５では、ポインタｐの値を１進
めると４になり、ポインタの値が０のタイミング１の時
の状態に戻る。したがってタイミング５以降は、タイミ
ング１から４における状態の繰り返しになる。

【００３３】図１２及び１３は、各データ・バッファの
出力アドレス及び入力アドレスの、データ・バッファ全
体の先頭アドレス（ステージ１のデータ・バッファの先
頭アドレス）からの相対アドレスの算出方法と相対アド
レスを示す。

【００３４】フィルタ演算の開始から終了までのデータ
・バッファに対するデータの入出力アルゴリズムは、前
実施例と同じである。

【００３５】また図１４（ａ）及び（ｂ）は、それぞ
れ、各タイミングにおけるデータの出力アルゴリズム及
び入力アルゴリズムを示す。

【００３６】各タイミングにおいて、出力アルゴリズム
により各データ・バッファの出力アドレスから読み出さ
れたデータは演算回路（図示せず）に入力されて各基本
フィルタのフィルタ演算が実行され、各基本フィルタの
演算結果は入力アルゴリズムにより次ステージの基本フ
ィルタのデータ・バッファの入力アドレスに書き込まれ
る。なお、ステージ１の基本フィルタのデータ・バッフ
ァの入力アドレスには、新しいデータが書き込まれる。
また、最終ステージの基本フィルタの出力は、Ｄ−Ａ変
換されスピーカ駆動回路に入力される。

【００３７】この第２の実施例では、上記のように、各
データ・バッファの入力アドレスの相対アドレスが等し
くなるようにしているので、各データ・バッファの入力
アドレス間の差アドレスが等しくなる。そのため、ステ
ージ１の基本フィルタのデータ・バッファの入力アドレ
スを計算すれば、ステージ２以降の基本フィルタのデー
タ・バッファの入力アドレスは、その入力アドレスを１
定数ずつシフトするだけで算出できる。

【００３８】

【発明の効果】以上説明したように、本発明のデジタル
・フィルタの演算データの遅延方法は、各基本フィルタ
に対して，少なくとも遅延段数が最大の基本フィルタの
遅延データを格納可能なサイズの，同サイズのデータ・
バッファを割り当ててメモリ上に連続して配置し、各デ
ータ・バッファにデータを書き込む入力アドレスを、各
データ・バッファの先頭アドレスからの相対アドレスが
等しくなる位置関係または各データ・バッファから所要
のタイミング数遅延されたデータを読み出す出力アドレ
スの各データ・バッファの先頭アドレスからの相対アド
レスが等しくなるような位置関係に保ちながら、タイミ
ングの進行と共に各データ・バッファ内で循環変位させ
るので、各データ・バッファの入力アドレスまたは出力
アドレス間の差アドレスが等しくなる。そのため、ステ
ージ１のデータ・バッファの入力アドレスまたは出力ア
ドレスを計算すれば、ステージ２以降のデータ・バッフ
ァの入力アドレスまたは出力アドレスは、それを１定数
ずつシフトするだけで算出することができる。したがっ
て、ハードウェアで実現する場合、入力アドレスまたは
出力アドレスのポインタは１つだけ保持すればよく、従
来の方法に比べて保持すべきポインタの数が少なくな
る。またソフトウェアや汎用のハードウェアで実現する
場合には、遅延データの入力アドレスまたは出力アドレ
スの計算が簡単になり、ポインタの計算に要する時間が
大幅に短縮できる。

【図面の簡単な説明】

【図１】音声合成に使用されているＬＭＡフィルタの伝
達関数を示す図。

【図２】図１の伝達関数を実現するデジタル・フィルタ
の構成を示すシグナル・フロー・グラフを示す図。

【図３】本発明のデータ遅延方法を実施したデジタル・
フィルタの伝達関数を示す図。

【図４】図３の伝達関数を伝達関数を実現するデジタル
・フィルタの構成を示すシグナル・フロー・グラフを示
す図。

【図５】図４の構成によるフィルタ演算に対して本発明
のデータ遅延方法を実施したときのデータ・バッファの
構成の説明図。

【図６】本発明の実施例における各データ・バッファの
入力アドレス及び出力アドレスの位置関係とタイミング
の進行による変位を示す説明図。

【図７】本発明の実施例における各データ・バッファの
出力アドレスのデータ・バッファ全体の先頭アドレスか
らの相対アドレスの算出方法と相対アドレスを示す図。

【図８】本発明の実施例における各データ・バッファの
入力アドレスのデータ・バッファ全体の先頭アドレスか
らの相対アドレスの算出方法と相対アドレスを示す図。

【図９】フィルタ演算の開始から出力までのデータ・バ
ッファに対するデータの入出力アルゴリズムを示すフロ
ーチャート。

【図１０】(a) 及び(b) は本発明の実施例における各タ
イミングでのデータの出力アルゴリズム及び入力アルゴ
リズムを示すフローチャート。

【図１１】本発明の他の実施例における各データ・バッ
ファの入力アドレス及び出力アドレスの位置関係とタイ
ミングの進行による変位を示す説明図。

【図１２】本発明の他の実施例における各データ・バッ
ファの出力アドレスのデータ・バッファ全体の先頭アド
レスからの相対アドレスの算出方法と相対アドレスを示
す図。

【図１３】本発明の他の実施例における各データ・バッ
ファの入力アドレスのデータ・バッファ全体の先頭アド
レスからの相対アドレスの算出方法と相対アドレスを示
す図。

【図１４】(a) 及び(b) は本発明の他の実施例における
各タイミングでのデータの出力アルゴリズム及び入力ア
ルゴリズムを示す図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/02 601 H03H 17/06 615 H03H 17/06 653

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 遅延段数が順次増加する基本フィルタの
   カスケード接続により構成されるデジタル・フィルタの
   演算データの遅延方法であって、 各基本フィルタに対して，遅延段数が最大の基本フィル
   タの遅延データを格納可能なサイズの，同サイズのデー
   タ・バッファを割り当ててメモリ上に連続して配置し、
   各データ・バッファにデータを書き込む入力アドレス
   を、各データ・バッファの先頭アドレスからの相対アド
   レスが等しくなる位置関係に保ちつつ、タイミングの進
   行と共に各データ・バッファ内で循環変位させ、各デー
   タ・バッファの対応する基本フィルタの演算に必要なタ
   イミング数遅延されたデータを出力データとして読み出
   すべく出力アドレスを上記入力アドレスと同じタイミン
   グにて循環変位させたことを特徴とするデジタル・フィ
   ルタの演算データの遅延方法。
2. 【請求項２】 遅延段数が順次増加する基本フィルタの
   カスケード接続により構成されるデジタル・フィルタの
   演算データの遅延方法であって、 各基本フィルタに対して，遅延段数が最大の基本フィル
   タの遅延データを格納可能なサイズの，同サイズのデー
   タ・バッファを割り当ててメモリ上に連続して配置し、
   各データ・バッファの出力アドレスを各データ・バッフ
   ァの先頭アドレスからの相対アドレスが等しくなるよう
   な位置関係に保ちつつタイミングの進行と共に各データ
   ・バッファ内で循環変位させ、各データ・バッファにデ
   ータを書き込む入力アドレスを上記出力アドレスと同じ
   タイミングにて循環変位させたことを特徴とするデジタ
   ル・フィルタの演算データの遅延方法。
3. 【請求項３】 遅延段数の異なる基本フィルタをカスケ
   ードに接続して構成するディジタル・フィルタのデータ
   演算データの遅延装置であって、遅延段数が最大の基本フィルタの遅延データを格納可能
   なサイズの，同サイズの遅延データ・バッファを基本フ
   ィルタの数だけ連続して割り当てたメモリと、遅延デー
   タ・バッファ・サイズに等しい周期で１づつ変化するポ
   インタと、遅延データ・バッファ内の遅延データを抽出
   する遅延データ・アクセス部と、新規入力データを遅延
   データ・バッファ内に格納する新規データ格納部とを備
   え、 各ポインタは、遅延データ・バッファへデータを書き込
   む入力アドレスまたは 出力アドレスのいずれかを各デー
   タ・バッファの先頭アドレスからの相対アドレスが等し
   くなるような位置関係に保ちつつタイミングの進行と共
   に各データ・バッファ内で循環変位するようにしたもの
   であることを特徴とするデータ遅延装置。