JP3147727B2 - 情報処理装置及びその制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単一のチップ上に
設けられた中央演算処理装置（以下、「ＣＰＵ」と略称
する）とディジタル信号処理プロセッサ（以下、「ＤＳ
Ｐ」と略称する）とを含む情報処理装置及びその制御方
法に関する。

【０００２】

【従来の技術】図７は、ＣＰＵ７２０とＤＳＰ７７０と
を接続した従来の情報処理装置の構成を示す。ＣＰＵ７
２０とＤＳＰ７７０とは、それぞれ別々のチップ上に設
けられている。このような構成を有する従来の情報処理
装置では、ＣＰＵ７２０は、入出力ポートを介してＤＳ
Ｐ７７０を起動するのが一般的である。

【０００３】図７を参照して、ＣＰＵ７２０は、ＣＰＵ
７２０が実行すべき複数の命令を格納するメモリ７１１
と、メモリ７１１から出力される命令を解読し、解読さ
れた命令に応じて演算器、レジスタ等の被制御回路（不
図示）の動作を制御する制御回路７１２と、制御回路７
１２の制御によりメモリ７１１が読み出すべき命令の番
地を出力する命令ポインタ７１３と、出力ポート７１４
とを含んでいる。出力ポート７１４は、複数ビット（例
えば１６ビット）から構成され、そのうちの１ビット
（例えば最上位ビット）はＤＳＰ７７０に接続されてい
る。ＤＳＰ７７０に接続される１ビットの値は、制御回
路７１２によって０または１に設定され、出力ポート７
１４によって保持される。

【０００４】ＤＳＰ７７０は、出力ポート７１４の１ビ
ット（例えば最上位ビット）を入力とする入力ポート７
６０と、ＤＳＰ７７０が実行すべき複数の命令を格納す
るメモリ７６１と、メモリ７６１から出力する命令を解
読し、解読された命令又は入力ポート７６０の値に応じ
て演算器、レジスタ等の被制御回路（不図示）の動作を
制御する制御回路７６２と、制御回路７６２の制御によ
りメモリ７６１が読み出すべき命令の番地を出力する命
令ポインタ７６３とを含んでいる。制御回路７６２は、
入力ポート７６０の値が「０」の場合には、命令ポイン
タ７６３に予め設定された番地を書き込む。

【０００５】以下、ＣＰＵ７２０からＤＳＰ７７０によ
って実行される処理を起動する場合における従来の情報
処理装置の動作を説明する。

【０００６】ＣＰＵ７２０の出力ポート７１４の最上位
ビットがＤＳＰ７７０の入力ポート７６０に接続されて
いると仮定する。この場合、ＣＰＵ７２０は、予め
「１」に設定されている最上位ビットの値を「０」に書
き換えることにより、ＤＳＰ７７０に割り込み要求を出
力する。この最上位ビットの値の書き換えは、以下の３
つのステップを実行することにより達成される。すなわ
ち、（１）出力ポート７１４の内容をＣＰＵ７２０が内
蔵するレジスタ（不図示）に書き込み、（２）上記レジ
スタの最上位ビットを「０」に設定するため、ＣＰＵ７
２０に内蔵される算術論理演算回路（不図示）にて上記
レジスタとｘ’７ＦＦＦ’（ｘ’’は１６進数を表わ
す）との論理積を計算し、その計算結果を上記レジスタ
に格納し、（３）上記レジスタの値を出力ポート７１４
に書き込む。

【０００７】この最上位ビットの値はＤＳＰ７７０の入
力ポート７６０に書き込まれ、入力ポート７６０はその
値を制御回路７６２に出力する。制御回路７６２は入力
ポート７６０の値が「０」のとき、命令ポインタに予め
設定された値、例えばｘ’ＦＦＦ０’を強制的に書き込
む。このことにより、メモリのｘ’ＦＦＦ０’番地への
分岐が実行され、ＤＳＰ７７０は所定の処理を実行する
（割り込み処理の実行）。 このように、ＣＰＵからＤ
ＳＰによって実行される処理の起動は割り込みの形式で
行われる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た構成を有する情報処理装置では、割り込み要求を出力
するまでにＣＰＵ側で数ステップの処理を行う必要があ
り、また割り込み要求を受け取ったＤＳＰ側でも割り込
み処理を実行するまでには多くのマシンサイクルを必要
とすることから、ＤＳＰ側の処理を高速に起動すること
ができないという問題点があった。また、割り込み要求
を実現するためには、複数の命令を所定の順序で組み合
わせなければならないため、割り込み要求を実現する手
順が複雑でありメモリ７１１に格納されるプログラムの
構造も複雑となる。このため、プログラム作成時のプロ
グラマーの負担が大きく、またプログラムの可読性が低
いことから、プログラム作成後のテスト、デバッグ等の
効率が悪いという問題点を有していた。

【０００９】さらに、近年のＬＳＩ微細加工技術の著し
い進歩に伴い、アーキテクチャの異なる複数のプロセッ
サ、例えばＣＰＵとＤＳＰとを単一のチップ上に集積す
ることが可能となってきた。しかし、このような新しい
構成を考慮して、ＣＰＵからＤＳＰによって実行される
処理を起動する場合に好適な情報処理装置及びその制御
方法は提案されていなかった。

【００１０】本発明は、単一のチップ上に設けられたＣ
ＰＵとＤＳＰとを含む情報処理装置において、ＣＰＵが
ＤＳＰの処理の起動を容易にかつ高速に実行することが
可能な情報処理装置及びその制御方法を提供することを
目的とする。

【００１１】

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【課題を解決するための手段】 本発明の情報処理装置
は、単一のチップ上に設けられた第１プロセッサと第２
プロセッサとを有しており、第１プロセッサは、第１プ
ロセッサ内の処理を起動するのと同一の起動命令を用い
て、あたかもサブルーチンを呼び出すような手続きで第
２プロセッサの処理を起動する。

【００１８】該第１プロセッサは、複数の命令を格納す
る第１メモリであって、第１の範囲の番地が割り当てら
れた第１メモリと、該第１メモリに格納された該複数の
命令のうち読み出すべき１つの命令の番地を指定する第
１命令ポインタ手段と、該第１命令ポインタ手段によっ
て指定された番地に対応する命令を該第１メモリから読
み出す第１読み出し手段と、該第１読み出し手段によっ
て読み出された命令の実行を制御する第１制御手段とを
備えている。該第２プロセッサは、複数の命令を格納す
る第２メモリであって、該第１の範囲とは異なる第２の
範囲の番地が割り当てられた第２メモリと、該第２メモ
リに格納された該複数の命令のうち読み出すべき１つの
命令の番地を指定する第２命令ポインタ手段と、該第２
命令ポインタ手段によって指定された番地に対応する命
令を該第２メモリから読み出す第２読み出し手段と、該
第２読み出し手段によって読み出された命令の実行を制
御する第２制御手段とを備えている。該第１制御手段
は、該第１読み出し手段によって読み出された命令がサ
ブルーチンへの分岐を指示する単一の起動命令である場
合には、該起動命令が指しているサブルーチンの先頭番
地が該第１の範囲の番地と該第２の範囲の番地のいずれ
に含まれるかを判定し、該起動命令が指しているサブル
ーチンの先頭番地が該第１の範囲の番地に含まれる場合
には該第１命令ポインタ手段によって指定される命令の
番地を該起動命令が指しているサブルーチンの先頭番地
に設定し、該起動命令が指しているサブルーチンの先頭
番地が該第２の範囲の番地に含まれる場合には該第１命
令ポインタ手段の動作を停止又は継続させ、かつ、該起
動命令を示す情報を該第２プロセッサに送る。該第２制
御手段は、該第１プロセッサから該起動命令を示す情報
を受け取り、該起動命令を示す情報に応じて該第２命令
ポインタ手段によって指定される命令の番地を該起動命
令が指しているサブルーチンの先頭番地に設定する。

【００１９】第２プロセッサの処理の起動後、第１プロ
セッサはその動作を停止してもよいし継続してもよい。
第２プロセッサの処理の起動後に第１プロセッサがその
動作を停止する場合には、第２プロセッサの処理終了後
に第１プロセッサはその動作を再開する。第２プロセッ
サの処理の起動後も第１プロセッサがその動作を継続す
る場合には、第２プロセッサの処理終了後に第１プロセ
ッサの処理が所定の番地に分岐するように第１プロセッ
サが制御される。

【００２０】本発明の制御方法は、単一のチップ上に設
けられた第１プロセッサと第２プロセッサとを備えた情
報処理装置の制御方法であって、該第１プロセッサは、
第１の範囲の番地が割り当てられた第１メモリを有して
おり、該第２プロセッサは、該第１の範囲とは異なる第
２の範囲の番地が割り当てられた第２メモリを有してお
り、該第１メモリに格納された複数の命令のうち１つの
命令を提供するステップと、該命令がサブルーチンへの
分岐を指示する単一の起動命令であるか否かを判定する
ステップと、該命令が該起動命令であると判定された場
合には、該起動命令が指しているサブルーチンの先頭番
地が該第１の範囲の番地と該第２の範囲の番地のいずれ
に含まれるかを判定するステップと、該起動命令が指し
ているサブルーチンの先頭番地が該第１の範囲の番地に
含まれると判定された場合には、該起動命令に応じて該
第１プロセッサの動作を制御するステップと、該起動命
令が指しているサブルーチンの先頭番地が該第２の範囲
の番地に含まれると判定された場合には、該第１プロセ
ッサの動作を停止又は継続させ、かつ、該起動命令を示
す情報を該第２プロセッサに送るステップと、該第１プ
ロセッサから該起動命令を示す情報を受け取り、該起動
命令を示す情報に応じて該第２プロセッサの動作を制御
するステップとを包含する。

【００２１】

【００２２】本発明によれば、第１プロセッサに含まれ
る第１メモリから読み出された単一の起動命令（ｃａｌ
ｌ命令）が指しているサブルーチンの先頭番地に応じ
て、第１プロセッサに含まれる第１メモリをアクセスす
べきか第２プロセッサに含まれる第２メモリをアクセス
すべきかが決定される。第１プロセッサに含まれる第１
メモリをアクセスすべき場合には、その起動命令により
第１プロセッサに含まれる第１メモリが読み出すべき命
令の番地が所定の値に設定される。第２プロセッサに含
まれる第２メモリをアクセスすべき場合には、その起動
命令により、第２プロセッサに含まれる第２メモリが読
み出すべき命令の番地が所定の値に設定される。これに
より、プログラマーは実行すべきプログラムが第１プロ
セッサの第１メモリに格納されているか第２プロセッサ
の第２メモリに格納されているかに応じて異なる起動命
令を使い分けることなく、単一の起動命令（ｃａｌｌ命
令）を用いてコーディングすることができる。その結
果、プログラム作成の労力が大幅に削減される。また、
プログラムの可読性も向上するため、プログラムのテス
ト、デバッグ、再利用等が容易となる。さらに、第１プ
ロセッサと第２プロセッサとを接続するための入出力ポ
ートが不要であるため、第１プロセッサから第２プロセ
ッサの処理の起動を高速に行うことができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。

【００２４】（第１の実施例）図１は、本発明による第
１の実施例の情報処理装置の構成を示す。情報処理装置
は、ＣＰＵ１４０とＤＳＰ１９０とを含んでいる。ＣＰ
Ｕ１４０とＤＳＰ１９０とは、単一のチップ１００上に
設けられている。本実施例の情報処理装置では、ＣＰＵ
１４０はあたかもサブルーチンを呼び出すような手続き
でＤＳＰ１９０への処理を起動する。すなわち、ＤＳＰ
１９０の処理を起動後ＣＰＵ１４０はその動作を停止
し、ＤＳＰ１９０の処理終了後ＣＰＵ１４０はその動作
を再開する。

【００２５】ＣＰＵ１４０は、メモリ１１１と命令ポイ
ンタ１１３と制御部１１２とを含んでいる。メモリ１１
１には、実行すべき複数の命令が格納されている。メモ
リ１１１は、その複数の命令のうち命令ポインタ１１３
から出力されるアドレスに格納されている命令を読み出
す。メモリ１１１から読み出された命令は、制御部１１
２に供給される。制御部１１２は、メモリ１１１から読
み出された命令の実行を制御する。命令ポインタ１１３
は、制御信号１２２に応じてメモリ１１１から読み出す
べき命令のアドレスを出力する。命令ポインタ１１３に
は、メモリ１１１から読み出すべき命令のアドレス値が
設定される。命令ポインタ１１３は、制御信号１２２が
「１」の場合にはその値を１ずつ加算することにより更
新し、制御信号１２２が「０」の場合にはその値の更新
を停止する。

【００２６】制御部１１２は、命令デコーダ１１５と制
御回路１２０とを含んでいる。命令デコーダ１１５は、
メモリ１１１から読み出される命令を解読し、入力され
た命令に応じて制御信号１１６とアドレス１２４とを生
成する。制御回路１２０は、制御信号１１６と制御信号
１７２とに応じて制御信号１２２と制御信号１２６と制
御信号群１２８とを生成する。制御信号群１２８は、演
算器、レジスタ等の被制御回路（不図示）の動作を制御
するために使用される。

【００２７】ＤＳＰ１９０は、メモリ１６１と命令ポイ
ンタ１６３と命令デコーダ１７０と制御回路１８０とを
含んでいる。メモリ１６１には、実行すべき複数の命令
が格納されている。メモリ１６１は、その複数の命令の
うち命令ポインタ１６３から出力されるアドレスに格納
されている命令を読み出す。メモリ１６１から読み出さ
れた命令は、命令デコーダ１７０に供給される。命令デ
コーダ１７０は、メモリ１６１から読み出された命令を
解読し、入力された命令が「処理の終了を指示する命令
（ｒｅｔ命令）」である場合には制御信号１７２に
「１」を出力し、そうでない場合には制御信号１７２に
「０」を出力する。制御回路１８０は、ＣＰＵ１４０の
制御回路１２０から制御信号１２６を受け取り、制御信
号１２６の値が「１」のとき制御信号１８２を「１」と
する。命令ポインタ１６３は、メモリ１６１から読み出
す命令のアドレスを出力する。また、命令ポインタ１６
３は、ＣＰＵ１４０の命令デコーダ１１５からアドレス
１２４を受け取り、制御信号１８２が「１」のときアド
レス１２４を保持する。

【００２８】以下、上述した構成を有する本実施例の情
報処理装置の動作を説明する。

【００２９】命令ポインタ１１３は通常はその保持する
値を１ずつ加算しメモリ１１１が読み出す命令の番地を
出力する。メモリ１１１から読み出された命令は命令デ
コーダ１１５によって解読される。命令デコーダ１１５
は、入力された命令が「ＤＳＰ１９０の処理を起動する
命令（ｃａｌｌｄｓｐ命令）」であるとき、制御信号１
１６をアクティブにし、同時にアドレス１２４にＤＳＰ
１９０にて起動したいプログラムが格納されているメモ
リ１６１の先頭のアドレスを出力する。例えば、メモリ
１１１のｘ’０１００’番地に格納されている命令がｃ
ａｌｌｄｓｐｘ’０００５’であるとき、アドレス１２
４にｘ’０００５’を出力する。制御回路１２０は制御
信号１１６がアクティブであれば、制御信号１２２に
「０」を出力し、同時に制御信号１２６に「１」を出力
する。命令ポインタ１１３は制御信号１２２が「０」で
あるから、更新を停止し、次に実行すべきアドレスを保
持し続ける。これによりＣＰＵ１４０内部の処理は停止
する。

【００３０】次に、ＤＳＰ１９０内部の制御回路１８０
は制御信号１２６が「１」であると、命令ポインタ１６
３にアドレス１２４の値を書き込むよう制御信号１８２
に「１」を出力する。命令ポインタ１６３は制御信号１
８２が「１」であるのでアドレス１２４の値をその内容
とし、メモリ１６１に出力する。すなわち、このとき命
令ポインタ１６３はメモリ１６１にｘ’０００５’を出
力する。以降、命令ポインタ１６３はその値を１ずつ加
算することによりメモリ１６１に格納されているプログ
ラムを実行する。

【００３１】メモリ１６１から読み出された命令が「処
理の終了を指示する命令（ｒｅｔ命令）」であるとき、
命令デコーダ１７０は制御信号１７２に「１」を出力
し、また、命令ポインタ１６３の動作を停止する指示を
出す。制御回路１２０は制御信号１７２が「１」である
と制御信号１２２に「１」を出力する。命令ポインタ１
１３は制御信号１２２が「１」であるのでその値の更新
を再開する。

【００３２】以上の動作を図８に示す。上記によりＣＰ
Ｕ１４０はあたかもサブルーチンを呼び出すような手続
きでＤＳＰ１９０への処理を起動する。またＤＳＰ１９
０が動作中ＣＰＵ１４０は停止し、ＤＳＰ１９０の処理
終了後ＣＰＵ１４０は動作を再開する。

【００３３】（第２の実施例）第１の実施例の情報処理
装置では、ＣＰＵがＤＳＰの処理を起動すると、その処
理が終了するまでＣＰＵの動作を停止することとしてい
た。第２の実施例の情報処理装置は、ＤＳＰの処理を起
動した後もＣＰＵが動作を継続することを可能として、
ＣＰＵとＤＳＰとの並列処理を実現するものである。

【００３４】図２は、本発明による第２の実施例の情報
処理装置の構成を示す。情報処理装置は、ＣＰＵ２４０
とＤＳＰ１９０とを含んでいる。ＣＰＵ２４０とＤＳＰ
１９０とは、単一のチップ１００上に設けられている。

【００３５】図２において、図１に示す情報処理装置の
構成要素と同一の構成要素には同一の番号を付してい
る。図１に示す情報処理装置の構成と異なる点は、命令
ポインタ１１３、命令デコーダ１１５及び制御回路１２
０をそれぞれ命令ポインタ２１３、命令デコーダ２１５
及び制御回路２２０で置き換えた点である。

【００３６】ＣＰＵ２４０は、メモリ１１１と命令ポイ
ンタ２１３と制御部２１２とを含んでいる。メモリ１１
１から読み出された命令は、制御部２１２に供給され
る。制御部２１２は、メモリ１１１から読み出された命
令の実行を制御する。命令ポインタ２１３は、制御信号
２２２に応じてメモリ１１１から読み出すべき命令のア
ドレスを出力する。命令ポインタ２１３には、メモリ１
１１から読み出すべき命令のアドレス値が設定される。
命令ポインタ２１３は、制御信号２２２が「１」の場合
にはアドレス２２８を保持し、制御信号２２２が「０」
の場合にはその値を１だけ加算することにより更新す
る。

【００３７】制御部２１２は、命令デコーダ２１５と制
御回路２２０とを含んでいる。命令デコーダ２１５は、
メモリ１１１から読み出される命令を解読し、入力され
た命令に応じて制御信号２１６とアドレス１２４とを生
成する。制御回路２２０は、制御信号２１６と制御信号
１７２とに応じて制御信号２２２とアドレス２２８と制
御信号１２６と制御信号群１２８とを生成する。制御信
号群１２８は、演算器、レジスタ等の被制御回路（不図
示）の動作を制御するために使用される。

【００３８】以下、上述した構成を有する本実施例の情
報処理装置の動作を説明する。

【００３９】図１に示す情報処理装置の動作と異なる点
は、ＤＳＰ１９０の動作中における命令ポインタ２１３
の制御と、メモリ１６１から読み出された命令がｒｅｔ
命令である場合の命令ポインタ２１３の制御である。

【００４０】メモリ１１１から読み出された命令はデコ
ーダ２１５によって解読される。命令デコーダ２１５
は、入力された命令が「ＤＳＰ１９０の処理を起動し、
かつ、ＣＰＵ２４０の動作を継続する命令（ｃａｌｌｄ
ｓｐ２命令）」であるとき、制御信号２１６をアクティ
ブにし、同時にアドレス１２４にＤＳＰ１９０にて起動
したいプログラムが格納されているメモリ１６１の先頭
のアドレスを出力する。例えば、メモリ１１１のｘ’０
１００’番地に格納されている命令がｃａｌｌｄｓｐ２
ｘ’０００５’であるとき、アドレス１２４にｘ’０
００５’を出力する。制御回路２２０は制御信号２１６
がアクティブであれば、制御信号２２２に「０」を出力
し続け、同時に制御信号１２６に「１」を出力する。命
令ポインタ２１３は制御信号２２２が「０」であるから
その値を更新し続ける。これによりＣＰＵ２４０は動作
し続ける。

【００４１】一方、メモリ１６１から読み出された命令
が「処理の終了を指示する命令（ｒｅｔ命令）」である
とき、命令デコーダ１７０は制御信号１７２に「１」を
出力し、また、命令ポインタ１６３の動作を停止する指
示を出す。制御回路２２０は制御信号１７２が「１」で
あると制御信号２２２に「１」を出力し、同時にアドレ
ス２２８に予め設定された値、例えばｘ’Ｆ０００’を
出力する。命令ポインタ２１３は制御信号２２２が
「１」であるのでアドレス２２８を保持し、同時に図示
しない記憶手段にアドレス２２８を保持する以前の値を
退避する。制御回路２２０は命令ポインタ２１３がアド
レス２２８を保持した後、制御信号２２２に「０」を出
力する。その結果、命令ポインタ２１３はアドレス２２
８の値を保持した後、その値を１だけ加算することによ
り更新する。これにより、メモリ１１１内の予め設定さ
れたアドレス２２８（例えばｘ’Ｆ０００’）から処理
が実行される。

【００４２】以上の動作を図９に示す。上記によりＣＰ
Ｕ２４０はあたかもサブルーチンを呼び出すような手続
きでＤＳＰ１９０への処理を起動する。またＤＳＰ１９
０が動作中においてもＣＰＵ２４０は動作しており、Ｄ
ＳＰ１９０の処理終了後ＣＰＵ２４０は予め設定された
アドレス２２８に分岐することによりＤＳＰ１９０にお
ける処理の終了を認識する。

【００４３】（第３の実施例）第３の実施例の情報処理
装置では、ＤＳＰの処理が終了したか否かを監視するた
めに使用されるレジスタがＣＰＵに設けられている。Ｄ
ＳＰの処理が終了した場合には、そのレジスタに所定の
値が書き込まれる。ＣＰＵは、メモリから読み出された
命令が特定の分岐命令（ｊｍｐｒｅｇ命令）である場合
には、そのレジスタの値を参照する。このようにして、
ＣＰＵは、ｊｍｐｒｅｇ命令の実行によりＤＳＰの処理
が終了したか否かを監視する。そのレジスタの値が所定
の値である場合には、ＣＰＵの処理がｊｍｐｒｅｇ命令
によって指定されたアドレスに分岐する。これにより、
ＣＰＵはＤＳＰにおける処理の終了を認識する。

【００４４】図３は、本発明による第３の実施例の情報
処理装置の構成を示す。情報処理装置は、ＣＰＵ３４０
とＤＳＰ１９０とを含んでいる。ＣＰＵ３４０とＤＳＰ
１９０とは、単一のチップ１００上に設けられている。

【００４５】図３において、図２に示す情報処理装置の
構成要素と同一の構成要素には同一の番号を付してい
る。図２に示す情報処理装置の構成と異なる点は、命令
デコーダ２１５及び制御回路２２０をそれぞれ命令デコ
ーダ３１５及び制御回路３２０で置き換え、レジスタ３
３０を追加した点である。

【００４６】ＣＰＵ３４０は、メモリ１１１と命令ポイ
ンタ２１３と制御部３１２とを含んでいる。メモリ１１
１から読み出された命令は、制御部３１２に供給され
る。制御部３１２は、メモリ１１１から読み出された命
令の実行を制御する。命令ポインタ２１３は、制御信号
３２２に応じてメモリ１１１から読み出すべき命令のア
ドレスを出力する。命令ポインタ２１３には、メモリ１
１１から読み出すべき命令のアドレス値が設定される。
命令ポインタ２１３は、制御信号３２２が「１」の場合
にはアドレス３２８を保持し、制御信号３２２が「０」
の場合にはその値を１だけ加算することにより更新す
る。

【００４７】制御部３１２は、命令デコーダ３１５と制
御回路３２０とを含んでいる。命令デコーダ３１５は、
メモリ１１１から読み出される命令を解読し、入力され
た命令に応じて制御信号３１６と制御信号３１７とアド
レス１２４とを生成する。制御回路３２０は、制御信号
３１６と制御信号３１７とレジスタ３３０の値とに応じ
て制御信号３２２とアドレス３２８と制御信号１２６と
制御信号群１２８とを生成する。制御信号群１２８は、
演算器、レジスタ等の被制御回路（不図示）の動作を制
御するために使用される。

【００４８】以下、上述した構成を有する本実施例の情
報処理装置の動作を説明する。

【００４９】図２に示す情報処理装置の動作と異なる点
は、メモリ１６１から読み出された命令がｒｅｔ命令で
ある場合の命令ポインタ２１３の制御である。

【００５０】メモリ１１１から読み出された命令はデコ
ーダ３１５によって解読される。命令デコーダ３１５
は、入力された命令が「ＤＳＰ１９０の処理を起動し、
かつ、ＣＰＵ３４０の動作を継続する命令（ｃａｌｌｄ
ｓｐ２命令）」であるとき、制御信号３１６をアクティ
ブにし、同時にアドレス１２４にＤＳＰ１９０にて起動
したいプログラムが格納されているメモリ１６１の先頭
のアドレスを出力する。例えば、メモリ１１１のｘ’０
１００’番地に格納されている命令がｃａｌｌｄｓｐ２
ｘ’０００５’であるとき、アドレス１２４にｘ’０
００５’を出力する。制御回路３２０は制御信号２１６
がアクティブであれば、制御信号３２２に「０」を出力
し続け、同時に制御信号１２６に「１」を出力する。命
令ポインタ２１３は制御信号３２２が「０」であるから
その値を更新し続ける。これによりＣＰＵ３４０は動作
し続ける。

【００５１】一方、メモリ１６１から読み出された命令
が「処理の終了を指示する命令（ｒｅｔ命令）」である
とき、命令デコーダ１７０は制御信号１７２に「１」を
出力し、また、命令ポインタ１６３の動作を停止する指
示を出す。制御信号１７２が「１」のときレジスタ３３
０は「１」に設定される。命令デコーダ３１５は、メモ
リ１１１から読み出された命令が「レジスタ３３０の状
態を調べ、レジスタ３３０の値が「１」のとき特定のア
ドレスに分岐する命令（ｊｍｐｒｅｇ命令）」であると
き、制御信号３１７をアクティブにする。制御回路３２
０は制御信号３１７がアクティブであれば、レジスタ３
３０の内容を読み出し、その値が「１」のとき制御信号
３２２に「１」を出力し、同時にアドレス３２８にｊｍ
ｐｒｅｇ命令で指定される分岐先アドレスを出力する。
例えばメモリ１１１から読み出された命令がｊｍｐｒｅ
ｇ ｘ’０３００’命令のとき、アドレス３２８にｘ’
０３００’を出力する。命令ポインタ２１３は制御信号
３２２が「１」であるのでアドレス３２８を（ｘ’０３
００’）保持する。制御回路３２０は命令ポインタ２１
３がアドレス３２８を保持した後、制御信号３２２に
「０」を出力する。その結果、命令ポインタ２１３はア
ドレス３２８の値を保持した後、その値を１だけ加算す
ることにより更新する。これにより、メモリ１１１のア
ドレス３２８（ｘ’０３００’）から処理が実行され
る。

【００５２】以上の動作を図１０に示す。上記によりＣ
ＰＵ３４０はあたかもサブルーチンを呼び出すような手
続きでＤＳＰ１９０への処理を起動する。またＤＳＰ１
９０が動作中においてもＣＰＵ３４０は動作しており、
ＤＳＰ１９０の処理終了後ＣＰＵ３４０はメモリ１１１
に格納したプログラムの命令（ｊｍｐｒｅｇ命令）でレ
ジスタ３３０の値、すなわちＤＳＰ１９０の処理が終了
したか否かを監視し、ＤＳＰ１９０の処理終了後、ｊｍ
ｐｒｅｇ命令で指定されたアドレスに分岐することによ
りＤＳＰ１９０における処理の終了を認識する。

【００５３】（第４の実施例）第４の実施例の情報処理
装置では、ＤＳＰの動作中にＣＰＵの動作を停止させる
か継続されるかを示す情報を格納するレジスタがＣＰＵ
に設けられている。ＣＰＵは、そのレジスタの内容に応
じてＤＳＰの動作中におけるＣＰＵの動作の停止／継続
を切り換える。この切り換えは、第１の実施例で言及し
たｃａｌｌｄｓｐ命令の機能と第２の実施例で言及した
ｃａｌｌｄｓｐ２命令の機能とを１つの命令（ｃａｌｌ
ｄｓｐ３命令）で実現することを可能にする。

【００５４】図４は、本発明による第４の実施例の情報
処理装置の構成を示す。情報処理装置は、ＣＰＵ４４０
とＤＳＰ１９０とを含んでいる。ＣＰＵ４４０とＤＳＰ
１９０とは、単一のチップ１００上に設けられている。

【００５５】図４において、図２に示す情報処理装置の
構成要素と同一の構成要素には同一の番号を付してい
る。図２に示す情報処理装置の構成と異なる点は、命令
ポインタ２１３、命令デコーダ２１５及び制御回路２２
０をそれぞれ命令ポインタ４１１３、命令デコーダ４１
５及び制御回路４２０で置き換え、レジスタ４３２を追
加した点である。

【００５６】ＣＰＵ４４０は、メモリ１１１と命令ポイ
ンタ４１３と制御部４１２とを含んでいる。メモリ１１
１から読み出された命令は、制御部４１２に供給され
る。制御部４１２は、メモリ１１１から読み出された命
令の実行を制御する。命令ポインタ４１３は、制御信号
４２２及び４２３に応じてメモリ１１１から読み出すべ
き命令のアドレスを出力する。命令ポインタ４１３に
は、メモリ１１１から読み出すべき命令のアドレス値が
設定される。命令ポインタ４１３は、制御信号４２２の
値が「１」の場合に保持している値を１だけ加算するこ
とにより更新し、制御信号４２２の値が「０」の場合に
保持している値の更新を停止する。また、命令ポインタ
４１３は、制御信号４２３の値が「１」の場合にはアド
レス４２８を新たに保持する。

【００５７】制御部４１２は、命令デコーダ４１５と制
御回路４２０とを含んでいる。命令デコーダ４１５は、
メモリ１１１から読み出される命令を解読し、入力され
た命令に応じて制御信号４１６とアドレス１２４とを生
成する。制御回路４２０は、制御信号４１６と制御信号
１７２とレジスタ４３２の内容とに応じて制御信号４２
２と制御信号４２３とアドレス４２８と制御信号１２６
と制御信号群１２８とを生成する。制御信号群１２８
は、演算器、レジスタ等の被制御回路（不図示）の動作
を制御するために使用される。

【００５８】以下、上述した構成を有する本実施例の情
報処理装置の動作を説明する。

【００５９】図２に示す情報処理装置の動作と異なる点
は、レジスタ４３２の内容に応じて命令ポインタ４１３
の制御が切り換えらえれる点である。その結果、レジス
タ４３２の内容に応じて、ＤＳＰ１９０の動作中におけ
るＣＰＵ４４０の動作の停止／継続が切り換えられる。

【００６０】レジスタ４３２には、図示しないデータバ
スを介して「０」又は「１」のいずれかの値が予め設定
される。

【００６１】レジスタ４３２に予め設定された値が
「０」の場合の処理を説明する。メモリ１１１から読み
出された命令は命令デコーダ４１５によって解読され
る。命令デコーダ４１５は、入力された命令がｃａｌｌ
ｄｓｐ３命令であるとき、制御信号４１６をアクティブ
にし、同時にアドレス１２４にＤＳＰ１９０にて起動し
たいプログラムが格納されているメモリ１６１の先頭の
アドレスを出力する。例えば、メモリ１１１のｘ’０１
００’番地に格納されている命令がｃａｌｌｄｓｐ３
ｘ’０００５’であるとき、アドレス１２４にｘ’００
０５’を出力する。制御回路４２０は制御信号４１６が
アクティブであれば、制御信号４２２に「０」を出力
し、命令ポインタ４１３の更新を停止し、同時に制御信
号１２６に「１」を出力する。制御回路４２０は制御信
号１７２が「１」であると制御信号４２２に「１」を出
力する。命令ポインタ４１３は制御信号４２２が「１」
であるのでその値の更新を再開する。

【００６２】レジスタ４３２に予め設定された値が
「１」の場合の処理を説明する。メモリ１１１から読み
出された命令は命令デコーダ４１５によって解読され
る。命令デコーダ４１５は、入力された命令がｃａｌｌ
ｄｓｐ３命令であるとき、制御信号４１６をアクティブ
にし、同時にアドレス１２４にＤＳＰ１９０にて起動し
たいプログラムが格納されているメモリ１６１の先頭の
アドレスを出力する。例えば、メモリ１１１のｘ’０１
００’番地に格納されている命令がｃａｌｌｄｓｐ３
ｘ’０００５’であるとき、アドレス１２４にｘ’００
０５’を出力する。制御回路４２０は制御信号４１６が
アクティブであれば、制御信号４２２に「１」を出力し
続け、同時に制御信号１２６に「１」を出力する。命令
ポインタ４１３は制御信号４２２が「１」であるからそ
の値を更新し続け、これによりＣＰＵ４４０は動作し続
ける。制御回路４２０は制御信号１７２が「１」である
と制御信号４２３に「１」を出力し、同時にアドレス４
２８に予め設定された値、例えばｘ’Ｆ０００’を出力
する。命令ポインタ４１３は制御信号４２３が「１」で
あるのでアドレス４２８を保持し、同時に図示しない記
憶手段にアドレス４２８を保持する以前の値を退避す
る。制御回路４２０は命令ポインタ４１３がアドレス４
２８を保持した後、制御信号４２３に「０」を出力す
る。その結果、命令ポインタ４１３はアドレス４２８の
値を保持した後、その値を１だけ加算することにより更
新する。これにより、メモリ１１１内の予め設定された
アドレス４２８（例えばｘ’Ｆ０００’）から処理が実
行される。

【００６３】このようにして、レジスタ４３２に予め設
定された値に応じて、第１の実施例で言及したｃａｌｌ
ｄｓｐ命令の機能と第２の実施例で言及したｃａｌｌｄ
ｓｐ２命令の機能とを１つの命令（ｃａｌｌｄｓｐ３命
令）で実現することができる。

【００６４】（第５の実施例）第１の実施例の情報処理
装置では、ｃａｌｌｄｓｐ命令は常にＤＳＰの処理を起
動するものであり、ＣＰＵのサブルーチンを実行すると
きには別の命令にて指示する必要があった。このため、
プログラマーは、使いたいプログラムがＣＰＵ内部のサ
ブルーチンであるかＤＳＰ内部のサブルーチンであるか
に応じて異なる命令を使い分ける必要があった。第５の
実施例の情報処理装置は、この点を改良するものであ
り、ＣＰＵ内部のサブルーチンであるかＤＳＰ内部のサ
ブルーチンであるかにかかわりなく、統一された単一の
命令（ｃａｌｌ命令）だけでＣＰＵでの処理の実行とＤ
ＳＰへの処理の起動とを行うことを可能とするものであ
る。図５は、本発明による第５の実施例の情報処理装置
の構成を示す。情報処理装置は、ＣＰＵ５４０とＤＳＰ
５９０とを含んでいる。ＣＰＵ５４０とＤＳＰ５９０と
は、単一のチップ５００上に設けられている。

【００６５】ＣＰＵ５４０は、メモリ５１１と命令ポイ
ンタ５１３と制御部５１２とを含んでいる。メモリ５１
１には、実行すべき複数の命令が格納されておりてい
る。また、メモリ５１１には、一定の範囲の番地が割り
当てられている。例えば、メモリ５１１には、０番地か
らｘ’３ＦＦ’番地の１０２４語が割り当てられる。メ
モリ５１１は、その複数の命令のうち命令ポインタ５１
３から出力されるアドレスに格納されている命令を読み
出す。メモリ５１１から読み出された命令は、制御部５
１２に供給される。制御部５１２は、メモリ５１１から
読み出された命令の実行を制御する。命令ポインタ５１
３は、制御信号５２２及び５２３に応じてメモリ５１１
から読み出すべき命令のアドレスを出力する。命令ポイ
ンタ５１３には、メモリ５１１から読み出すべき命令の
アドレス値が設定される。命令ポインタ５１３は、制御
信号５２２が「１」の場合にはその値を１だけ加算する
ことにより更新し、制御信号５２２が「０」の場合には
その値の更新を停止する。また、命令ポインタ５１３
は、制御信号５２３が「１」の場合にはアドレス５１８
の内容を保持する。

【００６６】制御部５１２は、命令デコーダ５１５と制
御回路５２０とを含んでいる。命令デコーダ５１５は、
メモリ５１１から読み出される命令を解読し、入力され
た命令に応じて制御信号５１６とアドレス５１８とを生
成する。制御回路５２０は、制御信号５１６とアドレス
５１８と制御信号５７２とに応じて制御信号５２２と制
御信号５２３と制御信号５２６と制御信号群５２８とを
生成する。制御信号群５２８は、演算器、レジスタ等の
被制御回路（不図示）の動作を制御するために使用され
る。

【００６７】ＤＳＰ５９０は、メモリ５６１と命令ポイ
ンタ５６３と命令デコーダ５７０と制御回路５８０とを
含んでいる。メモリ５６１には、実行すべき複数の命令
が格納されている。メモリ５６１には、メモリ５１１に
割り当てられた範囲とは異なる範囲の番地が割り当てら
れている。例えば、メモリ５６１には、ｘ’４００’番
地からｘ’７ＦＦ’番地の１０２４語が割り当てられ
る。メモリ５６１は、その複数の命令のうち命令ポイン
タ５６３から出力されるアドレスに格納されている命令
を読み出す。メモリ５６１から読み出された命令は、命
令デコーダ５７０に供給される。命令デコーダ５７０
は、メモリ５６１から読み出された命令を解読し、入力
された命令が「処理の終了を指示する命令（ｒｅｔ命
令）」である場合には制御信号５７２に「１」を出力
し、そうでない場合には制御信号５７２に「０」を出力
する。制御回路５８０は、ＣＰＵ５４０の制御回路５２
０から制御信号５２６を受け取り、制御信号５２６の値
が「１」のとき制御信号５８２を「１」とする。命令ポ
インタ５６３は、メモリ５６１から読み出す命令のアド
レスを出力する。また、命令ポインタ５６３は、ＣＰＵ
５４０の命令デコーダ５１５からアドレス５１８を受け
取り、制御信号５８２が「１」のときアドレス５１８を
保持する。

【００６８】以下、上述した構成を有する本実施例の情
報処理装置の動作を説明する。

【００６９】命令ポインタ５１３は通常はその保持する
値を１ずつ加算しメモリ５１１が読み出す命令の番地を
出力する。メモリ５１１から読み出された命令は命令デ
コーダ５１５で解読される。命令デコーダ５１５は、入
力された命令がサブルーチンへの分岐を指示する命令
（ｃａｌｌ命令）であるとき、制御信号５１６をアクテ
ィブにし、ｃａｌｌ命令とともに指示されるメモリ５１
１またはメモリ５６１のサブルーチン先頭番地をアドレ
ス５１８に出力する。例えば、メモリ５１１のｘ’１０
０’番地に格納される命令がｃａｌｌ ｘ’２００’命
令であるとき、アドレス５１８にｘ’２００’を出力す
る。

【００７０】制御回路５２０は制御信号５１６がアクテ
ィブであればアドレス５１８の値を調べ、それがメモリ
５１１の番地であれば制御信号５２３に「１」、制御信
号５２６に「０」を出力する。命令ポインタ５１３は制
御信号５２３が「１」であるのでアドレス５１８の内容
を保持する。また、制御回路５８０は制御信号５２６が
「０」であるから制御信号５８２に「０」を出力する。
例えば、メモリ５１１から読みだされた命令がｃａｌｌ
ｘ’２００’であるとき、ｘ’２００’番地はメモリ
５１１の領域であるので、命令ポインタ５１３はｘ’２
００’を保持し、命令ポインタ５６３はその保持内容を
更新しない。以上の動作を図１１に示す。

【００７１】また、制御回路５２０は制御信号５１６が
アクティブであればアドレス５１８の値を調べ、それが
メモリ５６１の番地であれば制御信号５２２、５２３に
「０」、制御信号５２６に「１」を出力する。命令ポイ
ンタ５１３は制御信号５２２が「０」であるので更新を
停止する。また、制御回路５８０は制御信号５２６が
「１」であるから制御信号５８２に「１」を出力する。
例えば、メモリ５１１から読みだされた命令がｃａｌｌ
ｘ’５００’であるとき、ｘ’５００’番地はメモリ
５６１の領域であるので、命令ポインタ５１３はその値
の更新を停止し、命令ポインタ５６３はｘ’５００’を
保持の後、その値に１だけ加算することで順次メモリ５
６１にアドレスを出力し、メモリ５６１に格納されてい
る命令が実行される。以上の動作を図１２に示す。

【００７２】メモリ５６１から読み出された命令が処理
の終了を指示する命令（ｒｅｔ命令）であるとき、命令
デコーダ５７０は制御信号５７２に「１」を出力し、ま
た、命令ポインタ５６３の動作を停止する指示を出す。
制御回路５２０は制御信号５７２が「１」であると制御
信号５２２に「１」を出力する。命令ポインタ５１３は
制御信号５２２が「１」であるのでその値の更新を再開
する。

【００７３】このように、メモリ５１１とメモリ５６１
に異なる範囲の番地を割り付け、単一のｃａｌｌ命令で
示されるサブルーチンの先頭番地に応じて、メモリ５１
１へのアクセスとメモリ５６１へのアクセスとを自動的
に切り換えることにより、ＣＰＵ５４０内部のサブルー
チンの呼び出し手続きとＤＳＰ５９０内部のサブルーチ
ンの呼び出し手続きとを統一することができる。ｃａｌ
ｌ命令で示されるサブルーチンの先頭番地がメモリ５１
１の領域である場合にはＣＰＵ５４０が動作し続ける。
ｃａｌｌ命令で示されるサブルーチンの先頭番地がメモ
リ５６１の領域である場合には、第１の実施例の情報処
理装置と同様の動作を行う。すなわち、ＤＳＰ５９０の
処理を起動した後ＣＰＵ５４０はその動作を停止し、Ｄ
ＳＰ５９０の処理終了後ＣＰＵ５４０はその動作を再開
する。

【００７４】（第６の実施例）第６の実施例の情報処理
装置は、第５の実施例の情報処理装置と比較すると、ｃ
ａｌｌ命令で示されるサブルーチンの先頭番地がメモリ
５６１の領域である場合の処理を変更したものである。
本実施例の情報処理装置では、ｃａｌｌ命令で示される
サブルーチンの先頭番地がＤＳＰに含まれるメモリの領
域である場合には、第２の実施例の情報処理装置と同様
の動作を行う。すなわち、ＤＳＰの処理を起動した後も
ＣＰＵはその動作を継続し、ＤＳＰの処理終了後ＣＰＵ
は予め設定されたアドレスに分岐することによりＤＳＰ
における処理の終了を認識する。図６は、本発明による
第６の実施例の情報処理装置の構成を示す。情報処理装
置は、ＣＰＵ６４０とＤＳＰ５９０とを含んでいる。Ｃ
ＰＵ６４０とＤＳＰ５９０とは、単一のチップ５００上
に設けられている。

【００７５】図６において、図５に示す情報処理装置の
構成要素と同一の構成要素には同一の番号を付してい
る。図５に示す情報処理装置の構成と異なる点は、命令
ポインタ５１３及び制御回路５２０をそれぞれ命令ポイ
ンタ６１３及び制御回路６２０で置き換えた点である。

【００７６】ＣＰＵ６４０は、メモリ５１１と命令ポイ
ンタ６１３と制御部６１２とを含んでいる。メモリ５１
１から読み出された命令は、制御部６１２に供給され
る。制御部６１２は、メモリ５１１から読み出された命
令の実行を制御する。命令ポインタ６１３は、制御信号
５２２、５２３及び６２３に応じてメモリ５１１から読
み出すべき命令のアドレスを出力する。命令ポインタ６
１３には、メモリ５１１から読み出すべき命令のアドレ
ス値が設定される。命令ポインタ６１３は、制御信号５
２２が「１」の場合にはその値を１だけ加算することに
より更新し、制御信号５２２が「０」の場合にはその値
の更新を停止する。また、制御信号５２３が「１」の場
合にはアドレス５１８の内容を保持し、制御信号６２３
が「１」の場合にはアドレス６２８の内容を保持する。

【００７７】制御部６１２は、命令デコーダ５１５と制
御回路６２０とを含んでいる。命令デコーダ５１５は、
メモリ５１１から読み出される命令を解読し、入力され
た命令に応じて制御信号５１６とアドレス５１８とを生
成する。制御回路６２０は、制御信号５１６とアドレス
５１８と制御信号５７２とに応じて制御信号５２２と制
御信号５２３と制御信号６２３とアドレス６２８と制御
信号５２６と制御信号群５２８とを生成する。制御信号
群５２８は、演算器、レジスタ等の被制御回路（不図
示）の動作を制御するために使用される。

【００７８】以下、上述した構成を有する本実施例の情
報処理装置の動作を説明する。

【００７９】図５に示す情報処理装置の動作と異なる点
は、ＤＳＰ５９０の動作中における命令ポインタ６１３
の制御と、メモリ５６１から読み出された命令がｒｅｔ
命令である場合の命令ポインタ６１３の制御である。

【００８０】制御回路６２０は制御信号５１６がアクテ
ィブであればアドレス５１８の値を調べ、それがメモリ
５１１の番地であれば制御信号５２３に「１」、制御信
号５２６に「０」を出力する。命令ポインタ６１３は制
御信号５２３が「１」であるのでアドレス５１８の内容
を保持する。例えば、メモリ５１１から読みだされた命
令がｃａｌｌ ｘ’２００’であるとき、ｘ’２００’
番地はメモリ５１１の領域であるので、命令ポインタ６
１３はｘ’２００’を保持し、命令ポインタ５６３はそ
の保持内容を更新しない。

【００８１】また、制御回路６２０は制御信号５１６が
アクティブであればアドレス５１８の値を調べ、それが
メモリ５６１の番地であれば制御信号５２２に「１」、
制御信号５２３に「０」、制御信号５２６に「１」を出
力する。命令ポインタ６１３は制御信号５２２が「１」
であるので動作し続ける。例えば、メモリ５１１のｘ’
１００’番地の命令がｃａｌｌ ｘ’５００’であると
き、ｘ’５００’番地はメモリ５６１の領域であるの
で、命令ポインタ６１３はその値を更新し続け（ｘ’１
０１’、ｘ’１０２’、．．．）、命令ポインタ５６３
はｘ’５００’を保持の後、その値に１だけ加算するこ
とで順次メモリ５６１にアドレスを出力し、メモリ５６
１に格納されている命令が実行される。

【００８２】また、制御回路６２０は制御信号５７２が
「１」であると制御信号６２３に「１」を出力し、同時
に予め設定したアドレス６２８（例えばｘ’３Ｆ０’）
を命令ポインタ６１３に出力する。命令ポインタ６１３
は制御信号６２３が「１」であるのでアドレス６２８を
その保持内容とする。

【００８３】このように、メモリ５１１とメモリ５６１
に異なる範囲の番地を割り付け、単一のｃａｌｌ命令で
示されるサブルーチンの先頭番地に応じて、メモリ５１
１へのアクセスとメモリ５６１へのアクセスとを自動的
に切り換えることにより、ＣＰＵ５４０内部のサブルー
チンの呼び出し手続きとＤＳＰ５９０内部のサブルーチ
ンの呼び出し手続きとを統一することができる。ｃａｌ
ｌ命令で示されるサブルーチンの先頭番地がメモリ５１
１の領域である場合にはＣＰＵ５４０が動作し続ける。
ｃａｌｌ命令で示されるサブルーチンの先頭番地がメモ
リ５６１の領域である場合には、第２の実施例の情報処
理装置と同様の動作を行う。すなわち、ＣＰＵ６４０は
ＤＳＰ５９０の処理を起動した後も動作を継続し、ＤＳ
Ｐ５９０の処理終了後ＣＰＵ５９０は予め設定されたア
ドレスに分岐することによりＤＳＰ５９０における処理
の終了を認識する。

【００８４】なお、上記実施例においてＤＳＰのどの処
理を起動するかといった情報をメモリ１６１、５６１等
に格納されたプログラムの先頭アドレス１２４、５１８
としたが、これはＤＳＰ１９０、５９０にて実行したい
処理と一対一に対応するものであればよく先頭アドレス
に限るものではない。

【００８５】また、ＤＳＰ１９０、５９０等に処理を起
動する命令として、ｃａｌｌｄｓｐ命令等を用いたが、
上記実施例の表記に限るものではないことは言うまでも
ない。

【００８６】さらに、上述した実施例ではＣＰＵとＤＳ
Ｐを含む情報処理装置を説明したが、本発明は、ＣＰＵ
とＤＳＰとの組み合わせに限定されない。同一のタイプ
の又は異なるタイプの２以上のプロセッサを単一のチッ
プ上に集積する場合に本発明は有効に適用され得る。

【００８７】

【発明の効果】本発明によれば、ＣＰＵに含まれる第１
メモリから読み出された単一の起動命令（ｃａｌｌｄｓ
ｐ命令）により、ＤＳＰに含まれる第２メモリが読み出
すべき命令の番地が所定の値に設定される。これによ
り、ＣＰＵ側からＤＳＰ側の処理を起動する場合にプロ
グラマーは単一のｃａｌｌｄｓｐ命令をコーディングす
るだけで済む。その結果、プログラム作成の労力が大幅
に削減される。また、プログラムの可読性も向上するた
め、プログラムのテスト、デバッグ、再利用等が容易と
なる。

【００８８】図１３は、ＣＰＵがＤＳＰの処理を起動す
る手続きの例を示す。（ａ）は図７に示す従来の情報処
理装置による場合のコーディング例、（ｂ）〜（ｅ）は
本発明の各実施例の情報処理装置による場合のコーディ
ング例である。

【００８９】さらに、ＣＰＵとＤＳＰとを接続するため
の入出力ポートが不要であるため、ＣＰＵからＤＳＰの
処理の起動を高速に行うことができる。

【００９０】ＤＳＰの処理の起動後もＣＰＵの動作を継
続させることができる。これにより、ＣＰＵとＤＳＰと
が並列動作を行うのでさらに効率よく処理が実行され得
る。また、ＤＳＰの処理終了の通知を格納するレジスタ
を設け、そのレジスタの値を参照する命令を実行してＤ
ＳＰの処理終了を監視することにより、任意の時点でＤ
ＳＰの処理終了をＣＰＵ側で検知することが可能とな
る。

【００９１】さらに、ＣＰＵの動作の継続／停止に関す
る情報を格納するレジスタを設け、そのレジスタの内容
に応じてＣＰＵの動作の継続／停止を切り換えることに
より、１つの命令で２つの機能を実現することが可能と
なる。

【００９２】また、本発明によれば、ＣＰＵに含まれる
第１メモリから読み出された単一の起動命令（ｃａｌｌ
命令）に対応する番地に応じて、ＣＰＵに含まれる第１
メモリをアクセスすべきかＤＳＰに含まれる第２メモリ
をアクセスすべきかが決定される。ＣＰＵに含まれる第
１メモリをアクセスすべき場合には、その起動命令によ
りＣＰＵに含まれる第１メモリが読み出すべき命令の番
地が所定の値に設定される。ＤＳＰに含まれる第２メモ
リをアクセスすべき場合には、その起動命令により、Ｄ
ＳＰに含まれる第２メモリが読み出すべき命令の番地が
所定の値に設定される。これにより、プログラマーは実
行すべきプログラムがＣＰＵの第１メモリに格納されて
いるかＤＳＰの第２メモリに格納されているかに応じて
異なる起動命令を使い分けることなく、単一の起動命令
（ｃａｌｌ命令）を用いてコーディングすることができ
る。その結果、プログラム作成の労力が大幅に削減され
る。また、プログラムの可読性も向上するため、プログ
ラムのテスト、デバッグ、再利用等が容易となる。さら
に、ＣＰＵとＤＳＰとを接続するための入出力ポートが
不要であるため、ＣＰＵからＤＳＰの処理の起動を高速
に行うことができる。

【００９３】ＤＳＰの処理の起動後もＣＰＵの動作を継
続させることができる。これにより、ＣＰＵとＤＳＰと
が並列動作を行うのでさらに効率よく処理が実行され得
る。

【図面の簡単な説明】

【図１】本発明による第１の実施例の情報処理装置の構
成を示す図である。

【図２】本発明による第２の実施例の情報処理装置の構
成を示す図である。

【図３】本発明による第３の実施例の情報処理装置の構
成を示す図である。

【図４】本発明による第４の実施例の情報処理装置の構
成を示す図である。

【図５】本発明による第５の実施例の情報処理装置の構
成を示す図である。

【図６】本発明による第６の実施例の情報処理装置の構
成を示す図である。

【図７】従来の情報処理装置の構成を示す図である。

【図８】本発明による第１の実施例の情報処理装置の動
作を示す図である。

【図９】本発明による第２の実施例の情報処理装置の動
作を示す図である。

【図１０】本発明による第３の実施例の情報処理装置の
動作を示す図である。

【図１１】本発明による第５の実施例の情報処理装置の
動作を示す図である。

【図１２】本発明による第５の実施例の情報処理装置の
動作を示す図である。

【図１３】ＣＰＵがＤＳＰの処理を起動する手続きのコ
ーディング例を示す図である。（ａ）は従来の情報処理
装置の場合のコーディング例、（ｂ）は本発明の第１の
実施例の情報処理装置の場合のコーディング例、（ｃ）
は本発明の第２および第３の実施例の情報処理装置の場
合のコーディング例、（ｄ）は本発明の第４の実施例の
情報処理装置の場合のコーディング例、（ｅ）は本発明
の第５および第６の実施例の情報処理装置の場合のコー
ディング例である。

【符号の説明】

１１１、１６１、５１１、５６１ メモリ １１３、１６３、２１３、４１３、５１３ 命令ポイン
タ １２０、１８０、２２０、３２０、４２０、５２０、６
２０ 制御回路 １７０、５１５ 命令デコーダ １４０、２４０、３４０、５４０、６４０ ＣＰＵ １９０、５９０ ＤＳＰ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 単一のチップ上に設けられた第１プロセ
   ッサと第２プロセッサとを備えた情報処理装置であっ
   て、 該第１プロセッサは、 複数の命令を格納する第１メモリであって、第１の範囲
   の番地が割り当てられた第１メモリと、 該第１メモリに格納された該複数の命令のうち読み出す
   べき１つの命令の番地を指定する第１命令ポインタ手段
   と、 該第１命令ポインタ手段によって指定された番地に対応
   する命令を該第１メモリから読み出す第１読み出し手段
   と、 該第１読み出し手段によって読み出された命令の実行を
   制御する第１制御手段とを備えており、 該第２プロセッサは、 複数の命令を格納する第２メモリであって、該第１の範
   囲とは異なる第２の範囲の番地が割り当てられた第２メ
   モリと、 該第２メモリに格納された該複数の命令のうち読み出す
   べき１つの命令の番地を指定する第２命令ポインタ手段
   と、 該第２命令ポインタ手段によって指定された番地に対応
   する命令を該第２メモリから読み出す第２読み出し手段
   と、 該第２読み出し手段によって読み出された命令の実行を
   制御する第２制御手段とを備えており、 該第１制御手段は、該第１読み出し手段によって読み出
   された命令がサブルーチンへの分岐を指示する単一の起
   動命令である場合には、該起動命令が指しているサブル
   ーチンの先頭番地が該第１の範囲の番地と該第２の範囲
   の番地のいずれに含まれるかを判定し、該起動命令が指
   しているサブルーチンの先頭番地が該第１の範囲の番地
   に含まれる場合には該第１命令ポインタ手段によって指
   定される命令の番地を該起動命令が指しているサブルー
   チンの先頭番地に設定し、該起動命令が指しているサブ
   ルーチンの先頭番地が該第２の範囲の番地に含まれる場
   合には該第１命令ポインタ手段の動作を停止又は継続さ
   せ、かつ、該起動命令を示す情報を該第２プロセッサに
   送り、 該第２制御手段は、該第１プロセッサから該起動命令を
   示す情報を受け取り、該起動命令を示す情報に応じて該
   第２命令ポインタ手段によって指定される命令の番地を
   該起動命令が指しているサブルーチンの先頭番地に設定
   する情報処理装置。
2. 【請求項２】 前記第２制御手段は、前記第２読み出し
   手段によって読み出された命令が単一の終了命令である
   場合には、前記第２命令ポインタ手段の動作を停止さ
   せ、かつ、該終了命令を示す情報を該第１プロセッサに
   送り、 前記第１制御手段は、前記第２プロセッサから該終了命
   令を示す情報を受け取り、該終了命令を示す情報に応じ
   て前記第１命令ポインタ手段の動作を制御する、請求項
   １に記載の情報処理装置。
3. 【請求項３】 前記第１制御手段は、前記第１読み出し
   手段によって読み出された前記命令が前記起動命令であ
   る場合には、前記第１命令ポインタ手段の動作を停止さ
   せ、かつ、前記終了命令を示す情報に応答して前記第１
   命令ポインタ手段の動作を開始させる、請求項２に記載
   の情報処理装置。
4. 【請求項４】 単一のチップ上に設けられた第１プロセ
   ッサと第２プロセッサとを備えた情報処理装置の制御方
   法であって、 該第１プロセッサは、第１の範囲の番地が割り当てられ
   た第１メモリを有しており、該第２プロセッサは、該第
   １の範囲とは異なる第２の範囲の番地が割り当てられた
   第２メモリを有しており、 該第１メモリに格納された複数の命令のうち１つの命令
   を提供するステップと、 該命令がサブルーチンへの分岐を指示する単一の起動命
   令であるか否かを判定するステップと、 該命令が該起動命令であると判定された場合には、該起
   動命令が指しているサブルーチンの先頭番地が該第１の
   範囲の番地と該第２の範囲の番地のいずれに含まれるか
   を判定するステップと、 該起動命令が指しているサブルーチンの先頭番地が該第
   １の範囲の番地に含まれると判定された場合には、該起
   動命令に応じて該第１プロセッサの動作を制御するステ
   ップと、 該起動命令が指しているサブルーチンの先頭番地が該第
   ２の範囲の番地に含まれると判定された場合には、該第
   １プロセッサの動作を停止又は継続させ、かつ、該起動
   命令を示す情報を該第２プロセッサに送るステップと、 該第１プロセッサから該起動命令を示す情報を受け取
   り、該起動命令を示す情報に応じて該第２プロセッサの
   動作を制御するステップとを包含する制御方法。
5. 【請求項５】 前記制御方法は、 前記第２メモリに格納された複数の命令のうち１つの命
   令を提供するステップと、 該命令が単一の終了命令であるか否かを判定するステッ
   プと、 該命令が該終了命令であると判定された場合には、前記
   第２プロセッサの動作を停止させ、かつ、該終了命令を
   示す情報を前記第１プロセッサに送るステップと、 前記第２プロセッサから該終了命令を示す情報を受け取
   り、該終了命令を示す情報に応じて前記第１プロセッサ
   の動作を制御するステップとをさらに包含する、請求項
   ４に記載の制御方法。