JP3140645B2 - アナログ・ディジタル変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速のアナログ・ディジ
タル変換に利用する。本発明はサンプリングオシロスコ
ープに利用するに適する。本発明はＬＳＩテスタに利用
するに適する。

【０００２】

【従来の技術】従来例を図１２を参照して説明する。図
１２は従来例装置のブロック構成図である。以下、説明
をわかりやすくするために、分解能（ビット数ｎ）は
「４」として説明する。搬送波発生回路１の出力を分配
器２１、２３、２６により分解能（４ビット）と同数で
位相の等しい信号に分割する。このようにして分割され
た各分岐が、それぞれデータビットに対応する。

【０００３】各分岐に分かれた信号をさらに二つの等し
い位相の信号に分割する（２２、２４、２５、２７）。
このうちの一つは位相変調器Ｐ１〜Ｐ４を経由して位相
比較器６１〜６４に入力される。分割されたもう一方の
信号は、基準信号として同じ位相比較器６１〜６４に入
力される。位相比較器６１〜６４の出力はフィルタ１５
１〜１５４を経由して振幅比較器１６１〜１６４に入力
される。この出力がディジタル信号出力である。

【０００４】位相変調器Ｐ１〜Ｐｎの変調深さ制御端子
は、バッファアンプ１１を経由してアナログ信号入力端
子１０に接続される。各分岐で分配器２１〜２７と位相
比較器６１〜６４の間に接続される位相変調器Ｐ１〜Ｐ
ｎの変調深さは、ＭＳＢに対応する分岐では０〜πラジ
アンで、以下桁が下がる毎に２倍になる。この従来例で
は、変調深さ０〜πラジアンの位相変調器３を複数直列
接続することでこれを実現している。つまり、ＭＳＢの
分岐では１個、その次のビットでは２個と桁が下がるに
したがって２倍ずつ増え、ＬＳＢ（最下位ビット:Least
Significant Bit) では２^n-1 個となる。すなわち、ｎ
＝４なので８個となる。

【０００５】次に、従来例の動作を説明する。搬送波発
生回路１から出力される正弦波を等しい位相の二つの信
号に分ける。この正弦波信号は、アナログ信号入力の帯
域よりも充分高い周波数で、純度は高いほどよい。その
一方の位相をアナログ信号入力の振幅に比例して変化さ
せる。これを分割したもう一方の信号の位相と位相比較
器６１〜６４で比較する。この従来例では、位相比較器
６１〜６４に乗算器を用いる。位相の異なる二つのサイ
ン関数の積は、 ｓｉｎ（ωｔ＋θ）×ｓｉｎωｔ＝１／２〔ｃｏｓθ−
ｃｏｓ（２ωｔ＋θ）〕 となる。ここに、ωは角周波数、ｔは時間、θは位相差
である。これより、乗算器の出力にフィルタ１５１〜１
５４をかけて元の正弦波の二倍の周波数成分を取り除く
ことにより、位相差の余弦に比例した出力が得られるこ
とがわかる。

【０００６】アナログ信号入力が零からフルスケールま
で変化すると、ＭＳＢに対応する位相変調器Ｐ１の位相
が０からπラジアンまで変化するので、位相比較器６１
の出力はコサイン関数の半周期に比例したものになる。
これを零を基準レベルとする振幅比較器１６１〜１６４
を通すことにより、入力がフルスケールの２分の１まで
はハイレベル、それ以上はローレベルのディジタルデー
タが得られる。以下、同じ要領で先の動作原理と同様の
ディジタルデータが得られる。図１３はアナログ信号強
度およびフィルタ１５１〜１５４の出力およびディジタ
ル信号出力の関係を示す図である。横軸にアナログ信号
強度をとり、縦軸にフィルタ出力およびディジタル信号
出力をとる。フィルタ１５１〜１５４の出力の位相はア
ナログ信号入力端子１０から入力されるアナログ信号に
比例し、その変調深さは入力のフルスケールに対して図
１３（ａ）から図１３（ｄ）に示すように、順次２倍ず
つ増えて行く。このフィルタ１５１〜１５４の出力が振
幅比較器１６１〜１６４に入力されてディジタル信号と
して出力される（特願平６−０２２６３２号参照、本願
出願時に未公開）。

【０００７】

【発明が解決しようとする課題】従来例で示したアナロ
グ・ディジタル変換器では、アナログ入力の最高周波数
はｆ_C ／２^n-1 （ｆ_C はキャリア周波数、ｎは分解能
（ビット））に制限される。何故なら、位相変化の速度
はＭＳＢで入力と等しく、以下桁が下がるごとに２倍づ
つ増加し、ＬＳＢで２^n-1 倍になるため、ＬＳＢの位相
変化がキャリア周波数と一致するところが上限周波数と
なる。

【０００８】したがって、キャリア周波数を固定して分
解能を上げようとすると、変換できる上限周波数が低下
し、一方上限周波数を引き上げようとすると高いキャリ
ア周波数が必要になる。例えば、８ビットで１Ｇｓ／ｓ
の速度を実現しようとすると、１２８ＧＨｚのキャリア
信号が必要になる。

【０００９】また、従来例では高分解能を実現しようと
すると多数の可変移相器が必要になる。方式によって異
なるが、おおむね分解能（単位ビット）の２の巾乗に等
しい個数が必要になる。これら移相器の遅延時間によっ
て変換速度が制限される。また、これら多数の移相器を
駆動する必要があるため、アナログ入力には大きな駆動
能力が必要となる。

【００１０】本発明は、このような背景に行われたもの
であり、簡単な回路構成により高い分解能のアナログ・
ディジタル変換を実現することができるアナログ・ディ
ジタル変換器を提供することを目的とする。本発明は、
高速なアナログ・ディジタル変換を行うことができるア
ナログ・ディジタル変換器を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】本発明の第一の観点はア
ナログ・ディジタル変換器であり、その特徴とするとこ
ろは、アナログ信号入力端子（１０）と、搬送波発生回
路（１）と、この搬送波をアナログ信号により位相変調
する第一の位相変調器（３）とを備え、前記搬送波と前
記第一の位相変調器の出力信号との間に相対的に（２ⁿ
−１）段階（ｎは分解能）の異なる遅延を与える（２ⁿ
−１）個の遅延回路（５）を前記搬送波出力通路または
前記第一の位相変調器出力通路に備え、この（２ⁿ −
１）個の遅延回路（５）はそのｉ番目（ｉ≦ｎ）の遅延
回路についてその相対遅延時間が （ｉ−１）・Ｔ／（２ⁿ⁺¹ ） （ただし、Ｔは搬送波周
期） に設定され、この遅延回路を経由した信号の位相をこの
遅延回路を経由していない前記搬送波出力または前記第
一位相変調器出力の位相と比較する（２ⁿ −１）個の第
一の位相比較器（６）と、この第一の位相比較器（６）
の出力をそれぞれ入力としｎビットのディジタル信号を
出力する論理ゲート（７）とを備えるところにある。

【００１２】前記遅延回路（５）は全て前記搬送波出力
通路側に設けられ、前記第一の位相変調器出力通路には Ｔ・〔（１／４）−２^-(n+1)〕 の固定的な遅延回路（５０）が挿入される構成とするこ
とが望ましい。

【００１３】あるいは、前記遅延回路（５）は前記搬送
波出力通路側および前記第一の位相変調器出力通路側に
ほぼ等分に挿入される構成とすることもできる。

【００１４】本発明で用いる搬送波は正弦波であること
が望ましい。

【００１５】前記遅延回路は単位遅延時間Ｔ／２ⁿ⁺¹ の
遅延素子が複数段縦続接続される構成とすることもでき
る。

【００１６】本発明の第二の観点はアナログ・ディジタ
ル変換装置であり、その特徴とするところは、搬送波を
アナログ信号によりそれぞれ位相変調する複数ｍ個の第
二の位相変調器を備え、このｍ個の第二の位相変調器は
そのｊ番目（ｊ≦ｍ）の変調器についてその変調深さが θ×２^j-1 ただしθは定数 であり、このｍ個の第二の位相変調器の出力位相をそれ
ぞれ前記搬送波の位相と比較するｍ個の第二の位相比較
器を含むＢ型アナログ・ディジタル変換器と、前記アナ
ログ・ディジタル変換器（これをＡ形アナログ・ディジ
タル変換器とする）とを備え、共通のアナログ信号入力
について、このＢ型アナログ・ディジタル変換器出力が
上位ビット出力となり、前記Ａ型アナログ・ディジタル
変換器出力が下位ビット出力となるところにある。

【００１７】

【作用】搬送波信号とアナログ信号により位相変調され
た信号との間に相対的に（２ⁿ−１）段階（ｎは分解
能）の異なる遅延を段階的に与える。この（２ⁿ −１）
段階の遅延はそのｉ番目（ｉ≦ｎ）の遅延についてその
相対遅延時間が （ｉ−１）・Ｔ／（２ⁿ⁺¹ ） （ただし、Ｔは搬送波周
波数） である。この遅延を有する信号の位相とこの遅延を有し
ていない信号の位相とをそれぞれ（２ⁿ −１）段階で比
較する。この比較結果に基づいてｎビットのディジタル
信号を生成し出力する。

【００１８】また、搬送波をアナログ信号により複数ｎ
段階でそれぞれ移相し、このｎ段階の位相変調はそのｉ
番目（ｉ≦ｎ）の変調深さが θ×２^i-1 ただしθは定数 であり、このｎ段階の位相変調の出力位相をそれぞれ搬
送波の位相と比較する。この比較結果に基づいてｎビッ
トのディジタル信号を生成し出力することもできる。こ
の方法と、前述した方法とを併せて用いて、例えば、上
位ビットをこの方法でディジタル出力し、下位ビットを
前述の方法でディジタル出力させることもできる。この
ようにすると、少ないハードウェアによりアナログ・デ
ィジタル変換器が実現できる。

【００１９】

【実施例】

（第一実施例）本発明第一実施例の構成を図１を参照し
て説明する。図１は本発明第一実施例装置のブロック構
成図である。

【００２０】本発明はアナログ・ディジタル変換器であ
り、その特徴とするところは、アナログ信号入力端子１
０と、正弦波を発生する搬送波発生回路１と、この搬送
波をアナログ信号により位相変調する位相変調器３とを
備え、前記搬送波と位相変調器３の出力信号との間に相
対的に（２ⁿ −１）段階（ｎは分解能）の異なる遅延を
与える（２ⁿ −１）個の遅延回路５２〜５（２ⁿ −１）
を前記搬送波出力通路としての分配器４１または位相変
調器３の出力通路としての分配器４２に備え、この（２
ⁿ −１）個の遅延回路５２〜５（２ⁿ −１）はそのｉ番
目（ｉ≦ｎ）の遅延回路５ｉについてその相対遅延時間
が （ｉ−１）・Ｔ／（２ⁿ⁺¹ ） （ただし、Ｔは搬送波周
期） に設定され、この遅延回路５２〜５（２ⁿ −１）を経由
した信号の位相をこの遅延回路５２〜５（２ⁿ −１）を
経由していない前記搬送波出力または位相変調器３の出
力の位相と比較する（２ⁿ −１）個の位相比較器６１〜
６（２ⁿ −１）と、この位相比較器６１〜６（２ⁿ −
１）の出力をそれぞれ入力としｎビットのディジタル信
号を出力する論理ゲート７とを備えるところにある。

【００２１】本発明第一実施例では、遅延回路５２〜５
（２ⁿ −１）は全て分配器４１側に設けられ、前記第一
の位相変調器出力通路には Ｔ・〔（１／４）−２^-(n+1)〕 の固定的な遅延回路５０が挿入されている。

【００２２】搬送波発生回路１の出力は、分配器２で二
分岐される。分配器２の出力の一方は分配器４１で２
^n-1 （ｎは分解能（ビット））に分岐され、１つは位相
比較器６１に、残りは遅延回路５２〜５（２ⁿ −１）を
経由して位相比較器６２〜６（２ⁿ −１）に接続され
る。遅延回路５２〜５（２ⁿ −１）の遅延時間は、遅延
回路５２がＴ／２ⁿ⁺¹ （Ｔは搬送波の周期）、以下順に
Ｔ／２ⁿ⁺¹ づつ増え、ｉ番目の遅延は（ｉ−１）・Ｔ／
２ⁿ⁺¹ となる。分配器２のもう一方の出力は、位相変調
器３と遅延回路５０を経由して分配器４２で（２ⁿ −
１）に分岐され、位相比較器６１〜６（２ⁿ −１）のも
う一方の端子に入力される。遅延回路５０の遅延時間は
Ｔ・（１／４−２^-(n+1)）で、前記（２ⁿ −１）個の遅
延回路の中央のものと等しい。位相変調器３の位相制御
端子１０にはアナログ信号入力が印加される。各位相比
較器６１〜６（２ⁿ −１）の出力は論理ゲート７を経由
して出力される。

【００２３】次に、本発明第一実施例の動作を図２およ
び図３を参照して説明する。図２は位相比較器６１〜６
（２ⁿ −１）が検出する位相差と出力との関係を示す図
である。横軸に位相差をとり、縦軸に出力の状態をと
る。図３は論理ゲート７の入出力波形を示す図である。
横軸にアナログ入力レベルをとり、縦軸に入出力波形の
状態をとる。まず、搬送波発生回路１の出力の正弦波を
分配器２で位相の等しい二つの信号に分ける。その一方
の位相を位相変調器３で、アナログ信号入力の振幅に比
例して変化させる。これを分割したもう一方の信号の位
相と位相比較器６１〜６（２ⁿ −１）により比較する。

【００２４】いま、アナログ信号入力の０からフルスケ
ール迄の変化に対して、位相変調器３の位相が０からπ
ラジアンまで変化するとする。また、位相比較器６１〜
６（２ⁿ −１）の特性が、図２に示すように入力の位相
差がπ±π／２ラジアンのときに出力がＨ、０±π／２
でＬとする。すると、各位相比較器からの出力は図３
（ａ）に示すようになる。なお、この図３では分解能３
ビットの例を示す。これを論理ゲート７により論理演算
を施すと、その出力は図３（ｂ）のようになり、アナロ
グ入力がグレイコードのディジタル信号に変換されてい
る。

【００２５】位相比較器６１〜６（２ⁿ −１）の具体的
構成を図４を参照して説明する。図４は位相比較器６１
〜６（２ⁿ −１）の具体的構成を示す図である。まず、
乗算器８１により位相を比較すべき２つの信号をかけ合
わせる。位相の異なる２つのサイン関数の積は、次式で
表される。 ｓｉｎ（ωｔ＋θ）×ｓｉｎωｔ＝１／２〔ｃｏｓθ−ｃｏｓ（２ωｔ＋θ）〕 …（５−１） ここに、ωは角周波数、ｔは時間、θは位相差である。
これより、乗算器８１の出力をフィルタ８２に通して元
の正弦波の２倍の周波数成分を取り除くことにより、位
相差の余弦に比例した出力が得られることがわかる。続
いて、この結果の符号を反転し（図４では反転出力を取
り出している）、振幅比較器８３でゼロレベルで振幅弁
別してディジタル信号に直すと、図２に示す位相比較特
性が得られる。

【００２６】論理ゲート７の具体的構成を図５に示す。
図５は論理ゲート７の具体的構成を示す図である。本発
明実施例では、排他的論理和ゲートを複数組合わせるこ
とにより構成される。

【００２７】（第二実施例）本発明第二実施例を図６を
参照して説明する。図６は本発明第二実施例装置のブロ
ック構成図である。図６に示すように、位相比較器６１
〜６（２^n-1 −１）の一方の入力は分配器４１に接続
し、同じ位相比較器６１〜６（２^n-1 −１）のもう一方
の入力は遅延回路５１〜５（２^n-1 −１）を経由して分
配器４２に接続する。位相比較器６（２^n-1 ）は分配器
４１、４２に直接接続する。位相比較器６（２ⁿ⁺¹ ＋
１）〜６（２ⁿ −１）の入力の一方は遅延回路５（２
^n-1 ＋１）〜５（２ⁿ −１）を経由して分配器４１に接
続し、同じ位相比較器６（２ⁿ⁺¹ ＋１）〜６（２ⁿ −
１）のもう一方の入力は分配器４２に直接接続する。

【００２８】図６に示す構成により、本発明第一実施例
と同様のアナログ・ディジタル変換器を実現することが
できる。

【００２９】（第三実施例）本発明第三実施例を図７を
参照して説明する。図７は本発明第三実施例装置のブロ
ック構成図である。図７に示すように、遅延時間がＴ／
２ⁿ⁺¹ の遅延素子９１〜９（２ⁿ −２）を（２ⁿ −２）
個直列に接続し、その前後および各接続点と、位相変調
器３の出力の間の位相差を検出する。

【００３０】図７に示す構成により、本発明第一実施例
または本発明第二実施例と同様のアナログ・ディジタル
変換器を実現することができる。

【００３１】（第四実施例）本発明第四実施例を図８を
参照して説明する。図８は本発明第四実施例装置のブロ
ック構成図である。図８に示すように、本発明第四実施
例では、従来例の方式を上位ビットに適用し、下位ビッ
トに本発明実施例の方式を適用することによりアナログ
・ディジタル変換器を実現している。ここでは、出力４
ビットの内で、上位２ビットを従来例により、下位２ビ
ットを本方式により生成する方法を示す。

【００３２】位相変調器３１〜３４と位相比較器６１〜
６５の数のバランスをとることで、少ないハードウェア
によりアナログ・ディジタル変換器が実現できる。例え
ば、本発明第一実施例において、６ビットのアナログ・
ディジタル変換器を作ろうとすると、１個の位相変調器
３と６３個の位相比較器６が必要になる。一方、上位３
ビットを従来例により、下位３ビットを本方式により実
現すると、位相変調器３は８個に増えるが、位相比較器
６は１０個で済む。

【００３３】分配器２の具体的構成を図９に示す。図９
は分配器２の具体的構成を示す図である。図９に示すよ
うな抵抗分配器やウィルキンソンディバイダ、各種方向
性結合器その他により実現することができる。

【００３４】位相変調器３の具体的構成を図１０に示
す。図１０は位相変調器３の具体的構成を示す図であ
る。図１０に示すように、９０°ハイブリッドとバラク
タダイオードを組み合わせることにより実現することが
できる。バラクタダイオードの逆バイアス電圧をアナロ
グ入力にしたがって変化させることによって反射波の位
相を変え、結果としてハイブリッドの出力の位相を変化
させることができる。９０°ハイブリッドとしては、所
謂ブランチラインカプラやラットレース回路、方向性結
合器その他を用いることができる。

【００３５】位相比較器６の具体的構成を図１１に示
す。図１１は位相比較器６の具体的構成を示す図であ
る。図１１に示すように、位相比較器６内の乗算器とし
ては、ギルバートセルまたはダイオードによるダブルバ
ランス型ミクサにより実現することができる。その他に
は、トランジスタを用いたミクサその他により実現する
ことができる。

【００３６】その他には、遅延回路５または遅延素子９
としては、希望の遅延時間となるように長さを調整した
伝送線路（同軸ケーブル、マイクロストリップライン、
共平面線路）その他により実現することができる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
簡単な回路構成により高い分解能のアナログ・ディジタ
ル変換を実現することができる。高速なアナログ・ディ
ジタル変換を行うことができる。

【図面の簡単な説明】

【図１】本発明第一実施例装置のブロック構成図。

【図２】位相比較器が検出する位相差と出力との関係を
示す図。

【図３】論理ゲートの入出力波形を示す図。

【図４】位相比較器の具体的構成を示す図。

【図５】論理ゲートの具体的構成を示す図。

【図６】本発明第二実施例装置のブロック構成図。

【図７】本発明第三実施例装置のブロック構成図。

【図８】本発明第四実施例装置のブロック構成図。

【図９】分配器の具体的構成を示す図。

【図１０】位相器の具体的構成を示す図。

【図１１】位相比較器の具体的構成を示す図。

【図１２】従来例装置のブロック構成図。

【図１３】アナログ信号強度およびフィルタの出力およ
びディジタル信号出力の関係を示す図。

【符号の説明】

１ 搬送波発生回路 ２、２１〜２７、４１、４２ 分配器 ３、３１〜３４ 位相変調器 ７ 論理ゲート １０ アナログ信号入力端子 ５、５０、５２〜５（２ⁿ −１） 遅延回路 ６、６１〜６（２ⁿ −１） 位相比較器 ７１〜７３ ディジタル信号出力端子 ８１ 乗算器 ８２、１５１〜１５４ フィルタ ８３ 振幅比較器 ９、９１〜９（２ⁿ −２） 遅延素子 １６１〜１６４ 振幅比較器

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 アナログ信号入力端子（１０）と、搬送
   波発生回路（１）と、この搬送波をアナログ信号により
   位相変調する第一の位相変調器（３）とを備え、前記搬
   送波と前記第一の位相変調器の出力信号との間に相対的
   に（２ⁿ −１）段階（ｎは分解能）の異なる遅延を与え
   る（２ⁿ −１）個の遅延回路（５）を前記搬送波出力通
   路または前記第一の位相変調器出力通路に備え、この
   （２ⁿ −１）個の遅延回路（５）はそのｉ番目（ｉ≦
   ｎ）の遅延回路についてその相対遅延時間が （ｉ−１）・Ｔ／（２ⁿ⁺¹ ） （ただし、Ｔは搬送波周
   波数） に設定され、この遅延回路を経由した信号の位相をこの
   遅延回路を経由していない前記搬送波出力または前記第
   一位相変調器出力の位相と比較する（２ⁿ −１）個の第
   一の位相比較器（６）と、この第一の位相比較器（６）
   の出力をそれぞれ入力としｎビットのディジタル信号を
   出力する論理ゲート（７）とを備えたことを特徴とする
   Ａ型アナログ・ディジタル変換器。
2. 【請求項２】 前記遅延回路（５）は全て前記搬送波出
   力通路側に設けられ、前記第一の位相変調器出力通路に
   は Ｔ・〔（１／４）−２^-(n+1)〕 の固定的な遅延回路（５０）が挿入された請求項１記載
   のＡ型アナログ・ディジタル変換器。
3. 【請求項３】 前記遅延回路（５）は前記搬送波出力通
   路側および前記第一の位相変調器出力通路側にほぼ等分
   に挿入された請求項１記載のＡ型アナログ・ディジタル
   変換器。
4. 【請求項４】 搬送波は正弦波である請求項１記載のＡ
   型アナログ・ディジタル変換器。
5. 【請求項５】 前記遅延回路は単位遅延時間Ｔ／２ⁿ⁺¹
   の遅延素子が複数段縦続接続された請求項４記載のＡ型
   アナログ・ディジタル変換器。
6. 【請求項６】 搬送波をアナログ信号によりそれぞれ位
   相変調する複数ｍ個の第二の位相変調器を備え、このｍ
   個の第二の位相変調器はそのｊ番目（ｊ≦ｍ）の変調器
   についてその変調深さが θ×２^j-1 ただしθは定数 であり、このｍ個の第二の位相変調器の出力位相をそれ
   ぞれ前記搬送波の位相と比較するｍ個の第二の位相比較
   器を含むＢ型アナログ・ディジタル変換器と、請求項１
   記載のＡ型アナログ・ディジタル変換器とを備え、 共通のアナログ信号入力について、このＢ型アナログ・
   ディジタル変換器出力が上位ビット出力となり、前記Ａ
   型アナログ・ディジタル変換器出力が下位ビット出力と
   なることを特徴とするアナログ・ディジタル変換装置。