JP3138693B2 - データ圧縮回路 - Google Patents
データ圧縮回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、主としてＩＳＯ／
ＩＥＣ−１２０４２や日本工業規格で定められている圧
縮したデータから完全に圧縮前のデータを復元できる情
報交換用２進算術符号化アルゴリズムを採用したデータ
圧縮回路に関する。
ＩＥＣ−１２０４２や日本工業規格で定められている圧
縮したデータから完全に圧縮前のデータを復元できる情
報交換用２進算術符号化アルゴリズムを採用したデータ
圧縮回路に関する。
【０００２】
【従来の技術】従来、この種のデータ圧縮回路は、回路
外部に圧縮前データをバッファリングするためのバッフ
ァ回路としての大容量先入れ先出し回路（以下、ＦＩＦ
Ｏとする）を備え、大容量ＦＩＦＯから順番に圧縮前デ
ータを読み出して回路内部に備えられた複数の符号生成
器でデータ圧縮を行っている。
外部に圧縮前データをバッファリングするためのバッフ
ァ回路としての大容量先入れ先出し回路（以下、ＦＩＦ
Ｏとする）を備え、大容量ＦＩＦＯから順番に圧縮前デ
ータを読み出して回路内部に備えられた複数の符号生成
器でデータ圧縮を行っている。
【０００３】図５は、従来のデータ圧縮回路１０２の基
本構成を示したブロック図である。このデータ圧縮回路
１０２は、回路外部に圧縮前データをバッファリングす
る大容量ＦＩＦＯ１１２を備え、回路内部の入力側初段
のデータ入力回路１２が大容量ＦＩＦＯ１１２でバッフ
ァリングされている圧縮前データを順番に読み出し、規
格化された情報交換用２進算術符号化アルゴリズムに従
って５１２バイト単位のブロックに分割してＦＩＦＯ７
０〜７７へ圧縮前データを送出する。
本構成を示したブロック図である。このデータ圧縮回路
１０２は、回路外部に圧縮前データをバッファリングす
る大容量ＦＩＦＯ１１２を備え、回路内部の入力側初段
のデータ入力回路１２が大容量ＦＩＦＯ１１２でバッフ
ァリングされている圧縮前データを順番に読み出し、規
格化された情報交換用２進算術符号化アルゴリズムに従
って５１２バイト単位のブロックに分割してＦＩＦＯ７
０〜７７へ圧縮前データを送出する。
【０００４】ＦＩＦＯ７０〜７７では、圧縮前データを
バッファリングしてそれぞれに接続される符号生成器０
〜７の要求に応じて圧縮前データを出力する。符号生成
器０〜７は、規格化された２進算術符号化アルゴリズム
に従って５１２バイトに分割されたブロック単位に圧縮
前データをデータ圧縮し、その結果の圧縮データをそれ
ぞれに接続されるＦＩＦＯ６０〜６７へ出力する。セレ
クタ２０は符号生成器０〜７からの圧縮データを選択し
てデータ出力回路３０へ出力し、データ出力回路３０で
は圧縮データを外部へ出力する。
バッファリングしてそれぞれに接続される符号生成器０
〜７の要求に応じて圧縮前データを出力する。符号生成
器０〜７は、規格化された２進算術符号化アルゴリズム
に従って５１２バイトに分割されたブロック単位に圧縮
前データをデータ圧縮し、その結果の圧縮データをそれ
ぞれに接続されるＦＩＦＯ６０〜６７へ出力する。セレ
クタ２０は符号生成器０〜７からの圧縮データを選択し
てデータ出力回路３０へ出力し、データ出力回路３０で
は圧縮データを外部へ出力する。
【０００５】即ち、このデータ圧縮回路１０２の場合、
外部の大容量ＦＩＦＯ１１２からの圧縮前データを符号
生成器０〜７へ供給し、符号生成器０〜７でデータ圧縮
を行うが、このときの基本動作は、情報交換用データ圧
縮−２進算術符号化アルゴリズムに従ってデータ入力回
路１２が圧縮前データを５１２バイト毎のブロックに分
割し、符号生成器０〜７の８個に対して分割したブロッ
ク数分の圧縮前データを符号生成器０〜７のうちの符号
生成器０から順番に入力させてデータ圧縮を行わせる
が、圧縮前データが４０９６バイト以上の場合には符号
生成器０に戻ってデータ圧縮の動作を繰り返す。
外部の大容量ＦＩＦＯ１１２からの圧縮前データを符号
生成器０〜７へ供給し、符号生成器０〜７でデータ圧縮
を行うが、このときの基本動作は、情報交換用データ圧
縮−２進算術符号化アルゴリズムに従ってデータ入力回
路１２が圧縮前データを５１２バイト毎のブロックに分
割し、符号生成器０〜７の８個に対して分割したブロッ
ク数分の圧縮前データを符号生成器０〜７のうちの符号
生成器０から順番に入力させてデータ圧縮を行わせる
が、圧縮前データが４０９６バイト以上の場合には符号
生成器０に戻ってデータ圧縮の動作を繰り返す。
【０００６】因みに、こうしたデータ圧縮回路に関連す
る周知技術としては、特開平６−５４２０９号公報に開
示された画像圧縮・伸長回路、特開平７−２０５０７４
号公報に開示されたデータ送出装置、特開平７−３２７
１９５号公報に開示されたデータ作成装置等が挙げられ
る。
る周知技術としては、特開平６−５４２０９号公報に開
示された画像圧縮・伸長回路、特開平７−２０５０７４
号公報に開示されたデータ送出装置、特開平７−３２７
１９５号公報に開示されたデータ作成装置等が挙げられ
る。
【０００７】
【発明が解決しようとする課題】上述した図５に示した
データ圧縮回路の場合、第１の問題点として、各符号生
成器前段に配備される各ＦＩＦＯの容量をブロックのバ
イト数と同じ５１２バイトとしなければ高速にデータ圧
縮を行うことができず、回路構成上において機能面で制
約されてしまうという問題が挙げられる。
データ圧縮回路の場合、第１の問題点として、各符号生
成器前段に配備される各ＦＩＦＯの容量をブロックのバ
イト数と同じ５１２バイトとしなければ高速にデータ圧
縮を行うことができず、回路構成上において機能面で制
約されてしまうという問題が挙げられる。
【０００８】その理由は、データ入力回路が大容量ＦＩ
ＦＯから圧縮前データを順番に読み出す条件下にあっ
て、各符号生成器を同時に動作させて高速にデータ圧縮
を行うためには、各符号生成器前段の各ＦＩＦＯの容量
をブロックのバイト数と同じ５１２バイトとしなければ
次のブロックのデータを読み込むことができず、その結
果として次のブロックのデータの次のＦＩＦＯへの供給
が行われずに次の符号生成器がデータ圧縮の動作を開始
できなくなるためである。
ＦＯから圧縮前データを順番に読み出す条件下にあっ
て、各符号生成器を同時に動作させて高速にデータ圧縮
を行うためには、各符号生成器前段の各ＦＩＦＯの容量
をブロックのバイト数と同じ５１２バイトとしなければ
次のブロックのデータを読み込むことができず、その結
果として次のブロックのデータの次のＦＩＦＯへの供給
が行われずに次の符号生成器がデータ圧縮の動作を開始
できなくなるためである。
【０００９】第２の問題点としては、各符号生成器の全
部がデータ圧縮の動作を開始するまでに時間がかかるた
め、データ圧縮が完了するまでの時間が長くかかってし
まうという問題が挙げられる。
部がデータ圧縮の動作を開始するまでに時間がかかるた
め、データ圧縮が完了するまでの時間が長くかかってし
まうという問題が挙げられる。
【００１０】その理由は、データ入力回路が大容量ＦＩ
ＦＯから圧縮前データを順番に読み出す条件下にあっ
て、最初の符号生成器（図５中では符号生成器０）がデ
ータ圧縮の動作を開始してからデータ入力回路が７ブロ
ック分のデータである３５８４バイトもの大量の圧縮前
データを読み出してからではないと、最後のＦＩＦＯ
（図５中ではＦＩＦＯ７７）へ供給する圧縮前データが
準備できないため、最後の符号生成器（図５中では符号
生成器７）がデータ圧縮の動作を開始できず、結果とし
てデータ圧縮が完了するまでの時間が長くなってしまう
ためである。
ＦＯから圧縮前データを順番に読み出す条件下にあっ
て、最初の符号生成器（図５中では符号生成器０）がデ
ータ圧縮の動作を開始してからデータ入力回路が７ブロ
ック分のデータである３５８４バイトもの大量の圧縮前
データを読み出してからではないと、最後のＦＩＦＯ
（図５中ではＦＩＦＯ７７）へ供給する圧縮前データが
準備できないため、最後の符号生成器（図５中では符号
生成器７）がデータ圧縮の動作を開始できず、結果とし
てデータ圧縮が完了するまでの時間が長くなってしまう
ためである。
【００１１】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、回路内部で圧縮前
データをバッファリングするＦＩＦＯの容量を大幅に低
減できると共に、データ圧縮の動作を可能な限り同時に
行わせることでデータ圧縮処理を高速化し得るデータ圧
縮回路を提供することにある。
なされたもので、その技術的課題は、回路内部で圧縮前
データをバッファリングするＦＩＦＯの容量を大幅に低
減できると共に、データ圧縮の動作を可能な限り同時に
行わせることでデータ圧縮処理を高速化し得るデータ圧
縮回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、回路外
部に圧縮前データをバッファリングするバッファ回路を
備え、回路内部でバッファ回路から圧縮前データを順番
に読み出してデータ圧縮を行う情報交換用２進算術符号
化アルゴリズムを採用したデータ圧縮回路において、バ
ッファ回路は、圧縮前データをアドレスマッピングされ
た形式で格納する小容量のメモリバッファであり、回路
内部には、メモリバッファの任意のアドレスから圧縮前
データを読み出すデータ入力回路が備えられ、メモリバ
ッファ及びデータ入力回路の間を専用インタフェースを
介して接続して成るデータ圧縮回路が得られる。
部に圧縮前データをバッファリングするバッファ回路を
備え、回路内部でバッファ回路から圧縮前データを順番
に読み出してデータ圧縮を行う情報交換用２進算術符号
化アルゴリズムを採用したデータ圧縮回路において、バ
ッファ回路は、圧縮前データをアドレスマッピングされ
た形式で格納する小容量のメモリバッファであり、回路
内部には、メモリバッファの任意のアドレスから圧縮前
データを読み出すデータ入力回路が備えられ、メモリバ
ッファ及びデータ入力回路の間を専用インタフェースを
介して接続して成るデータ圧縮回路が得られる。
【００１３】又、本発明によれば、回路外部に圧縮前デ
ータをバッファリングするバッファ回路を備え、回路内
部でバッファ回路から圧縮前データを順番に読み出して
データ圧縮を行う情報交換用２進算術符号化アルゴリズ
ムを採用したデータ圧縮回路において、バッファ回路
は、圧縮前データをアドレスマッピングされた形式で格
納する小容量のメモリバッファであり、回路内部には、
メモリバッファの任意のアドレスから圧縮前データを読
み出すデータ入力回路が備えられ、メモリバッファ及び
データ入力回路の間を規格化されたＰＣＩバスを介して
接続して成り、更に、ＰＣＩバスには、ＰＣＩアドレス
マップ上にマッピングされたメモリのアクセスに際し
て、バスを使用するマスタが意図する任意のアドレスか
ら任意の長さのデータを読み出し／書き込みを行う機能
が定義されているデータ圧縮回路が得られる。
ータをバッファリングするバッファ回路を備え、回路内
部でバッファ回路から圧縮前データを順番に読み出して
データ圧縮を行う情報交換用２進算術符号化アルゴリズ
ムを採用したデータ圧縮回路において、バッファ回路
は、圧縮前データをアドレスマッピングされた形式で格
納する小容量のメモリバッファであり、回路内部には、
メモリバッファの任意のアドレスから圧縮前データを読
み出すデータ入力回路が備えられ、メモリバッファ及び
データ入力回路の間を規格化されたＰＣＩバスを介して
接続して成り、更に、ＰＣＩバスには、ＰＣＩアドレス
マップ上にマッピングされたメモリのアクセスに際し
て、バスを使用するマスタが意図する任意のアドレスか
ら任意の長さのデータを読み出し／書き込みを行う機能
が定義されているデータ圧縮回路が得られる。
【００１４】更に、本発明によれば、上記何れかのデー
タ圧縮回路において、メモリバッファからデータ入力回
路を通して読み出された圧縮前データを先入れ先出しす
る複数のＦＩＦＯと、複数のＦＩＦＯからそれぞれ１対
１で送出された圧縮前データをデータ圧縮する複数の符
号生成器とを備え、データ入力回路は、複数の符号生成
器のうちの特定のブロックのデータ圧縮を行う特定の符
号生成器によるデータ圧縮の動作開始時に最初のブロッ
クの圧縮前データをメモリバッファから高速に読み出し
て複数のＦＩＦＯのうちの該特定の符号生成器に対応す
る特定のＦＩＦＯへ送出し、特定の符号生成器は、特定
のＦＩＦＯから入力した最初のブロックの圧縮前データ
をデータ圧縮するデータ圧縮回路が得られる。
タ圧縮回路において、メモリバッファからデータ入力回
路を通して読み出された圧縮前データを先入れ先出しす
る複数のＦＩＦＯと、複数のＦＩＦＯからそれぞれ１対
１で送出された圧縮前データをデータ圧縮する複数の符
号生成器とを備え、データ入力回路は、複数の符号生成
器のうちの特定のブロックのデータ圧縮を行う特定の符
号生成器によるデータ圧縮の動作開始時に最初のブロッ
クの圧縮前データをメモリバッファから高速に読み出し
て複数のＦＩＦＯのうちの該特定の符号生成器に対応す
る特定のＦＩＦＯへ送出し、特定の符号生成器は、特定
のＦＩＦＯから入力した最初のブロックの圧縮前データ
をデータ圧縮するデータ圧縮回路が得られる。
【００１５】一方、本発明によれば、上記データ圧縮回
路において、データ入力回路は、複数の符号生成器のう
ちの特定の符号生成器以外の符号生成器によるデータ圧
縮の動作開始時に特定のブロック以外のブロックを示す
異なるブロックの先頭から圧縮前データを高速に読み出
して複数のＦＩＦＯのうちの該特定の符号生成器以外の
符号生成器に対応する特定のＦＩＦＯ以外のＦＩＦＯへ
送出し、特定の符号生成器以外の符号生成器は、特定の
ＦＩＦＯ以外のＦＩＦＯから入力した異なるブロックの
圧縮前データをデータ圧縮するデータ圧縮回路が得られ
る。
路において、データ入力回路は、複数の符号生成器のう
ちの特定の符号生成器以外の符号生成器によるデータ圧
縮の動作開始時に特定のブロック以外のブロックを示す
異なるブロックの先頭から圧縮前データを高速に読み出
して複数のＦＩＦＯのうちの該特定の符号生成器以外の
符号生成器に対応する特定のＦＩＦＯ以外のＦＩＦＯへ
送出し、特定の符号生成器以外の符号生成器は、特定の
ＦＩＦＯ以外のＦＩＦＯから入力した異なるブロックの
圧縮前データをデータ圧縮するデータ圧縮回路が得られ
る。
【００１６】他方、本発明によれば、上記データ圧縮回
路において、複数のＦＩＦＯと複数の符号生成器とは予
め何番目のブロックのデータを圧縮するかが決定されて
おり、データ入力回路は、複数のＦＩＦＯにおいて圧縮
前データが無くなる前にメモリバッファから該複数のＦ
ＩＦＯ及び複数の符号生成器の対応関係で所定のものか
ら見た場合のデータ圧縮すべきブロックを示す対応ブロ
ックの前回読み出した次のアドレスより圧縮前データを
読み出して該複数のＦＩＦＯへ補充する動作を該メモリ
バッファから該圧縮前データの全部の読み出しが終了す
るまで続行するデータ圧縮回路が得られる。
路において、複数のＦＩＦＯと複数の符号生成器とは予
め何番目のブロックのデータを圧縮するかが決定されて
おり、データ入力回路は、複数のＦＩＦＯにおいて圧縮
前データが無くなる前にメモリバッファから該複数のＦ
ＩＦＯ及び複数の符号生成器の対応関係で所定のものか
ら見た場合のデータ圧縮すべきブロックを示す対応ブロ
ックの前回読み出した次のアドレスより圧縮前データを
読み出して該複数のＦＩＦＯへ補充する動作を該メモリ
バッファから該圧縮前データの全部の読み出しが終了す
るまで続行するデータ圧縮回路が得られる。
【００１７】
【発明の実施の形態】以下に実施例を挙げ、本発明のデ
ータ圧縮回路について、図面を参照して詳細に説明す
る。
ータ圧縮回路について、図面を参照して詳細に説明す
る。
【００１８】図１は、本発明の一実施例に係るデータ圧
縮回路１００の基本構成を示したブロック図である。こ
のデータ圧縮回路１００は、回路外部に圧縮前データを
バッファリングするバッファ回路として、圧縮前データ
をアドレスマッピングされた形式で格納する小容量のメ
モリバッファ１１０を備えており、回路内部には、メモ
リバッファ１１０の任意のアドレスから圧縮前データを
読み出すデータ入力回路１０と、メモリバッファ１１０
からデータ入力回路１０を通して読み出された圧縮前デ
ータを先入れ先出しする８個のＦＩＦＯ５０〜５７と、
これらの各ＦＩＦＯ５０〜５７からそれぞれ１対１で送
出された圧縮前データを規格化された情報交換用２進算
術符号化アルゴリズムに従ってデータ圧縮する８個の符
号生成器０〜７とが備えられる他、図５に示した従来回
路と同様に、各符号生成器０〜７からデータ圧縮されて
それぞれ１対１で送出された圧縮データを先入れ先出し
する８個のＦＩＦＯ６０〜６７と、各符号生成器０〜７
でデータ圧縮された圧縮データを選択出力するセレクタ
２０と、圧縮データを外部へ出力するデータ出力回路３
０とが備えられている。但し、メモリバッファ１１０及
びデータ入力回路１０の間は専用インタフェースを介し
て接続されて成っている。
縮回路１００の基本構成を示したブロック図である。こ
のデータ圧縮回路１００は、回路外部に圧縮前データを
バッファリングするバッファ回路として、圧縮前データ
をアドレスマッピングされた形式で格納する小容量のメ
モリバッファ１１０を備えており、回路内部には、メモ
リバッファ１１０の任意のアドレスから圧縮前データを
読み出すデータ入力回路１０と、メモリバッファ１１０
からデータ入力回路１０を通して読み出された圧縮前デ
ータを先入れ先出しする８個のＦＩＦＯ５０〜５７と、
これらの各ＦＩＦＯ５０〜５７からそれぞれ１対１で送
出された圧縮前データを規格化された情報交換用２進算
術符号化アルゴリズムに従ってデータ圧縮する８個の符
号生成器０〜７とが備えられる他、図５に示した従来回
路と同様に、各符号生成器０〜７からデータ圧縮されて
それぞれ１対１で送出された圧縮データを先入れ先出し
する８個のＦＩＦＯ６０〜６７と、各符号生成器０〜７
でデータ圧縮された圧縮データを選択出力するセレクタ
２０と、圧縮データを外部へ出力するデータ出力回路３
０とが備えられている。但し、メモリバッファ１１０及
びデータ入力回路１０の間は専用インタフェースを介し
て接続されて成っている。
【００１９】このうち、データ入力回路１０は、データ
圧縮回路１００における各符号生成器０〜７のうちの特
定のブロックのデータ圧縮を行う特定の符号生成器（例
えば符号生成器０）によるデータ圧縮の動作開始時に最
初のブロックの圧縮前データをメモリバッファ１１０か
ら高速に読み出して各ＦＩＦＯ５０〜５７のうちの特定
の符号生成器（符号生成器０）に対応する特定のＦＩＦ
Ｏ（例えばＦＩＦＯ５０）へ送出する。これにより、特
定の符号生成器（符号生成器０）は、特定のＦＩＦＯ
（ＦＩＦＯ５０）から入力した最初のブロックの圧縮前
データをデータ圧縮する。
圧縮回路１００における各符号生成器０〜７のうちの特
定のブロックのデータ圧縮を行う特定の符号生成器（例
えば符号生成器０）によるデータ圧縮の動作開始時に最
初のブロックの圧縮前データをメモリバッファ１１０か
ら高速に読み出して各ＦＩＦＯ５０〜５７のうちの特定
の符号生成器（符号生成器０）に対応する特定のＦＩＦ
Ｏ（例えばＦＩＦＯ５０）へ送出する。これにより、特
定の符号生成器（符号生成器０）は、特定のＦＩＦＯ
（ＦＩＦＯ５０）から入力した最初のブロックの圧縮前
データをデータ圧縮する。
【００２０】又、データ入力回路１０は、各符号生成器
０〜７のうちの特定の符号生成器以外（符号生成器０）
の符号生成器（この場合には符号生成器１〜７）による
データ圧縮の動作開始時に特定のブロック以外のブロッ
クを示す異なるブロックの先頭から圧縮前データを高速
に読み出して各ＦＩＦＯ５０〜５７のうちの特定の符号
生成器（符号生成器０）以外の符号生成器（符号生成器
１〜７）に対応する特定のＦＩＦＯ（ＦＩＦＯ５０）以
外のＦＩＦＯ（ＦＩＦＯ５１〜５７）へ送出する。これ
により、特定の符号生成器（符号生成器０）以外の符号
生成器（符号生成器１〜７）は、特定のＦＩＦＯ（ＦＩ
ＦＯ５０）以外のＦＩＦＯ（ＦＩＦＯ５１〜５７）から
入力した異なるブロックの圧縮前データをデータ圧縮す
る。
０〜７のうちの特定の符号生成器以外（符号生成器０）
の符号生成器（この場合には符号生成器１〜７）による
データ圧縮の動作開始時に特定のブロック以外のブロッ
クを示す異なるブロックの先頭から圧縮前データを高速
に読み出して各ＦＩＦＯ５０〜５７のうちの特定の符号
生成器（符号生成器０）以外の符号生成器（符号生成器
１〜７）に対応する特定のＦＩＦＯ（ＦＩＦＯ５０）以
外のＦＩＦＯ（ＦＩＦＯ５１〜５７）へ送出する。これ
により、特定の符号生成器（符号生成器０）以外の符号
生成器（符号生成器１〜７）は、特定のＦＩＦＯ（ＦＩ
ＦＯ５０）以外のＦＩＦＯ（ＦＩＦＯ５１〜５７）から
入力した異なるブロックの圧縮前データをデータ圧縮す
る。
【００２１】更に、このデータ圧縮回路１００では、情
報交換用２進算術符号化アルゴリズムに従う性質上、各
ＦＩＦＯ５０〜５７と各符号生成器０〜７とが予め何番
目のブロックのデータを圧縮するかが決定されている。
このため、データ入力回路１０は、各ＦＩＦＯ５０〜５
７において圧縮前データが無くなる前にメモリバッファ
１１０から各ＦＩＦＯ５０〜５７及び各符号生成器０〜
７の対応関係で所定のものから見た場合のデータ圧縮す
べきブロックを示す対応ブロックの前回読み出した次の
アドレスより圧縮前データを読み出して各ＦＩＦＯ５０
〜５７へ補充する動作をメモリバッファ１１０から圧縮
前データの全部の読み出しが終了するまで続行する。
報交換用２進算術符号化アルゴリズムに従う性質上、各
ＦＩＦＯ５０〜５７と各符号生成器０〜７とが予め何番
目のブロックのデータを圧縮するかが決定されている。
このため、データ入力回路１０は、各ＦＩＦＯ５０〜５
７において圧縮前データが無くなる前にメモリバッファ
１１０から各ＦＩＦＯ５０〜５７及び各符号生成器０〜
７の対応関係で所定のものから見た場合のデータ圧縮す
べきブロックを示す対応ブロックの前回読み出した次の
アドレスより圧縮前データを読み出して各ＦＩＦＯ５０
〜５７へ補充する動作をメモリバッファ１１０から圧縮
前データの全部の読み出しが終了するまで続行する。
【００２２】即ち、このデータ圧縮回路１００では、こ
のようなデータ入力回路１０による動作が行われること
により、回路内部における各符号生成器０〜７の前段の
各ＦＩＦＯ５０〜５７のバッファ容量を少なくでき、し
かもデータ圧縮の動作が開始されてから各符号生成器０
〜７の全部が動作が開始されるまでの時間が短くなるた
め、結果として各符号生成器０〜７の全部が同時に動作
する時間が長くなることで高速にデータ圧縮が行われ
る。
のようなデータ入力回路１０による動作が行われること
により、回路内部における各符号生成器０〜７の前段の
各ＦＩＦＯ５０〜５７のバッファ容量を少なくでき、し
かもデータ圧縮の動作が開始されてから各符号生成器０
〜７の全部が動作が開始されるまでの時間が短くなるた
め、結果として各符号生成器０〜７の全部が同時に動作
する時間が長くなることで高速にデータ圧縮が行われ
る。
【００２３】具体的に言えば、メモリバッファ１１０
は、圧縮前データの保存をアドレス上にマッピングして
おくことにより、アドレスを指定することによって任意
の場所から圧縮前データの読み出しを行うことができ
る。
は、圧縮前データの保存をアドレス上にマッピングして
おくことにより、アドレスを指定することによって任意
の場所から圧縮前データの読み出しを行うことができ
る。
【００２４】データ圧縮回路１００の回路内部におい
て、データ入力回路１０は、規格化された２進算術符号
化アルゴリズムに従って圧縮前データを５１２バイト単
位のブロックに分割してデータ圧縮を行うことを意識
し、ＦＩＦＯ５０〜５７の要求に応じて対応するブロッ
クのアドレスを指定してメモリバッファ１１０に保存さ
れている圧縮前データを小容量なものとして高速に読み
出し、ＦＩＦＯ５０〜５７へ圧縮前データを送出する。
て、データ入力回路１０は、規格化された２進算術符号
化アルゴリズムに従って圧縮前データを５１２バイト単
位のブロックに分割してデータ圧縮を行うことを意識
し、ＦＩＦＯ５０〜５７の要求に応じて対応するブロッ
クのアドレスを指定してメモリバッファ１１０に保存さ
れている圧縮前データを小容量なものとして高速に読み
出し、ＦＩＦＯ５０〜５７へ圧縮前データを送出する。
【００２５】ＦＩＦＯ５０〜５７は、圧縮前データをバ
ッファリングしてそれぞれに接続される符号生成器０〜
７の要求に応じて圧縮前データを出力すると共に、バッ
ファリングする圧縮前データが無くなる前にデータ入力
回路１０に圧縮前データを要求する。
ッファリングしてそれぞれに接続される符号生成器０〜
７の要求に応じて圧縮前データを出力すると共に、バッ
ファリングする圧縮前データが無くなる前にデータ入力
回路１０に圧縮前データを要求する。
【００２６】符号生成器０〜７は、規格化された２進算
術符号化アルゴリズムに従って５１２バイトに分割され
たブロック単位に圧縮前データをデータ圧縮し、その結
果の圧縮データをそれぞれに接続されるＦＩＦＯ６０〜
６７へ出力する。セレクタ２０は、符号生成器０〜７か
らの圧縮データを選択してデータ出力回路３０へ出力
し、データ出力回路３０では圧縮データを外部へ出力す
る。
術符号化アルゴリズムに従って５１２バイトに分割され
たブロック単位に圧縮前データをデータ圧縮し、その結
果の圧縮データをそれぞれに接続されるＦＩＦＯ６０〜
６７へ出力する。セレクタ２０は、符号生成器０〜７か
らの圧縮データを選択してデータ出力回路３０へ出力
し、データ出力回路３０では圧縮データを外部へ出力す
る。
【００２７】このデータ圧縮回路１００の場合、外部の
メモリバッファ１１０からの圧縮前データを符号生成器
０〜７へ供給し、符号生成器０〜７でデータ圧縮を行う
が、このときの基本動作は、従来通りに情報交換用デー
タ圧縮−２進算術符号化アルゴリズムに従ってデータ入
力回路１０が圧縮前データを５１２バイト毎のブロック
に分割し、符号生成器０〜７の８個に対して分割したブ
ロック数分の圧縮前データを符号生成器０〜７のうちの
特定の符号生成器（符号生成器０〜７のうちの任意な何
れかのもの）から入力させて必要な優先順位に応じてデ
ータ圧縮を行わせることが可能になっているが、圧縮前
データが４０９６バイト以上の場合には符号生成器０に
戻ってデータ圧縮の動作を繰り返す。
メモリバッファ１１０からの圧縮前データを符号生成器
０〜７へ供給し、符号生成器０〜７でデータ圧縮を行う
が、このときの基本動作は、従来通りに情報交換用デー
タ圧縮−２進算術符号化アルゴリズムに従ってデータ入
力回路１０が圧縮前データを５１２バイト毎のブロック
に分割し、符号生成器０〜７の８個に対して分割したブ
ロック数分の圧縮前データを符号生成器０〜７のうちの
特定の符号生成器（符号生成器０〜７のうちの任意な何
れかのもの）から入力させて必要な優先順位に応じてデ
ータ圧縮を行わせることが可能になっているが、圧縮前
データが４０９６バイト以上の場合には符号生成器０に
戻ってデータ圧縮の動作を繰り返す。
【００２８】以下は、このデータ圧縮回路１００の動作
について、図１を参照してより具体的に説明する。メモ
リバッファ１１０に対して圧縮データの格納が完了する
と、データ圧縮回路１００はプロセッサの指示（図示せ
ず）に従ってデータ圧縮を開始する。指示内容は、メモ
リバッファ１１０のどのアドレスから圧縮前データが格
納されているかを示すスタートアドレス情報、圧縮前デ
ータの総バイト数等を含むものであり、これらは予めデ
ータ入力回路１０に設定される。
について、図１を参照してより具体的に説明する。メモ
リバッファ１１０に対して圧縮データの格納が完了する
と、データ圧縮回路１００はプロセッサの指示（図示せ
ず）に従ってデータ圧縮を開始する。指示内容は、メモ
リバッファ１１０のどのアドレスから圧縮前データが格
納されているかを示すスタートアドレス情報、圧縮前デ
ータの総バイト数等を含むものであり、これらは予めデ
ータ入力回路１０に設定される。
【００２９】ここでは、説明の簡略化のため、符号生成
器０〜７の前段にあるＦＩＦＯ５０〜５７の容量を１６
バイトとし、データ入力回路１０はメモリバッファ１１
０への１回の読み出しアクセスで８バイトの圧縮前デー
タを読み込むものとする。
器０〜７の前段にあるＦＩＦＯ５０〜５７の容量を１６
バイトとし、データ入力回路１０はメモリバッファ１１
０への１回の読み出しアクセスで８バイトの圧縮前デー
タを読み込むものとする。
【００３０】図２は、このデータ圧縮回路１００に備え
られるメモりバッファ１１０にアドレスマッピングされ
た形式で格納される圧縮前データをイメージ化して示し
たものである。ここでの圧縮前データは、アドレス０番
地から格納され、５６３２バイトの場合のイメージを示
している。
られるメモりバッファ１１０にアドレスマッピングされ
た形式で格納される圧縮前データをイメージ化して示し
たものである。ここでの圧縮前データは、アドレス０番
地から格納され、５６３２バイトの場合のイメージを示
している。
【００３１】即ち、データ圧縮回路１００では、ここで
示されるように規格化された２進算術符号化アルゴリズ
ムに従って５１２バイト単位のブロックに分割して捕
え、それぞれのブロックに０オリジンの番号を付けた場
合、番号を８で割った余りの番号に対応するＦＩＦＯ
（ＦＩＦＯ５０〜５７の何れか）を介してそれに対応す
る符号生成器（符号生成器０〜７の何れか）でデータ圧
縮を行う。
示されるように規格化された２進算術符号化アルゴリズ
ムに従って５１２バイト単位のブロックに分割して捕
え、それぞれのブロックに０オリジンの番号を付けた場
合、番号を８で割った余りの番号に対応するＦＩＦＯ
（ＦＩＦＯ５０〜５７の何れか）を介してそれに対応す
る符号生成器（符号生成器０〜７の何れか）でデータ圧
縮を行う。
【００３２】図３は、このデータ圧縮回路１００に備え
られる符号生成器０〜７が２進算術符号化アルゴリズム
に従ったデータ圧縮を行う際の圧縮前データのブロック
の扱いを例示したタイミングチャートである。このタイ
ミングチャートは、或る時間間隔で符号生成器０〜７が
データ圧縮の動作を開始していることを示しているが、
これは圧縮前データが準備できなければデータ圧縮を行
うことができないためである。尚、ここでは１つのブロ
ックの圧縮前データをデータ圧縮するために必要な時間
を便宜上一定としているが、一般に圧縮前データのデー
タ圧縮に要する時間は圧縮前データのパターンに依存す
るので一定でない。
られる符号生成器０〜７が２進算術符号化アルゴリズム
に従ったデータ圧縮を行う際の圧縮前データのブロック
の扱いを例示したタイミングチャートである。このタイ
ミングチャートは、或る時間間隔で符号生成器０〜７が
データ圧縮の動作を開始していることを示しているが、
これは圧縮前データが準備できなければデータ圧縮を行
うことができないためである。尚、ここでは１つのブロ
ックの圧縮前データをデータ圧縮するために必要な時間
を便宜上一定としているが、一般に圧縮前データのデー
タ圧縮に要する時間は圧縮前データのパターンに依存す
るので一定でない。
【００３３】そこで、図１を参照すれば、データ圧縮回
路１００において、データ圧縮を開始する直前には全部
のＦＩＦＯ５０〜５７及びＦＩＦＯ６０〜６７は空にな
っている。データ圧縮を開始すると、先ずデータ入力回
路１０がメモリバッファ１１０内のブロック０の先頭か
ら８バイトの圧縮前データを高速に読み出し、ＦＩＦＯ
５０へ送出する。これで符号生成器０はＦＩＦＯ５０を
介して圧縮前データを受け取り、データ圧縮を開始す
る。同様に、データ入力回路１０がメモリバッファ１１
０内のブロック１〜７の先頭から８バイトずつの圧縮前
データを読み出し、対応するＦＩＦＯ５１〜５７へ送出
して、この圧縮前データを受けた符号生成器１〜７もデ
ータ圧縮を開始する。
路１００において、データ圧縮を開始する直前には全部
のＦＩＦＯ５０〜５７及びＦＩＦＯ６０〜６７は空にな
っている。データ圧縮を開始すると、先ずデータ入力回
路１０がメモリバッファ１１０内のブロック０の先頭か
ら８バイトの圧縮前データを高速に読み出し、ＦＩＦＯ
５０へ送出する。これで符号生成器０はＦＩＦＯ５０を
介して圧縮前データを受け取り、データ圧縮を開始す
る。同様に、データ入力回路１０がメモリバッファ１１
０内のブロック１〜７の先頭から８バイトずつの圧縮前
データを読み出し、対応するＦＩＦＯ５１〜５７へ送出
して、この圧縮前データを受けた符号生成器１〜７もデ
ータ圧縮を開始する。
【００３４】ＦＩＦＯ５０〜５７は、何れも８バイト以
上の空きがあればデータ入力回路１０に圧縮前データを
要求し、この要求を受けてデータ入力回路１０はメモリ
バッファ１１０から対応するブロックの前回読み出した
次のアドレスから８バイトのデータを高速に読み出して
該当するＦＩＦＯ５０〜５７の何れかへ圧縮前データを
補充する。このとき、データ入力回路１０は、１つのブ
ロックのデータ容量が５１２バイトであることを意識
し、これを越える圧縮前データの読み出し並びに該当す
るＦＩＦＯ５０〜５７の何れかへの圧縮前データの補充
は行わない。又、データ入力回路１０は圧縮前データの
総バイト数を越えた圧縮前データの読み出し並びに該当
するＦＩＦＯ５０〜５７の何れかへの圧縮前データの補
充も行わない。これをメモリバッファ１１０からブロッ
ク０〜７の全部の圧縮前データの読み出しが終了するま
で継続することにより、データ圧縮が行われる。
上の空きがあればデータ入力回路１０に圧縮前データを
要求し、この要求を受けてデータ入力回路１０はメモリ
バッファ１１０から対応するブロックの前回読み出した
次のアドレスから８バイトのデータを高速に読み出して
該当するＦＩＦＯ５０〜５７の何れかへ圧縮前データを
補充する。このとき、データ入力回路１０は、１つのブ
ロックのデータ容量が５１２バイトであることを意識
し、これを越える圧縮前データの読み出し並びに該当す
るＦＩＦＯ５０〜５７の何れかへの圧縮前データの補充
は行わない。又、データ入力回路１０は圧縮前データの
総バイト数を越えた圧縮前データの読み出し並びに該当
するＦＩＦＯ５０〜５７の何れかへの圧縮前データの補
充も行わない。これをメモリバッファ１１０からブロッ
ク０〜７の全部の圧縮前データの読み出しが終了するま
で継続することにより、データ圧縮が行われる。
【００３５】ブロック８以降の圧縮は、そのブロックの
データ圧縮を行う該当する符号生成器０〜７の何れかが
前のブロックのデータ圧縮を完了し、後段にある該当す
るＦＩＦＯ６０〜６７の何れかに圧縮データが残ってい
なければ、ブロック０〜７と同様な処理を行うことによ
り実現する。圧縮データは、符号生成器０〜７の後段に
あるＦＩＦＯ６０〜６７でバッファリングされ、規格化
された２進算術符号化アルゴリズムに従ってセレクタ２
０が符号生成器０に接続されるＦＩＦＯ６０のものから
ＦＩＦＯ６１〜６７へ順に選択し、それをデータ出力回
路３０が外部へ出力する。
データ圧縮を行う該当する符号生成器０〜７の何れかが
前のブロックのデータ圧縮を完了し、後段にある該当す
るＦＩＦＯ６０〜６７の何れかに圧縮データが残ってい
なければ、ブロック０〜７と同様な処理を行うことによ
り実現する。圧縮データは、符号生成器０〜７の後段に
あるＦＩＦＯ６０〜６７でバッファリングされ、規格化
された２進算術符号化アルゴリズムに従ってセレクタ２
０が符号生成器０に接続されるＦＩＦＯ６０のものから
ＦＩＦＯ６１〜６７へ順に選択し、それをデータ出力回
路３０が外部へ出力する。
【００３６】図４は、本発明の他の実施例に係るデータ
圧縮回路１０１の基本構成を示したブロック図である。
このデータ圧縮回路１０１は、先の図１に示したデータ
圧縮回路１００と比べると、メモリバッファ１１０及び
データ入力回路１０間が専用インタフェースとなってい
た点を変更し、メモリバッファ１１１及びデータ入力回
路１１間を規格化されたＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ
ＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス
５００を介して接続した点が相違しており、それ以外は
同じ構成となっている。ＰＣＩバス５００には、ＰＣＩ
アドレスマップ上にマッピングされたメモリのアクセス
に際して、バスを使用するマスタが意図する任意のアド
レスから任意の長さのデータを読み出し／書き込みを行
う機能が定義されている。
圧縮回路１０１の基本構成を示したブロック図である。
このデータ圧縮回路１０１は、先の図１に示したデータ
圧縮回路１００と比べると、メモリバッファ１１０及び
データ入力回路１０間が専用インタフェースとなってい
た点を変更し、メモリバッファ１１１及びデータ入力回
路１１間を規格化されたＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ
ＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス
５００を介して接続した点が相違しており、それ以外は
同じ構成となっている。ＰＣＩバス５００には、ＰＣＩ
アドレスマップ上にマッピングされたメモリのアクセス
に際して、バスを使用するマスタが意図する任意のアド
レスから任意の長さのデータを読み出し／書き込みを行
う機能が定義されている。
【００３７】即ち、このデータ圧縮回路１０１の場合、
メモリバッファ１１１をＰＣＩアドレスマップ上にマッ
ピングされたメモリとし、データ入力回路１１をＰＣＩ
バス５００で使用できる構成とすることにより、図１に
示したデータ圧縮回路１００の場合と同様にデータ圧縮
を行うことができる。
メモリバッファ１１１をＰＣＩアドレスマップ上にマッ
ピングされたメモリとし、データ入力回路１１をＰＣＩ
バス５００で使用できる構成とすることにより、図１に
示したデータ圧縮回路１００の場合と同様にデータ圧縮
を行うことができる。
【００３８】この構成のデータ圧縮回路１０１は、メモ
リバッファ１１１を市販のチップを組み合わせることで
構成できるため、容易に実現できる他、データ圧縮回路
１０１自体をＰＣＩバス５００という一般的なインタフ
ェースに接続できるので、各種用途で適用できるものと
なる。
リバッファ１１１を市販のチップを組み合わせることで
構成できるため、容易に実現できる他、データ圧縮回路
１０１自体をＰＣＩバス５００という一般的なインタフ
ェースに接続できるので、各種用途で適用できるものと
なる。
【００３９】
【発明の効果】以上に述べた通り、本発明のデータ圧縮
回路によれば、回路外部に備えられるバッファ回路をメ
モリマッピングされた形式で圧縮前データを格納するメ
モリバッファとし、回路内部で必要とする圧縮前データ
を必要な優先順位に応じてデータ入力回路がメモリバッ
ファから読み出してデータ圧縮を行う符号生成器前段の
ＦＩＦＯへ供給すると共に、符号生成器で最初に必要と
するブロックの先頭からの圧縮前データを先ずメモリバ
ッファから読み出して該当する符号生成器前段に対応す
るＦＩＦＯへ供給するように構成しているため、符号生
成器前段のＦＩＦＯの小容量化が具現されて回路全体の
ハードウェア量を削減できるようになると共に、符号生
成器の全部によるデータ圧縮の動作が同時に行われる時
間を長くすること（データ圧縮の高速化）が具現されて
データ圧縮に要する時間を従来よりも格段に短縮するこ
とができるようになる。
回路によれば、回路外部に備えられるバッファ回路をメ
モリマッピングされた形式で圧縮前データを格納するメ
モリバッファとし、回路内部で必要とする圧縮前データ
を必要な優先順位に応じてデータ入力回路がメモリバッ
ファから読み出してデータ圧縮を行う符号生成器前段の
ＦＩＦＯへ供給すると共に、符号生成器で最初に必要と
するブロックの先頭からの圧縮前データを先ずメモリバ
ッファから読み出して該当する符号生成器前段に対応す
るＦＩＦＯへ供給するように構成しているため、符号生
成器前段のＦＩＦＯの小容量化が具現されて回路全体の
ハードウェア量を削減できるようになると共に、符号生
成器の全部によるデータ圧縮の動作が同時に行われる時
間を長くすること（データ圧縮の高速化）が具現されて
データ圧縮に要する時間を従来よりも格段に短縮するこ
とができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るデータ圧縮回路の基本
的な構成を示したブロック図である。
的な構成を示したブロック図である。
【図２】図１に示すデータ圧縮回路に備えられるメモり
バッファにアドレスマッピングされた形式で格納される
圧縮前データをイメージ化して示したものである。
バッファにアドレスマッピングされた形式で格納される
圧縮前データをイメージ化して示したものである。
【図３】図１に示すデータ圧縮回路に備えられる符号生
成器が２進算術符号化アルゴリズムに従ったデータ圧縮
を行う際の圧縮前データのブロックの扱いを例示したタ
イミングチャートである。
成器が２進算術符号化アルゴリズムに従ったデータ圧縮
を行う際の圧縮前データのブロックの扱いを例示したタ
イミングチャートである。
【図４】本発明の他の実施例に係るデータ圧縮回路の基
本的な構成を示したブロック図である。
本的な構成を示したブロック図である。
【図５】従来のデータ圧縮回路の基本構成を示したブロ
ック図である。
ック図である。
０〜７ 符号生成器 １０、１１、１２ データ入力回路 ２０ セレクタ ３０ データ出力回路 ５０〜５７、６０〜６７、７０〜７７ ＦＩＦＯ １００、１０１、１０２ データ圧縮回路 １１０、１１１ メモリバッファ １１２ 大容量ＦＩＦＯ ５００ ＰＣＩバス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−54209（ＪＰ，Ａ) 特開 平５−103213（ＪＰ，Ａ) 特開 昭62−176374（ＪＰ，Ａ) 特開 平６−125465（ＪＰ，Ａ) 特開 平５−91341（ＪＰ，Ａ) 特開 昭64−12677（ＪＰ，Ａ) 特開 平３−23720（ＪＰ，Ａ) 実開 昭60−43032（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 5/00 H03M 7/30 - 7/46 H04N 1/41
Claims (5)
- 【請求項１】 回路外部に圧縮前データをバッファリン
グするバッファ回路を備え、回路内部で前記バッファ回
路から前記圧縮前データを順番に読み出してデータ圧縮
を行う情報交換用２進算術符号化アルゴリズムを採用し
たデータ圧縮回路において、前記バッファ回路は、前記
圧縮前データをアドレスマッピングされた形式で格納す
る小容量のメモリバッファであり、前記回路内部には、
前記メモリバッファの任意のアドレスから前記圧縮前デ
ータを読み出すデータ入力回路が備えられ、前記メモリ
バッファ及び前記データ入力回路の間を専用インタフェ
ースを介して接続して成ることを特徴とするデータ圧縮
回路。 - 【請求項２】 回路外部に圧縮前データをバッファリン
グするバッファ回路を備え、回路内部で前記バッファ回
路から前記圧縮前データを順番に読み出してデータ圧縮
を行う情報交換用２進算術符号化アルゴリズムを採用し
たデータ圧縮回路において、前記バッファ回路は、前記
圧縮前データをアドレスマッピングされた形式で格納す
る小容量のメモリバッファであり、前記回路内部には、
前記メモリバッファの任意のアドレスから前記圧縮前デ
ータを読み出すデータ入力回路が備えられ、前記メモリ
バッファ及び前記データ入力回路の間を規格化されたＰ
ＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ）バスを介して接続して成り、
更に、前記ＰＣＩバスには、ＰＣＩアドレスマップ上に
マッピングされたメモリのアクセスに際して、バスを使
用するマスタが意図する任意のアドレスから任意の長さ
のデータを読み出し／書き込みを行う機能が定義されて
いることを特徴とするデータ圧縮回路。 - 【請求項３】 請求項１又は２記載のデータ圧縮回路に
おいて、前記メモリバッファから前記データ入力回路を
通して読み出された前記圧縮前データを先入れ先出しす
る複数の先入れ先出し回路と、前記複数の先入れ先出し
回路からそれぞれ１対１で送出された前記圧縮前データ
をデータ圧縮する複数の符号生成器とを備え、前記デー
タ入力回路は、前記複数の符号生成器のうちの特定のブ
ロックのデータ圧縮を行う特定の符号生成器によるデー
タ圧縮の動作開始時に最初のブロックの前記圧縮前デー
タを前記メモリバッファから高速に読み出して前記複数
の先入れ先出し回路のうちの該特定の符号生成器に対応
する特定の先入れ先出し回路へ送出し、前記特定の符号
生成器は、前記特定の先入れ先出し回路から入力した前
記最初のブロックの前記圧縮前データをデータ圧縮する
ことを特徴とするデータ圧縮回路。 - 【請求項４】 請求項３記載のデータ圧縮回路におい
て、前記データ入力回路は、前記複数の符号生成器のう
ちの前記特定の符号生成器以外の符号生成器によるデー
タ圧縮の動作開始時に前記特定のブロック以外のブロッ
クを示す異なるブロックの先頭から前記圧縮前データを
高速に読み出して前記複数の先入れ先出し回路のうちの
該特定の符号生成器以外の符号生成器に対応する前記特
定の先入れ先出し回路以外の先入れ先出し回路へ送出
し、前記特定の符号生成器以外の符号生成器は、前記特
定の先入れ先出し回路以外の先入れ先出し回路から入力
した前記異なるブロックの前記圧縮前データをデータ圧
縮することを特徴とするデータ圧縮回路。 - 【請求項５】 請求項４記載のデータ圧縮回路におい
て、前記複数の先入れ先出し回路と前記複数の符号生成
器とは予め何番目のブロックのデータを圧縮するかが決
定されており、前記データ入力回路は、前記複数の先入
れ先出し回路において前記圧縮前データが無くなる前に
前記メモリバッファから該複数の先入れ先出し回路及び
前記複数の符号生成器の対応関係で所定のものから見た
場合のデータ圧縮すべきブロックを示す対応ブロックの
前回読み出した次のアドレスより前記圧縮前データを読
み出して該複数の先入れ先出し回路へ補充する動作を該
メモリバッファから該圧縮前データの全部の読み出しが
終了するまで続行することを特徴とするデータ圧縮回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP44499A JP3138693B2 (ja) | 1999-01-05 | 1999-01-05 | データ圧縮回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP44499A JP3138693B2 (ja) | 1999-01-05 | 1999-01-05 | データ圧縮回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000200173A JP2000200173A (ja) | 2000-07-18 |
| JP3138693B2 true JP3138693B2 (ja) | 2001-02-26 |
Family
ID=11473980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP44499A Expired - Fee Related JP3138693B2 (ja) | 1999-01-05 | 1999-01-05 | データ圧縮回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138693B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101926571B1 (ko) | 2011-05-31 | 2018-12-10 | 어플라이드 머티어리얼스, 인코포레이티드 | 유도성 커플링된 플라즈마(ｉｃｐ) 반응기를 위한 동적인 이온 라디칼 시브 및 이온 라디칼 개구 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016169032A1 (zh) | 2015-04-23 | 2016-10-27 | 华为技术有限公司 | 数据格式转换装置、缓冲芯片及方法 |
-
1999
- 1999-01-05 JP JP44499A patent/JP3138693B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101926571B1 (ko) | 2011-05-31 | 2018-12-10 | 어플라이드 머티어리얼스, 인코포레이티드 | 유도성 커플링된 플라즈마(ｉｃｐ) 반응기를 위한 동적인 이온 라디칼 시브 및 이온 라디칼 개구 |
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|---|---|
| JP2000200173A (ja) | 2000-07-18 |
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|---|---|---|---|
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