JP3136616B2 - 動き検出装置 - Google Patents
動き検出装置Info
- Publication number
- JP3136616B2 JP3136616B2 JP03010551A JP1055191A JP3136616B2 JP 3136616 B2 JP3136616 B2 JP 3136616B2 JP 03010551 A JP03010551 A JP 03010551A JP 1055191 A JP1055191 A JP 1055191A JP 3136616 B2 JP3136616 B2 JP 3136616B2
- Authority
- JP
- Japan
- Prior art keywords
- pixels
- pixel
- search range
- difference
- reference data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
- G06T7/20—Analysis of motion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
- H04N19/51—Motion estimation or motion compensation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Analysis (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えば動画像データの
高能率符号化で、動きベクトルの検出等に用いられる動
き検出装置に関するものである。
高能率符号化で、動きベクトルの検出等に用いられる動
き検出装置に関するものである。
【０００２】
【従来の技術】例えば動画像データの高能率符号化で、
動きベクトルの検出等を行う場合に動き検出装置が用い
られる。このような動き検出装置において、例えばフル
サーチ・ブロックマッチングによる検出を行う場合に
は、捜索範囲の画素をｂijとし、基準データブロックの
画素をａijとして、各画素毎の差分絶対値ｍij
動きベクトルの検出等を行う場合に動き検出装置が用い
られる。このような動き検出装置において、例えばフル
サーチ・ブロックマッチングによる検出を行う場合に
は、捜索範囲の画素をｂijとし、基準データブロックの
画素をａijとして、各画素毎の差分絶対値ｍij
【数１】 の計算を行う。
【０００３】ところがこの場合に、ｂi+Ij+JとａIJの関
係は複雑である。このため従来の装置では、例えば捜索
範囲の全データ（ｂij）をＬＳＩに内蔵されたメモリに
取り込み、ａIJに対応するｂijをメモリから読み出して
計算を行っていた。そのため従来の装置では、ＬＳＩ化
する場合に内部にメモリを設けなくてはならず、回路規
模が大きくなってしまうなどの欠点があった。
係は複雑である。このため従来の装置では、例えば捜索
範囲の全データ（ｂij）をＬＳＩに内蔵されたメモリに
取り込み、ａIJに対応するｂijをメモリから読み出して
計算を行っていた。そのため従来の装置では、ＬＳＩ化
する場合に内部にメモリを設けなくてはならず、回路規
模が大きくなってしまうなどの欠点があった。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の装置では、ＬＳＩ化する場合に回路規模が
大きくなってしまうというものである。
点は、従来の装置では、ＬＳＩ化する場合に回路規模が
大きくなってしまうというものである。
【０００５】
【課題を解決するための手段】本発明による第１の手段
は、所定画素数にて構成された捜索範囲内の画素と上記
所定画素数より小なる画素数にて構成される基準データ
ブロック内の画素とをその配列状態に基づいて比較する
際、上記捜索範囲内で上記ブロックが取りうる画素同士
の対応状態毎に上記ブロック内の各画素と上記捜索範囲
内の対応画素との差分絶対値の和を演算する演算手段を
有し、この和に基づいて動き状態を検出する動き検出装
置であって、上記動き検出装置は、上記捜索範囲を上記
基準データブロックと等しい部分とそれに隣接する部分
とで矩形に分割し、上記分割された各範囲に含まれる画
素データにそれぞれ互いに等しい位置になる順序で順番
を附し、上記捜索範囲内の画素データを上記順番に従っ
て供給する画素データ供給手段をさらに備え、上記演算
手段は、上記順番に従って演算が行われるように計算の
順序が入れ替えられて、上記順番に従って供給された上
記捜索範囲内の画素データを基準データブロック内の画
素に対応づけるとともに、上記基準データブロック内の
画素に対応した差分絶対値を計算する差分絶対値計算手
段と、上記差分絶対値計算手段から出力された差分絶対
値データに関し、上記捜索範囲内で上記ブロックが取り
うる画素同士の対応状態毎に上記差分絶対値の和を計算
する差分絶対値和計算手段とを複数備えることを特徴と
する動き検出装置である。
は、所定画素数にて構成された捜索範囲内の画素と上記
所定画素数より小なる画素数にて構成される基準データ
ブロック内の画素とをその配列状態に基づいて比較する
際、上記捜索範囲内で上記ブロックが取りうる画素同士
の対応状態毎に上記ブロック内の各画素と上記捜索範囲
内の対応画素との差分絶対値の和を演算する演算手段を
有し、この和に基づいて動き状態を検出する動き検出装
置であって、上記動き検出装置は、上記捜索範囲を上記
基準データブロックと等しい部分とそれに隣接する部分
とで矩形に分割し、上記分割された各範囲に含まれる画
素データにそれぞれ互いに等しい位置になる順序で順番
を附し、上記捜索範囲内の画素データを上記順番に従っ
て供給する画素データ供給手段をさらに備え、上記演算
手段は、上記順番に従って演算が行われるように計算の
順序が入れ替えられて、上記順番に従って供給された上
記捜索範囲内の画素データを基準データブロック内の画
素に対応づけるとともに、上記基準データブロック内の
画素に対応した差分絶対値を計算する差分絶対値計算手
段と、上記差分絶対値計算手段から出力された差分絶対
値データに関し、上記捜索範囲内で上記ブロックが取り
うる画素同士の対応状態毎に上記差分絶対値の和を計算
する差分絶対値和計算手段とを複数備えることを特徴と
する動き検出装置である。
【０００６】本発明による第２の手段は、上記画素デー
タ供給手段は、上記捜索範囲内の画素と上記基準データ
ブロックの画素とのいずれの対応状態であっても上記ブ
ロック内の画素と対応する上記捜索範囲内の画素が上記
差分絶対値計算手段へ入力する上記順番を全て持ち合わ
せているように設定が行われることを特徴とする動き検
出装置である。
タ供給手段は、上記捜索範囲内の画素と上記基準データ
ブロックの画素とのいずれの対応状態であっても上記ブ
ロック内の画素と対応する上記捜索範囲内の画素が上記
差分絶対値計算手段へ入力する上記順番を全て持ち合わ
せているように設定が行われることを特徴とする動き検
出装置である。
【０００７】本発明による第３の手段は、上記差分絶対
値計算手段における上記捜索範囲内の各画素と上記基準
データブロックとの比較動作は上記対応状態によらずに
上記順番に基づいて行われることを特徴とする第２の手
段に記載の動き検出装置である。
値計算手段における上記捜索範囲内の各画素と上記基準
データブロックとの比較動作は上記対応状態によらずに
上記順番に基づいて行われることを特徴とする第２の手
段に記載の動き検出装置である。
【０００８】本発明による第４の手段は、上記基準デー
タブロックは現フレームの画素であり、上記捜索範囲内
の画素は１フィールドもしくは１フィールド以上後の画
素であることを特徴とする第１の手段に記載の動き検出
装置である。
タブロックは現フレームの画素であり、上記捜索範囲内
の画素は１フィールドもしくは１フィールド以上後の画
素であることを特徴とする第１の手段に記載の動き検出
装置である。
【０００９】本発明による第５の手段は、所定画素数に
て構成された捜索範囲内の画素と上記所定画素数より小
なる画素数にて構成される基準データブロック内の画素
とをその配列状態に基づいて比較することにより上記捜
索範囲内の画素の動き状態を検出する動き検出装置であ
って、上記捜索範囲を上記基準データブロックと等しい
部分とそれに隣接する部分とで矩形に分割し、上記分割
された各範囲に含まれる画素データにそれぞれ互いに等
しい位置になる順序で順番を附し、上記捜索範囲内の画
素を上記順番に従って入力する入力部と、上記順番に従
って演算が行われるように計算の順序が入れ替えられ
て、上記順番に従って入力された上記捜索範囲内の画素
データを基準データブロック内の画素に対応づけるとと
もに、上記捜索範囲内の画素と、対応する上記基準デー
タブロック内の画素との差分絶対値を計算する、上記基
準データブロック内の画素毎に対応づけられた複数の差
分絶対値計算回路と、上記差分絶対値計算回路における
計算結果である差分絶対値の和を上記捜索範囲内で上記
ブロックが取りうる画素同士の対応状態毎に計算する複
数の差分絶対値和計算回路と、上記対応状態毎に複数の
差分絶対値和計算回路において計算された差分絶対値和
を比較する比較器とを有し、上記複数の計算回路と複数
の差分絶対値和計算回路における計算は、上記順番に従
って上記各対応状態に対し並列的に処理が行われること
を特徴とする動き検出装置である。
て構成された捜索範囲内の画素と上記所定画素数より小
なる画素数にて構成される基準データブロック内の画素
とをその配列状態に基づいて比較することにより上記捜
索範囲内の画素の動き状態を検出する動き検出装置であ
って、上記捜索範囲を上記基準データブロックと等しい
部分とそれに隣接する部分とで矩形に分割し、上記分割
された各範囲に含まれる画素データにそれぞれ互いに等
しい位置になる順序で順番を附し、上記捜索範囲内の画
素を上記順番に従って入力する入力部と、上記順番に従
って演算が行われるように計算の順序が入れ替えられ
て、上記順番に従って入力された上記捜索範囲内の画素
データを基準データブロック内の画素に対応づけるとと
もに、上記捜索範囲内の画素と、対応する上記基準デー
タブロック内の画素との差分絶対値を計算する、上記基
準データブロック内の画素毎に対応づけられた複数の差
分絶対値計算回路と、上記差分絶対値計算回路における
計算結果である差分絶対値の和を上記捜索範囲内で上記
ブロックが取りうる画素同士の対応状態毎に計算する複
数の差分絶対値和計算回路と、上記対応状態毎に複数の
差分絶対値和計算回路において計算された差分絶対値和
を比較する比較器とを有し、上記複数の計算回路と複数
の差分絶対値和計算回路における計算は、上記順番に従
って上記各対応状態に対し並列的に処理が行われること
を特徴とする動き検出装置である。
【００１０】本発明による第６の手段は、上記比較器
は、上記対応状態毎の上記和を比較して最小値を検出
し、該最小値に基づいて動きベクトルを求めることを特
徴とする第５の手段記載の動き検出装置である。
は、上記対応状態毎の上記和を比較して最小値を検出
し、該最小値に基づいて動きベクトルを求めることを特
徴とする第５の手段記載の動き検出装置である。
【００１１】
【００１２】
【作用】これによれば、捜索範囲内の画素を予め定めら
れた順序で入力して計算を行うことにより、内蔵メモリ
を不用にして簡単な構成で良好な動き検出を行うことが
できる。
れた順序で入力して計算を行うことにより、内蔵メモリ
を不用にして簡単な構成で良好な動き検出を行うことが
できる。
【００１３】
【実施例】図１は概念図を示す。なおここでは、具体例
として動きベクトルを（±１）×（±１）画素の範囲で
求めたい時の、捜索範囲５×５画素、基準データブロッ
ク３×３画素としたフルサーチ・ブロックマッチングに
ついて述べているが、勿論これは、一般化（捜索範囲ｅ
×ｆ画素、基準データブロックｇ×ｐ画素）することが
できる。
として動きベクトルを（±１）×（±１）画素の範囲で
求めたい時の、捜索範囲５×５画素、基準データブロッ
ク３×３画素としたフルサーチ・ブロックマッチングに
ついて述べているが、勿論これは、一般化（捜索範囲ｅ
×ｆ画素、基準データブロックｇ×ｐ画素）することが
できる。
【００１４】またこの図において、捜索範囲の画素ｂij
及び基準データブロックの画素ａijは図２に示すように
構成されている。この場合に、捜索範囲の左上の添字が
（００）とされている。従ってこの回路において、動き
ベクトルが（ｉｊ）の場合の差分絶対値和ｍijは
及び基準データブロックの画素ａijは図２に示すように
構成されている。この場合に、捜索範囲の左上の添字が
（００）とされている。従ってこの回路において、動き
ベクトルが（ｉｊ）の場合の差分絶対値和ｍijは
【数２】 となり、ｉ＝０〜２、ｊ＝０〜２の合計９種類のｍijを
計算し、それらの大小を比較して、最小となる（ｉｊ）
を算出する。
計算し、それらの大小を比較して、最小となる（ｉｊ）
を算出する。
【００１５】今ここで、上述ではｂijとした捜索範囲の
画素を図３に示すようにＡk Ｂk Ｃk Ｄk と名付けるこ
とにする。これによって差分絶対値和ｍijは
画素を図３に示すようにＡk Ｂk Ｃk Ｄk と名付けるこ
とにする。これによって差分絶対値和ｍijは
【数３】 となる。
【００１６】この数３は加算する順序を入れ換えると、
【数４】 となる。
【００１７】この数４において、各式の右辺の絶対値を
それぞれ第０項〜第８項とした場合に、各項のＡ〜Ｄの
添字が項の順位の番号に一致している。一方この添字
が、そのサイクルにそのデータが入力されることを意味
しているものとすると、例えば差分絶対値〔｜（入力デ
ータ）−ａij｜〕の計算手段を９個並列に設けることに
より、０サイクル目に各式の第０項の値を計算すること
ができ、以降１〜８サイクル目に第１〜８項の値を計算
することができる。
それぞれ第０項〜第８項とした場合に、各項のＡ〜Ｄの
添字が項の順位の番号に一致している。一方この添字
が、そのサイクルにそのデータが入力されることを意味
しているものとすると、例えば差分絶対値〔｜（入力デ
ータ）−ａij｜〕の計算手段を９個並列に設けることに
より、０サイクル目に各式の第０項の値を計算すること
ができ、以降１〜８サイクル目に第１〜８項の値を計算
することができる。
【００１８】すなわち上述の概念図において、１は例え
ば上述の差分絶対値を計算する手段が９個並列に設けら
れた差分絶対値計算回路である。そしてこの回路１には
４本の入力端子１１が設けられ、この入力端子１１にそ
れぞれＡk 〜Ｄk のデータがｋサイクル目に供給され
る。なお２、５サイクル目のＢ、Ｄ、６、７サイクル目
のＣ、Ｄ、８サイクル目のＢ、Ｃ、Ｄのデータは数４か
ら明らかなように実際の計算では使用されないので、こ
れらの間のデータは任意のダミーデータが供給される。
これによってこの回路１からは、各サイクル毎に９個の
各項の値が取り出される。
ば上述の差分絶対値を計算する手段が９個並列に設けら
れた差分絶対値計算回路である。そしてこの回路１には
４本の入力端子１１が設けられ、この入力端子１１にそ
れぞれＡk 〜Ｄk のデータがｋサイクル目に供給され
る。なお２、５サイクル目のＢ、Ｄ、６、７サイクル目
のＣ、Ｄ、８サイクル目のＢ、Ｃ、Ｄのデータは数４か
ら明らかなように実際の計算では使用されないので、こ
れらの間のデータは任意のダミーデータが供給される。
これによってこの回路１からは、各サイクル毎に９個の
各項の値が取り出される。
【００１９】この回路１からの９個のデータが差分絶対
値和計算回路２に供給される。この回路２には９個の加
算手段と９個のレジスタ（単位遅延手段）が並列に設け
られている。そして０サイクル目に供給された９個の第
０項のデータが９個のレジスタに格納される。このレジ
スタに格納された９個の第０項のデータが、１サイクル
目に供給された９個の第１項のデータと加算されて９個
のレジスタに格納される。以降レジスタに格納された９
個のデータに、２〜８サイクル目に供給された９個の第
２〜８項のデータが順次加算される。これによって上述
の数４の各式で各項を加算する計算が行われ、差分絶対
値和ｍijが求められる。この回路２で求められた差分絶
対値和ｍijが差分絶対値和比較回路３に供給され、最も
小さいｍijが求められる。そしてこの（ｉｊ）が動きベ
クトルとして出力端子３１に取り出される。
値和計算回路２に供給される。この回路２には９個の加
算手段と９個のレジスタ（単位遅延手段）が並列に設け
られている。そして０サイクル目に供給された９個の第
０項のデータが９個のレジスタに格納される。このレジ
スタに格納された９個の第０項のデータが、１サイクル
目に供給された９個の第１項のデータと加算されて９個
のレジスタに格納される。以降レジスタに格納された９
個のデータに、２〜８サイクル目に供給された９個の第
２〜８項のデータが順次加算される。これによって上述
の数４の各式で各項を加算する計算が行われ、差分絶対
値和ｍijが求められる。この回路２で求められた差分絶
対値和ｍijが差分絶対値和比較回路３に供給され、最も
小さいｍijが求められる。そしてこの（ｉｊ）が動きベ
クトルとして出力端子３１に取り出される。
【００２０】こうして上述の装置によれば、捜索範囲内
の画素を予め定められた順序で入力して計算を行うこと
により、内蔵メモリを不用にして簡単な構成で良好な動
き検出を行うことができるものである。
の画素を予め定められた順序で入力して計算を行うこと
により、内蔵メモリを不用にして簡単な構成で良好な動
き検出を行うことができるものである。
【００２１】さらに以下に差分絶対値計算回路１及び差
分絶対値和計算回路２の具体回路について説明する。す
なわち以上の説明では、単にｋサイクル目に９個の第ｋ
項の計算を行うと述べたが、並列に設けられた９個の計
算手段の内、具体的にどの計算手段を数４のどの式の第
ｋ項の計算に割り当てるかによって、回路をさらに簡略
化できるものである。
分絶対値和計算回路２の具体回路について説明する。す
なわち以上の説明では、単にｋサイクル目に９個の第ｋ
項の計算を行うと述べたが、並列に設けられた９個の計
算手段の内、具体的にどの計算手段を数４のどの式の第
ｋ項の計算に割り当てるかによって、回路をさらに簡略
化できるものである。
【００２２】図４は差分絶対値計算回路１の具体例を示
す。この図において、９個の差分絶対値の計算手段Ｕ00
〜Ｕ22が設けられる。これらの計算手段Ｕ00〜Ｕ22に
は、それぞれ基準データブロックの画素ａ00〜ａ22が供
給されている。それと共にこれらの計算手段Ｕ00〜Ｕ22
にはそれぞれ４入力のセレクタＶ00〜Ｖ22で選択された
入力端子１１からのＡk 〜Ｄk のデータが供給される。
ここでこのセレクタＶ00〜Ｖ22にはそれぞれ制御信号ｗ
0 〜ｗ2 及びｘ0 〜ｘ2 が図示のように供給される。そ
してｗ、ｘが共にローレベルのときＡk 、ｗがハイ、ｘ
がローレベルのときＢk 、ｗがロー、ｘがハイレベルの
ときＣk 、ｗ、ｘが共にハイレベルのときＤk が選択さ
れると共に、これらの制御信号ｗ0 〜ｗ2 及びｘ0 〜ｘ
2 がサイクルに応じて次の表１のように供給される。
す。この図において、９個の差分絶対値の計算手段Ｕ00
〜Ｕ22が設けられる。これらの計算手段Ｕ00〜Ｕ22に
は、それぞれ基準データブロックの画素ａ00〜ａ22が供
給されている。それと共にこれらの計算手段Ｕ00〜Ｕ22
にはそれぞれ４入力のセレクタＶ00〜Ｖ22で選択された
入力端子１１からのＡk 〜Ｄk のデータが供給される。
ここでこのセレクタＶ00〜Ｖ22にはそれぞれ制御信号ｗ
0 〜ｗ2 及びｘ0 〜ｘ2 が図示のように供給される。そ
してｗ、ｘが共にローレベルのときＡk 、ｗがハイ、ｘ
がローレベルのときＢk 、ｗがロー、ｘがハイレベルの
ときＣk 、ｗ、ｘが共にハイレベルのときＤk が選択さ
れると共に、これらの制御信号ｗ0 〜ｗ2 及びｘ0 〜ｘ
2 がサイクルに応じて次の表１のように供給される。
【００２３】
【表１】
【００２４】これによって各計算手段Ｕ00〜Ｕ22から
は、それぞれ数４のａ00〜ａ22を含む項の値ｌ00〜ｌ22
が各サイクル毎に取り出される。ここでｔサイクル目の
ｌijの値をｌij(t) とすると、上述の数４は
は、それぞれ数４のａ00〜ａ22を含む項の値ｌ00〜ｌ22
が各サイクル毎に取り出される。ここでｔサイクル目の
ｌijの値をｌij(t) とすると、上述の数４は
【数５】 となる。
【００２５】これに対して図５は差分絶対値和計算回路
２の具体例を示す。この図において、９個の加算手段Ｗ
00〜Ｗ22と９個のレジスタＸ00〜Ｘ22が設けられる。こ
れらの計算手段Ｗ00〜Ｗ22には、それぞれ上述の値ｌ00
〜ｌ22が供給されている。この加算手段Ｗ00〜Ｗ22の出
力がそれぞれレジスタＸ00〜Ｘ22に供給される。なおこ
れらのレジスタＸ00〜Ｘ22は各サイクル毎にデータレー
トと同様のパルスによって駆動されると共に、０サイク
ル目にクリアパルスが入力されてリセットされる。さら
にこれらのレジスタＸ00〜Ｘ22の出力がそれぞれ２入力
のセレクタＹ00〜Ｙ22の一方の端子を介して縦方向に巡
回するように接続されると共に、セレクタＹ00〜Ｙ22の
他方の端子を介して横方向に巡回するように接続され
る。そしてこの回路２において、セレクタＹ00〜Ｙ22が
１、２、４、５、７、８サイクル目に一方の端子に接続
され、０、３、６サイクル目に他方の端子に接続される
ように制御が行われる。
２の具体例を示す。この図において、９個の加算手段Ｗ
00〜Ｗ22と９個のレジスタＸ00〜Ｘ22が設けられる。こ
れらの計算手段Ｗ00〜Ｗ22には、それぞれ上述の値ｌ00
〜ｌ22が供給されている。この加算手段Ｗ00〜Ｗ22の出
力がそれぞれレジスタＸ00〜Ｘ22に供給される。なおこ
れらのレジスタＸ00〜Ｘ22は各サイクル毎にデータレー
トと同様のパルスによって駆動されると共に、０サイク
ル目にクリアパルスが入力されてリセットされる。さら
にこれらのレジスタＸ00〜Ｘ22の出力がそれぞれ２入力
のセレクタＹ00〜Ｙ22の一方の端子を介して縦方向に巡
回するように接続されると共に、セレクタＹ00〜Ｙ22の
他方の端子を介して横方向に巡回するように接続され
る。そしてこの回路２において、セレクタＹ00〜Ｙ22が
１、２、４、５、７、８サイクル目に一方の端子に接続
され、０、３、６サイクル目に他方の端子に接続される
ように制御が行われる。
【００２６】これによって数５の各式の加算が行われ、
８サイクル目の終了時には、各レジスタＸ00〜Ｘ22に差
分絶対値和ｍijが格納される。なお差分絶対値和ｍijの
格納位置は、レジスタＸ00〜Ｘ22の添字に対してＸ11を
中心とした点対称の位置になっている。そしてこれらの
レジスタＸ00〜Ｘ22に格納された差分絶対値和ｍijが８
サイクル目の終了後に比較回路３に供給され、最も小さ
いｍijが求められて、動きベクトルの（ｉｊ）が算出さ
れる。なお比較回路３の具体例については周知の技術で
あるので説明を省略する。
８サイクル目の終了時には、各レジスタＸ00〜Ｘ22に差
分絶対値和ｍijが格納される。なお差分絶対値和ｍijの
格納位置は、レジスタＸ00〜Ｘ22の添字に対してＸ11を
中心とした点対称の位置になっている。そしてこれらの
レジスタＸ00〜Ｘ22に格納された差分絶対値和ｍijが８
サイクル目の終了後に比較回路３に供給され、最も小さ
いｍijが求められて、動きベクトルの（ｉｊ）が算出さ
れる。なお比較回路３の具体例については周知の技術で
あるので説明を省略する。
【００２７】さらに図６は差分絶対値計算回路１の他の
具体例を示す。この図において、９個の差分絶対値の計
算手段Ｕ00〜Ｕ22には、それぞれ基準データブロックの
画素ａ00〜ａ22が循環して供給される。すなわち９個の
レジスタＺ00〜Ｚ22が設けられ、これらのレジスタＺ00
〜Ｚ22の出力がそれぞれ計算手段Ｕ00〜Ｕ22に供給され
ると共に、これらのレジスタＺ00〜Ｚ22が横方向に巡回
して接続される。そして画素ａ00〜ａ22は各レジスタＺ
00〜Ｚ22に格納されると共に、これらのレジスタＺ00〜
Ｚ22には入力データレートの１／３のクロックが供給さ
れる。これにより計算手段Ｕ00〜Ｕ22には画素ａ00〜ａ
22が３時刻毎に循環して供給される。またセレクタＶ00
〜Ｖ22に供給される制御信号ｗ0 〜ｗ2 及びｘ0 〜ｘ2
がサイクルに応じて次の表２のように供給される。
具体例を示す。この図において、９個の差分絶対値の計
算手段Ｕ00〜Ｕ22には、それぞれ基準データブロックの
画素ａ00〜ａ22が循環して供給される。すなわち９個の
レジスタＺ00〜Ｚ22が設けられ、これらのレジスタＺ00
〜Ｚ22の出力がそれぞれ計算手段Ｕ00〜Ｕ22に供給され
ると共に、これらのレジスタＺ00〜Ｚ22が横方向に巡回
して接続される。そして画素ａ00〜ａ22は各レジスタＺ
00〜Ｚ22に格納されると共に、これらのレジスタＺ00〜
Ｚ22には入力データレートの１／３のクロックが供給さ
れる。これにより計算手段Ｕ00〜Ｕ22には画素ａ00〜ａ
22が３時刻毎に循環して供給される。またセレクタＶ00
〜Ｖ22に供給される制御信号ｗ0 〜ｗ2 及びｘ0 〜ｘ2
がサイクルに応じて次の表２のように供給される。
【００２８】
【表２】
【００２９】これによって各計算手段Ｕ00〜Ｕ22から
は、それぞれ数４のａ00〜ａ22を含む項の値ｈ00〜ｈ22
が各サイクル毎に取り出される。ここでｔサイクル目の
ｈijの値をｈij(t) とすると、上述の数４は
は、それぞれ数４のａ00〜ａ22を含む項の値ｈ00〜ｈ22
が各サイクル毎に取り出される。ここでｔサイクル目の
ｈijの値をｈij(t) とすると、上述の数４は
【数６】 となる。
【００３０】これに対して図７は差分絶対値和計算回路
２の他の具体例を示す。この図において、９個の加算手
段Ｗ00〜Ｗ22と９個のレジスタＸ00〜Ｘ22が設けられ
る。これらの計算手段Ｗ00〜Ｗ22には、それぞれ上述の
値ｈ00〜ｈ22が供給されている。この加算手段Ｗ00〜Ｗ
22の出力がそれぞれレジスタＸ00〜Ｘ22に供給される。
なおこれらのレジスタＸ00〜Ｘ22は各サイクル毎にデー
タレートと同様のパルスによって駆動されると共に、０
サイクル目にクリアパルスが入力されてリセットされ
る。そしてこの回路において、これらのレジスタＸ00〜
Ｘ22の出力が縦方向に巡回するように接続される。これ
によって数６の各式の加算が行われ、８サイクル目の終
了時には、各レジスタＸ00〜Ｘ22に差分絶対値和ｍijが
格納される。なお差分絶対値和ｍijの格納位置はそれぞ
れ図示の位置になっている。
２の他の具体例を示す。この図において、９個の加算手
段Ｗ00〜Ｗ22と９個のレジスタＸ00〜Ｘ22が設けられ
る。これらの計算手段Ｗ00〜Ｗ22には、それぞれ上述の
値ｈ00〜ｈ22が供給されている。この加算手段Ｗ00〜Ｗ
22の出力がそれぞれレジスタＸ00〜Ｘ22に供給される。
なおこれらのレジスタＸ00〜Ｘ22は各サイクル毎にデー
タレートと同様のパルスによって駆動されると共に、０
サイクル目にクリアパルスが入力されてリセットされ
る。そしてこの回路において、これらのレジスタＸ00〜
Ｘ22の出力が縦方向に巡回するように接続される。これ
によって数６の各式の加算が行われ、８サイクル目の終
了時には、各レジスタＸ00〜Ｘ22に差分絶対値和ｍijが
格納される。なお差分絶対値和ｍijの格納位置はそれぞ
れ図示の位置になっている。
【００３１】そしてこれらのレジスタＸ00〜Ｘ22に格納
された差分絶対値和ｍijが８サイクル目の終了後に比較
回路３に供給され、最も小さいｍijが求められて、動き
ベクトルの（ｉｊ）が算出される。なお比較回路３の具
体例については周知の技術であるので説明を省略する。
このようにして差分絶対値計算回路１及び差分絶対値和
計算回路２を実現することができる。
された差分絶対値和ｍijが８サイクル目の終了後に比較
回路３に供給され、最も小さいｍijが求められて、動き
ベクトルの（ｉｊ）が算出される。なお比較回路３の具
体例については周知の技術であるので説明を省略する。
このようにして差分絶対値計算回路１及び差分絶対値和
計算回路２を実現することができる。
【００３２】さらに上述の他の具体例で述べた回路につ
いては、各計算手段の処理速度が充分に速い場合には、
時分割多重処理により回路を一層簡略化することができ
る。すなわち図８は、図６の差分絶対値計算回路１及び
図７の差分絶対値和計算回路２を３重に時分割処理して
いるものである。この図において、差分絶対値の計算手
段はＵ0 〜Ｕ2 の３個が設けられると共に、９個のレジ
スタＺ00〜Ｚ22が横方向に３つの巡回ループを形成する
ように設けられる。これらのレジスタＺ00〜Ｚ22の出力
が３入力のセレクタＳ0 〜Ｓ2 で選択されて計算手段Ｕ
0 〜Ｕ2 に供給される。また加算手段もＷ0 〜Ｗ2 の３
個が設けられると共に、９個のレジスタＸ00〜Ｘ22が縦
続に設けられる。そしてこれらの回路がデータレートの
３倍のパルスによって駆動されることによって、上述と
同様の処理が行われる。このようにして計算手段及び加
算手段の数を削減することができる。
いては、各計算手段の処理速度が充分に速い場合には、
時分割多重処理により回路を一層簡略化することができ
る。すなわち図８は、図６の差分絶対値計算回路１及び
図７の差分絶対値和計算回路２を３重に時分割処理して
いるものである。この図において、差分絶対値の計算手
段はＵ0 〜Ｕ2 の３個が設けられると共に、９個のレジ
スタＺ00〜Ｚ22が横方向に３つの巡回ループを形成する
ように設けられる。これらのレジスタＺ00〜Ｚ22の出力
が３入力のセレクタＳ0 〜Ｓ2 で選択されて計算手段Ｕ
0 〜Ｕ2 に供給される。また加算手段もＷ0 〜Ｗ2 の３
個が設けられると共に、９個のレジスタＸ00〜Ｘ22が縦
続に設けられる。そしてこれらの回路がデータレートの
３倍のパルスによって駆動されることによって、上述と
同様の処理が行われる。このようにして計算手段及び加
算手段の数を削減することができる。
【００３３】また上述の例では捜索範囲５×５画素、基
準データブロック３×３画素としたフルサーチ・ブロッ
クマッチングについて説明したが、これを一般化して例
えば捜索範囲ｅ×ｆ画素、基準データブロックｇ×ｐ画
素とした場合には、以下のようになる。なおこの場合に
動きベクトルは〔±（ｅ−ｇ）／２〕×〔±（ｆ−ｐ）
／２〕の範囲で求めることができる。すなわちその場合
には、図９に示すようにｅ×ｆ画素の捜索範囲がｇ×ｐ
画素ごとに分割されて処理が行われる。
準データブロック３×３画素としたフルサーチ・ブロッ
クマッチングについて説明したが、これを一般化して例
えば捜索範囲ｅ×ｆ画素、基準データブロックｇ×ｐ画
素とした場合には、以下のようになる。なおこの場合に
動きベクトルは〔±（ｅ−ｇ）／２〕×〔±（ｆ−ｐ）
／２〕の範囲で求めることができる。すなわちその場合
には、図９に示すようにｅ×ｆ画素の捜索範囲がｇ×ｐ
画素ごとに分割されて処理が行われる。
【００３４】これに対して図１０の概念図に示すよう
に、差分絶対値計算回路１には（ｅ／ｇ）×（ｆ／ｐ）
の入力端子１１が設けられると共に、この計算回路１に
は（ｅ−ｇ＋１）×（ｆ−ｐ＋１）個の差分絶対値の計
算手段Ｕが設けられる。そして例えば上述の分割ごと
に、それらを構成する画素がア、イ、ウ・・・と名付け
られ、０サイクル目には画素ア〔座標（ｎ1 ｇ，ｎ
2 ｐ）ｎ1 ＝０，１，２・・・，ｎ2 ＝０，１，２・・
・〕が入力端子１１に入力され、１サイクル目には画素
イ〔座標（ｎ1 ｇ＋１，ｎ2 ｐ）ｎ1 ＝０，１，２・・
・，ｎ2 ＝０，１，２・・・〕が入力端子１１に入力さ
れ、２サイクル目には画素ウ〔座標（ｎ1 ｇ＋２，ｎ2
ｐ）ｎ1 ＝０，１，２・・・，ｎ2 ＝０，１，２・・
・〕が入力端子１１に入力され、順次画素ア、イ、ウ・
・・が入力されるように構成される。
に、差分絶対値計算回路１には（ｅ／ｇ）×（ｆ／ｐ）
の入力端子１１が設けられると共に、この計算回路１に
は（ｅ−ｇ＋１）×（ｆ−ｐ＋１）個の差分絶対値の計
算手段Ｕが設けられる。そして例えば上述の分割ごと
に、それらを構成する画素がア、イ、ウ・・・と名付け
られ、０サイクル目には画素ア〔座標（ｎ1 ｇ，ｎ
2 ｐ）ｎ1 ＝０，１，２・・・，ｎ2 ＝０，１，２・・
・〕が入力端子１１に入力され、１サイクル目には画素
イ〔座標（ｎ1 ｇ＋１，ｎ2 ｐ）ｎ1 ＝０，１，２・・
・，ｎ2 ＝０，１，２・・・〕が入力端子１１に入力さ
れ、２サイクル目には画素ウ〔座標（ｎ1 ｇ＋２，ｎ2
ｐ）ｎ1 ＝０，１，２・・・，ｎ2 ＝０，１，２・・
・〕が入力端子１１に入力され、順次画素ア、イ、ウ・
・・が入力されるように構成される。
【００３５】さらにこの差分絶対値計算回路１からの
（ｅ−ｇ＋１）×（ｆ−ｐ＋１）個の出力が、（ｅ−ｇ
＋１）×（ｆ−ｐ＋１）個の加算手段Ｗ及びレジスタＸ
からなる差分絶対値和計算回路２に供給され、この差分
絶対値和計算回路２からの（ｅ−ｇ＋１）×（ｆ−ｐ＋
１）個の出力が、比較回路３に供給され、最も小さい差
分絶対値和が求められて、動きベクトルが算出される。
なおこの回路においても上述と同様の時分割多重処理に
よって、計算手段及び加算手段の数を削減することがで
きる。
（ｅ−ｇ＋１）×（ｆ−ｐ＋１）個の出力が、（ｅ−ｇ
＋１）×（ｆ−ｐ＋１）個の加算手段Ｗ及びレジスタＸ
からなる差分絶対値和計算回路２に供給され、この差分
絶対値和計算回路２からの（ｅ−ｇ＋１）×（ｆ−ｐ＋
１）個の出力が、比較回路３に供給され、最も小さい差
分絶対値和が求められて、動きベクトルが算出される。
なおこの回路においても上述と同様の時分割多重処理に
よって、計算手段及び加算手段の数を削減することがで
きる。
【００３６】
【００３７】
【発明の効果】この発明によれば、捜索範囲内の画素を
予め定められた順序で入力して計算を行うことにより、
内蔵メモリを不用にして簡単な構成で良好な動き検出を
行うことができるようになった。
予め定められた順序で入力して計算を行うことにより、
内蔵メモリを不用にして簡単な構成で良好な動き検出を
行うことができるようになった。
【図１】本発明による動き検出装置の一例の構成を示す
概念図である。
概念図である。
【図２】その説明のための線図である。
【図３】その説明のための線図である。
【図４】差分絶対値計算回路１の一例の構成図である。
【図５】差分絶対値和計算回路２の一例の構成図であ
る。
る。
【図６】差分絶対値計算回路１の他の例の構成図であ
る。
る。
【図７】差分絶対値和計算回路２の他の例の構成図であ
る。
る。
【図８】時分割多重化による装置の一例の構成図であ
る。
る。
【図９】一般化した場合の説明のための線図である。
【図１０】一般化した動き検出装置の一例の構成を示す
概念図である。
概念図である。
１ 差分絶対値計算回路 ２ 差分絶対値和計算回路 ３ 比較回路 １１ 入力端子 ３１ 出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 7/20 H04N 7/32 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (6)
- 【請求項１】 所定画素数にて構成された捜索範囲内の
画素と上記所定画素数より小なる画素数にて構成される
基準データブロック内の画素とをその配列状態に基づい
て比較する際、上記捜索範囲内で上記ブロックが取りう
る画素同士の対応状態毎に上記ブロック内の各画素と上
記捜索範囲内の対応画素との差分絶対値の和を演算する
演算手段を有し、この和に基づいて動き状態を検出する
動き検出装置であって、 上記動き検出装置は、 上記捜索範囲を上記基準データブロックと等しい部分と
それに隣接する部分とで矩形に分割し、上記分割された
各範囲に含まれる画素データにそれぞれ互いに等しい位
置になる順序で順番を附し、 上記捜索範囲内の画素データを上記順番に従って供給す
る画素データ供給手段をさらに備え、 上記演算手段は、上記順番に従って演算が行われるよう
に計算の順序が入れ替えられて、上記順番に従って供給
された上記捜索範囲内の画素データを基準データブロッ
ク内の画素に対応づけるとともに、上記基準データブロ
ック内の画素に対応した差分絶対値を計算する差分絶対
値計算手段と、上 記差分絶対値計算手段から出力された差分絶対値デー
タに関し、上記捜索範囲内で上記ブロックが取りうる画
素同士の対応状態毎に上記差分絶対値の和を計算する差
分絶対値和計算手段と、 を複数備えることを特徴とする動き検出装置。 - 【請求項２】 上記画素データ供給手段は、 上記捜索範囲内の画素と上記基準データブロックの画素
とのいずれの対応状態であっても上記ブロック内の画素
と対応する上記捜索範囲内の画素が上記差分絶対値計算
手段へ入力する上記順番を全て持ち合わせているように
設定が行われることを特徴とする、 請求項１に記載の動き検出装置。 - 【請求項３】 上記差分絶対値計算手段における上記捜
索範囲内の各画素と上記基準データブロックとの比較動
作は上記対応状態によらずに上記順番に基づいて行われ
ることを特徴とする、 請求項２に記載の動き検出装置。 - 【請求項４】 上記基準データブロックは現フレームの
画素であり、上記捜索範囲内の画素は１フィールドもし
くは１フィールド以上後の画素であることを特徴とす
る、請求項１に記載の動き検出装置。 - 【請求項５】 所定画素数にて構成された捜索範囲内の
画素と上記所定画素数より小なる画素数にて構成される
基準データブロック内の画素とをその配列状態に基づい
て比較することにより上記捜索範囲内の画素の動き状態
を検出する動き検出装置であって、上記捜索範囲を上記基準データブロックと等しい部分と
それに隣接する部分とで矩形に分割し、上記分割された
各範囲に含まれる画素データにそれぞれ互いに等しい位
置になる順序で順番を附し、 上記捜索範囲内の画素を上記順番に従って入力する入力
部と、上記順番に従って演算が行われるように計算の順序が入
れ替えられて、上記順番に従って 入力された上記捜索範
囲内の画素データを基準データブロック内の画素に対応
づけるとともに、上記捜索範囲内の画素と、対応する上
記基準データブロック内の画素との差分絶対値を計算す
る、上記基準データブロック内の画素毎に対応づけられ
た複数の差分絶対値計算回路と、 上記差分絶対値計算回路における計算結果である差分絶
対値の和を上記捜索範囲内で上記ブロックが取りうる画
素同士の対応状態毎に計算する複数の差分絶対値和計算
回路と、 上記対応状態毎に複数の差分絶対値和計算回路において
計算された差分絶対値和を比較する比較器とを有し、 上記複数の計算回路と複数の差分絶対値和計算回路にお
ける計算は、上記順番に従って上記各対応状態に対し並
列的に処理が行われることを特徴とする、 動き検出装置。 - 【請求項６】 上記比較器は、上記対応状態毎の上記和
を比較して最小値を検出し、該最小値に基づいて動きベ
クトルを求める、 ことを特徴とする請求項５記載の動き検出装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03010551A JP3136616B2 (ja) | 1991-01-31 | 1991-01-31 | 動き検出装置 |
| KR1019920001161A KR100223722B1 (ko) | 1991-01-31 | 1992-01-28 | 동작 검출 장치 |
| EP19920300778 EP0497586A3 (en) | 1991-01-31 | 1992-01-30 | Motion detection circuit |
| US08/286,388 US5586202A (en) | 1991-01-31 | 1994-08-05 | Motion detecting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03010551A JP3136616B2 (ja) | 1991-01-31 | 1991-01-31 | 動き検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245386A JPH04245386A (ja) | 1992-09-01 |
| JP3136616B2 true JP3136616B2 (ja) | 2001-02-19 |
Family
ID=11753395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03010551A Expired - Fee Related JP3136616B2 (ja) | 1991-01-31 | 1991-01-31 | 動き検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3136616B2 (ja) |
| KR (1) | KR100223722B1 (ja) |
-
1991
- 1991-01-31 JP JP03010551A patent/JP3136616B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-28 KR KR1019920001161A patent/KR100223722B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04245386A (ja) | 1992-09-01 |
| KR920015911A (ko) | 1992-08-27 |
| KR100223722B1 (ko) | 1999-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5586202A (en) | Motion detecting apparatus | |
| US5568203A (en) | Apparatus for estimating real-time motion an a method thereof | |
| JPH03256485A (ja) | 動きベクトル検出回路 | |
| US5793443A (en) | Motion vector detection circuit | |
| JP2870756B2 (ja) | 空間フィルタ画像処理装置 | |
| JP3136616B2 (ja) | 動き検出装置 | |
| JPS61201581A (ja) | 動きベクトル検出装置 | |
| Benedetti et al. | A novel system architecture for real-time low-level vision | |
| US5493521A (en) | Vector calculation apparatus capable of rapidly carrying out vector calculation of two input vectors | |
| JPH01295379A (ja) | ブロツクマツチング型動き検出回路 | |
| US6968011B2 (en) | Motion vector detecting device improved in detection speed of motion vectors and system employing the same devices | |
| JP3453145B2 (ja) | 画素ブロックの比較のためのプロセッサ（ブロックマッチングプロセッサ） | |
| JPH06225287A (ja) | 演算回路 | |
| KR100359091B1 (ko) | 움직임추정장치 | |
| JPH05328332A (ja) | 高並列動き補償演算器 | |
| JP2885039B2 (ja) | 動きベクトル検出回路 | |
| US9667960B1 (en) | Low complexity cost function for sub-pixel motion estimation | |
| JP3004685B2 (ja) | 動きベクトル検出回路 | |
| KR100247111B1 (ko) | 동작 검출 장치 | |
| JP3115511B2 (ja) | 動きベクトル探索装置 | |
| JP2866321B2 (ja) | 動きベクトル探索方法および装置 | |
| KR100343463B1 (ko) | 포맷 변환 장치 | |
| JP2004200984A (ja) | 動きベクトル検出装置 | |
| JP2866326B2 (ja) | 動きベクトル探索装置 | |
| JPH0591495A (ja) | 動きベクトル検出装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |