JP3135252B2 - Addressing device - Google Patents
Addressing deviceInfo
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- JP3135252B2 JP3135252B2 JP02285728A JP28572890A JP3135252B2 JP 3135252 B2 JP3135252 B2 JP 3135252B2 JP 02285728 A JP02285728 A JP 02285728A JP 28572890 A JP28572890 A JP 28572890A JP 3135252 B2 JP3135252 B2 JP 3135252B2
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Description
【発明の詳細な説明】 〔概 要〕 本発明はストレートアドレス指定と逆変換アドレス指
定とを択一的に選択できるアドレス指定装置であって、
FFT（Fast Fourier Transform）処理におけるビットリ
バース処理が不要となりFFT処理の高速化を図ることが
できる。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention is an addressing device which can select either straight addressing or reverse translation addressing,
Bit reverse processing in FFT (Fast Fourier Transform) processing is not required, and FFT processing can be sped up.
本発明はメモリに対するデータの書き込みまたは読み
出しに必要なアドレス指定装置に関する。The present invention relates to an addressing device required for writing or reading data to or from a memory.
特に本発明では周波数成分を観測に基づき種々の用途
に用いられるFFT処理の高速化を図るアドレス指定装置
の改良に言及する。In particular, the present invention refers to an improvement in an addressing device for speeding up FFT processing used for various applications based on observation of a frequency component.
第４図は従来のアドレス指定装置を示す図である。な
お全図を通じて同様の構成要素は同一の記号または符号
をもって表す。まず本図の構成を示す。本図はデータを
記憶するメモリ１と、該データを処理するプロセッサ２
と、前記メモリ１およびプロセッサ２との間でデータの
授受を行うデータバス３と、前記メモリ１に対してデー
タの書き込みまたは読み出しをするためにアドレスを指
定するアドレスバス４とを含む。FIG. 4 is a diagram showing a conventional addressing device. Note that the same components are denoted by the same symbols or symbols throughout the drawings. First, the configuration shown in FIG. FIG. 1 shows a memory 1 for storing data and a processor 2 for processing the data.
A data bus 3 for exchanging data between the memory 1 and the processor 2; and an address bus 4 for designating an address for writing or reading data to or from the memory 1.
次に従来のアドレス指定装置を使用したFFT（Fast Fo
urier Transform）処理を説明する。Next, FFT (Fast Fo
urier Transform) processing will be described.
FFTアルゴリズムではFFT処理前後のいずれかの時点で
ビットリバースによるデータの入れかえを行う必要があ
る。2n個のデータにFFT処理をする場合、このデータを
指定するアドレスはｎビットであり任意のアドレスａを
ａ＝（a0,a1,a2,…,an-2,an-1）２、ここにak:0または
１として二進数を表す。In the FFT algorithm, it is necessary to change data by bit reverse at any point before and after the FFT processing. When performing FFT processing on 2 n data, the address specifying this data is n bits, and an arbitrary address a is set to a = (a 0 , a 1 , a 2 , ..., a n-2 , a n- 1 ) 2 , where a k : 0 represents a binary number as 0 or 1.
第５図は標準的FFTの信号流れを示す図である。本図
は、周波数領域のパラメータとして８ポイントすなわち
23のデータのFFT処理を示し、本図（ａ）の処理ではFFT
処理後にビットリバースが必要であり、本図（ｂ）の処
理ではFFT処理前にビットリバースが必要である。ここ
にｘ（０）,x（１），…,x（７）は時間領域の信号を表
し、Ｘ（０）,X（１），…Ｘ（７）は周波数領域の信号
を表す。ビットリバースとは第５図の上記８ポイントに
ついてアドレス0,1,2,3,4,5,6すなわち二進数で表した0
00,001,010,011,100,101,110,111をアドレス0,4,2,6,1,
5,3,7すなわち二進数で表した000,100,010,110,001,10
1,111変換する際に前者のビットの並びの順序を逆にす
ると後者が得られることをいう。FIG. 5 is a diagram showing a signal flow of a standard FFT. This figure shows eight points as frequency domain parameters,
23 shows the FFT processing of the data of FIG. 3 , and the processing of FIG.
Bit reverse is required after the processing, and in the processing of FIG. 3B, bit reverse is required before the FFT processing. Here, x (0), x (1),..., X (7) represent signals in the time domain, and X (0), X (1),. Bit reverse is the address 0,1,2,3,4,5,6 for the above 8 points in FIG.
00,001,010,011,100,101,110,111 at addresses 0,4,2,6,1,
5,3,7 or 000,100,010,110,001,10 in binary
This means that the latter can be obtained by reversing the order of the former bit arrangement during the 1,111 conversion.
したがって一般にはFFT処理ではアドレスをａ（a0,
a1,a2,…,an-2,an-1）をａ′＝（an-1,an-2,…,a2,a1,a
0）に変換するビットリバースが必要である。Therefore, in general, the address is a (a 0 ,
a 1 , a 2 , ..., a n-2 , a n-1 ) is a '= (a n-1 , a n-2 , ..., a 2 , a 1 , a
A bit reverse to convert to 0 ) is required.
第６図はビットリバースの手順を示す図である。まず
序数ｉ＝０にセットする（ステップ１）。このｉが2nす
なわち予め定められるポイント数よりも小さいか判定し
（ステップ２）、小さいならばアドレスＡ＝ｉ、これに
対してビットリバースしたアドレスＢ＝rev（ｉ）を設
定する（ステップ３）。アドレスＡ＜アドレスＢを判定
し（ステップ４）、この関係を満たせばアドレスＡのデ
ータとアドレスＢのデータを入れかえる（ステップ
５）。アドレスＡ＞アドレスＢならば入れかえを行わな
い。もとに戻るのを防止するためである。序数を１だけ
増加して上記の操作を繰り返してビットリバースを行
う。FIG. 6 is a diagram showing a bit reverse procedure. First, the ordinal number i is set to 0 (step 1). It is determined whether this i is smaller than 2 n, that is, smaller than a predetermined number of points (step 2), and if it is smaller, an address A = i and a bit-reversed address B = rev (i) are set (step 3). ). It is determined that address A <address B (step 4), and if this relationship is satisfied, the data of address A and the data of address B are switched (step 5). If address A> address B, no replacement is performed. This is to prevent returning to the original state. The ordinal number is increased by 1 and the above operation is repeated to perform bit reverse.
しかしながら従来のアドレス指定装置ではFFT処理前
または処理後にはFFT処理のたびにアドレスを変換する
ビットリバースを行う必要があるため、この処理時間が
多くかかるという問題があった。However, in the conventional addressing device, before or after the FFT processing, it is necessary to perform the bit reverse for converting the address every time the FFT processing is performed, so that there is a problem that this processing time is long.
したがって本発明はビットリバースにかかる処理時間
を短縮できるアドレス指定装置を提供することを目的と
する。It is therefore an object of the present invention to provide an addressing device that can reduce the processing time required for bit reverse.
本発明は前記問題点を解決するため、アドレスのビッ
ト並びをそのままにしてデータの書き込みまたは読み出
しをするストレートアドレス指定と、アドレスの所定の
ビット並びを逆にしてデータの書き込みまたは読み出し
をする逆変換アドレス指定とを択一的に選択するアドレ
ス指定手段と、該アドレス指定手段に対して、ストレー
トアドレス指定および逆変換アドレス指定とを択一選択
させ、且つアドレス指定の必要なビット数を選択させる
制御部とを備える。In order to solve the above problems, the present invention provides a straight address specification for writing or reading data while keeping the bit arrangement of an address, and a reverse conversion for writing or reading data by reversing a predetermined bit arrangement of an address. Addressing means for selectively selecting addressing; and control for causing the addressing means to select between straight addressing and reverse conversion addressing and to select the number of bits required for addressing. Unit.
本発明のアドレス指定装置によれば、プロセッサ２か
らのストレートアドレス指定の制御信号VSELによって、
各アドレス線A0,A1,A2,…,An-2,An-1がアドレス線B0,
B1,B2,…,Bn-2,Bn-1にそれぞれ接続され、このアドレス
でデータバス３によってプロセッサ２へメモリ１からデ
ータが転送され、読み出され、プロセッサ２でFFT処理
後に、プロセッサ２からの逆変換アドレス指定の制御信
号VSELによって、各アドレス線An-1,An-2,…,A2,A1,A0
がアドレス線B0,B1,B2,…,Bn-2,Bn-1にそれぞれ接続さ
れ、変換されたアドレスでFFT処理結果がデータバス３
によってプロセッサ２からメモリ１に転送され書き込ま
れる。このためFFTアルゴリズムにおけるビットリバー
スが実行され、プロセッサ２でのこの処理が不要とな
る。また上記と逆にメモリ１から読み出すときに逆変換
アドレス指定をしてFFT処理後にストレートアドレス指
定をしてメモリ１へ書き込むことも可能である。According to the addressing device of the present invention, the straight addressing control signal VSEL from the processor 2
Each address line A 0 , A 1 , A 2 ,..., An-2 , An-1 is an address line B0 ,
B 1 , B 2 ,..., B n-2 , B n-1 , and the data is transferred from the memory 1 to the processor 2 by the data bus 3 at this address, read out, and after the processor 2 performs the FFT processing. , the inverse transform addressing control signal V SEL from the processor 2, the address line a n-1, a n- 2, ..., a 2, a 1, a 0
Are connected to address lines B 0 , B 1 , B 2 ,..., B n−2 , B n−1 , respectively, and the result of the FFT processing on the converted
Is transferred from the processor 2 to the memory 1 and written. Therefore, the bit reverse in the FFT algorithm is performed, and this processing in the processor 2 becomes unnecessary. Conversely, when reading from the memory 1, it is also possible to specify the reverse conversion address, specify the straight address after the FFT processing, and write it to the memory 1.
以下本発明の実施例について図面を参照して詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本実施例に係るアドレス指定装置を示す図で
ある。本図の構成を説明する。本図はデータを記憶する
メモリ１と、該メモリ１から読み出されたデータを処理
して、該処理データを該メモリ１に記憶せしめるプロセ
ッサ２と、前記メモリ１および前記プロセッサ２との間
でデータを転送するデータバス３と、該データバス３に
より書き込みまたは読み出しのために転送されるデータ
のアドレスを指定するアドレスバス４と、アドレスのビ
ット並びをそのままにして前記データの書き込みおよび
読み出しをするストレートアドレス指定と前記アドレス
のビット長に応じてビットの並びを逆にして前記データ
の書き込みおよび読み出しをする逆変換アドレス指定と
を択一的に選択するアドレス指定装置５と、前記ストレ
ートアドレス指定および逆変換アドレス指定とを択一選
択させしめる制御部６とを含む。FIG. 1 is a diagram showing an address specifying device according to the present embodiment. The configuration of this drawing will be described. FIG. 1 shows a memory 1 for storing data, a processor 2 for processing data read from the memory 1 and storing the processed data in the memory 1, and a memory 1 for storing the processed data in the memory 1. A data bus 3 for transferring data, an address bus 4 for designating an address of data transferred for writing or reading by the data bus 3, and writing and reading of the data while maintaining the bit arrangement of the addresses. An addressing device 5 for selectively selecting straight addressing and reverse conversion addressing for writing and reading the data by reversing the arrangement of bits according to the bit length of the address; And a control unit 6 for allowing the user to select one of the reverse conversion address designation.
第２図は本発明の実施例に係るアドレス指定装置の構
成を示す図である。本図では説明の簡単のためにアドレ
スバス４のアドレス線の数を最大５本として説明する。
プロセッサ２からデータを書き込むアドレスａはａ＝
（a0a1a2a3a4）と２進数で表わすことができる。a0〜a4
は０または１でプロセッサ２から各アドレス線A0,A1,
A2,A3,A4に出力される。FIG. 2 is a diagram showing the configuration of the addressing device according to the embodiment of the present invention. In the figure, for simplicity of description, the number of address lines of the address bus 4 is assumed to be a maximum of five.
The address a at which data is written from the processor 2 is a =
(A 0 a 1 a 2 a 3 a 4 ) and a binary number. a 0 to a 4
Is 0 or 1, and each address line A 0 , A 1 ,
Output to A 2 , A 3 , A 4 .
本図は各アドレス線A0およびA4に接続されるゲート回
路10および11と、各アドレス線A1およびA3に接続される
ゲート回路12および13と、各アドレス線A3およびA1に接
続されるゲート回路14および15と、各アドレス線A4およ
びA0に接続されるゲート回路16および17と、該ゲート回
路10および11の出力に接続されるOR回路30と、該ゲート
回路12および13の出力に接続されるOR回路31と、該ゲー
ト回路14および15の出力に接続されるOR回路32と、該ゲ
ート回路16および17の出力に接続されメモリ１側のアド
レス線B4に出力するOR回路33と、各OR回路30および32の
出力に接続されるゲート回路18および19と、各OR回路31
の出力およびアドレス線A2に接続されるゲート回路20お
よび21と、各アドレス線A2およびOR回路31の出力に接続
されるゲート回路22および23と、各OR回路32および30の
出力に接続されるゲート回路24および25と、該ゲート回
路18および19の出力に接続されるOR回路34と、該ゲート
回路20および21の出力に接続されメモリ１側のアドレス
線B1に出力するOR回路35と、該ゲート回路22および23の
出力に接続されるOR回路36と、該ゲート回路24および25
の出力に接続されメモリ１側のアドレス線B3に出力する
OR回路37と、各OR回路34および36の出力に接続されるゲ
ート回路26および27と、各OR回路36および34に接続され
るゲート回路28および29と、該ゲート回路26および27の
出力に接続されメモリ１側のアドレス線B0に出力するOR
回路38と、該ゲート回路28および29に接続されメモリ１
側のアドレス線B2に出力するOR回路39と、プロセッサ２
からの各選択信号VSEL1,VSEL2およびVSEL3を反転するイ
ンバータ41,42および43とを包含し、VSEL1は制御信号と
してゲート回路10,12,14および16に入力し、この反転V
SEL1は制御信号としてゲート回路11,13,15および17に入
力し、VSEL2は制御信号としてゲート回路18,20,22およ
び24に入力し、この反転VSEL2は制御信号としてゲート
回路19,21,23および25に入力し、VSEL3は制御信号とし
てゲート回路26および28に入力しこの反転VSEL3は制御
信号としてゲート回路27および29に入力する。The figure and the gate circuits 10 and 11 are connected to each address line A 0 and A 4, the gate circuit 12 and 13 are connected to each address line A 1 and A 3, each address line A 3 and A 1 a gate circuit 14 and 15 are connected, the gate circuit 16 and 17 are connected to each address line a 4 and a 0, an oR circuit 30 connected to the output of the gate circuit 10 and 11, the gate circuit 12 and an oR circuit 31 connected to the output of 13, an oR circuit 32 connected to the output of the gate circuit 14 and 15, the address line B 4 of the connected memory 1 side to the output of the gate circuit 16 and 17 An OR circuit 33 for outputting, gate circuits 18 and 19 connected to the outputs of the OR circuits 30 and 32, and an OR circuit 31
A gate circuit 20 and 21 are connected output and to the address line A 2 of the gate circuit 22 and 23 are connected to the output of each address line A 2 and the OR circuit 31, connected to the output of the OR circuits 32 and 30 a gate circuit 24 and 25 are, the oR circuit 34 connected to the output of the gate circuit 18 and 19, oR circuit for outputting the address lines B 1 of the connected memory 1 side to the output of the gate circuit 20 and 21 35, an OR circuit 36 connected to the outputs of the gate circuits 22 and 23, and the gate circuits 24 and 25
Outputs are connections to output to the address line B 3 of the memory 1 side
An OR circuit 37, gate circuits 26 and 27 connected to the outputs of the OR circuits 34 and 36, gate circuits 28 and 29 connected to the OR circuits 36 and 34, and outputs of the gate circuits 26 and 27 connected OR that output to the address line B 0 of the memory 1 side
Circuit 38 and the memory 1 connected to the gate circuits 28 and 29.
An OR circuit 39 to be output to the side of the address lines B 2, processor 2
And inverters 41, 42 and 43 for inverting each of the selection signals V SEL1 , V SEL2 and V SEL3 from V SEL1 , and V SEL1 is input as a control signal to the gate circuits 10, 12, 14 and 16 and
SEL1 is input as a control signal to the gate circuits 11, 13, 15, and 17, V SEL2 is input as a control signal to the gate circuits 18, 20, 22, and 24, and the inverted V SEL2 is used as a control signal for the gate circuits 19, 21. , 23 and 25, V SEL3 is input to the gate circuits 26 and 28 as a control signal, and the inverted V SEL3 is input to the gate circuits 27 and 29 as a control signal.
次のこの書き込み用のアドレス指定装置の動作を説明
する。プロセッサ２でのFFTの処理が周波数領域のパラ
メータとして例えば32ポイントでなされ、これをメモリ
１にストレートアドレス指定で書き込むためにはVSEL1,
VSEL2およびVSEL3を“Ｈ（High）”にする。これによ
り、ゲート回路10,12,14,16,18,20,22,24,26および28は
通過状態になり、ゲート回路11,13,15,17,19,21,23,25,
27および29はしゃ断状態になりプロセッサ２側の各アド
レス線A0,A1,A2,A3,A4はメモリ１側のアドレス線B0,B1,
B2,B3,B4にそれぞれ接続される。次に32ポイントの条件
でメモリ１に逆変換アドレス指定で書き込むためにはV
SEL1を“Ｌ（Low）”にしVSEL2およびVSEL3を“H"にす
る。前述の場合に比較して、VSEL1が“L"となることに
よりゲート回路10,12,14および16がしゃ断状態になりゲ
ート回路11,13,15および17が通過状態になる。このため
プロセッサ２側の各アドレス線A4,A3,A2,A1,A0はメモリ
１側のアドレス線B0,B1,B2,B3,B4にそれぞれ接続され
る。Next, the operation of the addressing device for writing will be described. The FFT processing in the processor 2 is performed, for example, at 32 points as a parameter in the frequency domain. In order to write this into the memory 1 by specifying a straight address, V SEL1 ,
Set V SEL2 and V SEL3 to “H (High)”. As a result, the gate circuits 10, 12, 14, 16, 18, 20, 22, 24, 26, and 28 enter a pass state, and the gate circuits 11, 13, 15, 17, 19, 21, 23, 25,
27 and 29 are cut off, and the address lines A 0 , A 1 , A 2 , A 3 , A 4 on the processor 2 side are connected to the address lines B 0 , B 1 ,
It is connected to B 2 , B 3 , and B 4 respectively. Next, to write to memory 1 by specifying the reverse conversion address under the condition of 32 points, V
Set SEL1 to “L (Low)” and set V SEL2 and V SEL3 to “H”. As compared with the case described above, when V SEL1 becomes “L”, the gate circuits 10, 12, 14 and 16 are turned off and the gate circuits 11, 13, 15 and 17 are turned on. Therefore, the address lines A 4 , A 3 , A 2 , A 1 , A 0 of the processor 2 are connected to the address lines B 0 , B 1 , B 2 , B 3 , B 4 of the memory 1 respectively.
次に周波数領域のパラメータとして16ポイントの場合
にはVSEL1およびVSEL3を“H"にしておき、ストレートア
ドレス指定のときにはVSEL2を“H"にする。この場合プ
ロセッサ２側の各アドレス線A0,A1,A2,A3,A4は前述と同
様にメモリ１側のアドレス線B0,B1,B2,B3,B4にそれぞれ
接続される。逆変換アドレス指定のときには、VSEL2を
“L"にする。これによりゲート回路18,20,22および24は
しゃ断状態になりゲート回路19,21,23および25は通過状
態になる。この場合プロセッサ２側の各アドレス線A3,A
2,A1,A0,A4はメモリ側のアドレス線B0,B1,B2,B3,B4にそ
れぞれ接続される。Next, when the frequency domain parameter is 16 points, V SEL1 and V SEL3 are set to “H”, and when a straight address is specified, V SEL2 is set to “H”. In this case, the address lines A 0 , A 1 , A 2 , A 3 , A 4 of the processor 2 are respectively connected to the address lines B 0 , B 1 , B 2 , B 3 , B 4 of the memory 1 in the same manner as described above. Connected. When specifying the reverse conversion address, set V SEL2 to “L”. As a result, the gate circuits 18, 20, 22 and 24 enter the cutoff state, and the gate circuits 19, 21, 23 and 25 enter the pass state. In this case, each address line A 3 , A on the processor 2 side
2, A 1, A 0, A 4 address lines B 0 of the memory side, B 1, B 2, B 3, are connected to B 4.
さらに周波数領域のパラメータとして８ポイントの場
合にはVSEL1およびVSEL2を“H"にしておき、ストレート
アドレス指定のときにはVSEL3を“H"にする。この場合
プロセッサ２側の各アドレス線A0,A1,A2,A3,A4は前述と
同様にメモリ１側のアドレス線B0,B1,B2,B3,B4にそれぞ
れ接続される。逆変換アドレスのときにはVSEL3を“L"
にする。これによりゲート回路26および28はしゃ断状態
になり、ゲート回路27および29は通過状態になる。この
場合プロセッサ２側の各アドレス線A2,A1,A0,A3,A4はメ
モリ１側のアドレス線B0,B1,B2,B3,B4にそれぞれ接続さ
れる。以上アドレス線が５本の場合について説明したが
これに限定されるものではない。Further, when the frequency domain parameter is 8 points, V SEL1 and V SEL2 are set to “H”, and when a straight address is specified, V SEL3 is set to “H”. In this case, the address lines A 0 , A 1 , A 2 , A 3 , A 4 of the processor 2 are respectively connected to the address lines B 0 , B 1 , B 2 , B 3 , B 4 of the memory 1 in the same manner as described above. Connected. V SEL3 is “L” at the reverse conversion address
To As a result, gate circuits 26 and 28 are turned off, and gate circuits 27 and 29 are turned on. In this case, the address lines A 2 , A 1 , A 0 , A 3 , A 4 of the processor 2 are connected to the address lines B 0 , B 1 , B 2 , B 3 , B 4 of the memory 1 respectively. The case where there are five address lines has been described above, but the present invention is not limited to this.
次に本実施例の一連の動作を説明する。第３図は本実
施例における一連の動作フローチャートである。まず制
御部６からポイント数の指定をしてVSEL＝“H"としてス
トレートアドレス指定モードにする（ステップ１）。こ
れにより、ビット並びがそのままの形でメモリ１からデ
ータバス３を介してデータがプロセッサ２内部へ転送さ
れる（ステップ２）。このデータによりFFT処理が実行
される（ステップ３）。処理終了すると、プロセッサ２
からアドレス指定装置５へVSEL＝“L"が送出されて逆変
換アドレス指定モードになる（ステップ４）。データは
プロセッサ２の内部より逆変換されたメモリ１のアドレ
スに転送される。Next, a series of operations of this embodiment will be described. FIG. 3 is a series of operation flowcharts in the present embodiment. First, the control unit 6 designates the number of points and sets V SEL = “H” to set the straight address designation mode (step 1). Thus, data is transferred from the memory 1 to the inside of the processor 2 via the data bus 3 while keeping the bit arrangement as it is (step 2). The FFT processing is executed based on this data (step 3). When the processing is completed, the processor 2
Sends V SEL = “L” to the addressing device 5 to enter the reverse conversion addressing mode (step 4). The data is transferred from the inside of the processor 2 to the inverted address of the memory 1.
なお、FFT処理前にメモリ１から逆変換アドレス指定
モードでデータを読み出し、これをFFT処理後、処理デ
ータをストレートアドレス指定でメモリ１へ書き込むこ
とも可能である。Note that it is also possible to read data from the memory 1 in the reverse conversion addressing mode before the FFT processing, write the processed data to the memory 1 by straight addressing after the FFT processing.
以上説明したように本発明によればストレートアドレ
ス指定と逆変換アドレス指定とを択一的に選択できるよ
うになったので、FFT処理におけるビットリバース処理
が不要となりFFT処理の高速化を図ることができる。As described above, according to the present invention, it is possible to select either straight address designation or inverse translation address designation, so that the bit reverse process in the FFT process becomes unnecessary and the speed of the FFT process can be increased. it can.
第１図は本実施例に係るアドレス指定装置を示す図、 第２図は本発明の実施例に係るアドレス指定装置の構成
を示す図、 第３図は本実施例に係る一連の動作のフローチャート、 第４図は従来のコンピュータアドレス指定装置を示す
図、 第５図は標準的FFTの信号流れを示す図、 第６図はビットリバースの手順を示す図である。 図において、 １……メモリ、２……プロセッサ、 ３……データバス、４……アドレスバス、 ５……アドレス指定装置。FIG. 1 is a diagram showing an address specifying device according to the present embodiment, FIG. 2 is a diagram showing a configuration of the address specifying device according to the embodiment of the present invention, and FIG. 3 is a flowchart of a series of operations according to the present embodiment. FIG. 4 is a diagram showing a conventional computer addressing apparatus, FIG. 5 is a diagram showing a signal flow of a standard FFT, and FIG. 6 is a diagram showing a bit reverse procedure. In the drawing, 1 ... memory, 2 ... processor, 3 ... data bus, 4 ... address bus, 5 ... address designation device.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/14 G06F 12/02 ＪＩＣＳＴファイル（ＪＯＩＳ)──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int. Cl. 7 , DB name) G06F 17/14 G06F 12/02 JICST file (JOIS)
Claims (1)
タを処理するプロセッサ（２）と、該メモリ（１）と該
プロセッサ（２）との間でデータを転送するデータバス
（３）と、該データバス（３）により書き込みまたは読
み出しのために転送されるデータのアドレスを指定する
アドレスバス（４）とを備えるコンピュータのアドレス
指定装置において、 前記アドレスのビット並びをそのままにして前記データ
の書き込みまたは読み出しをするストレートアドレス指
定と、前記アドレスの所定のビット並びを逆にして前記
データの書き込みまたは読み出しをする逆変換アドレス
指定とを択一的に選択するアドレス指定手段（５）と、 前記アドレス指定手段（５）に対し、ストレートアドレ
ス指定および逆変換アドレス指定とを択一選択させ、且
つ前記アドレス指定の必要なビット数を選択させる制御
部（６）と、 を備えることを特徴とするアドレス指定装置。A memory (1) for storing data, a processor (2) for processing the data, and a data bus (3) for transferring data between the memory (1) and the processor (2). And an address bus (4) for designating an address of data transferred for writing or reading through the data bus (3), wherein the bit sequence of the address is maintained as it is. An address designating means (5) for selectively selecting a straight address designation for writing or reading data and an inverse conversion address designation for writing or reading the data by reversing a predetermined bit arrangement of the address; The address specifying means (5) is made to select between straight address specification and reverse conversion address specification. And said control unit for selecting the number of bits required for addressing (6), addressing apparatus, characterized in that it comprises a.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02285728A JP3135252B2 (en) | 1990-10-25 | 1990-10-25 | Addressing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02285728A JP3135252B2 (en) | 1990-10-25 | 1990-10-25 | Addressing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160563A JPH04160563A (en) | 1992-06-03 |
| JP3135252B2 true JP3135252B2 (en) | 2001-02-13 |
Family
ID=17695272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02285728A Expired - Fee Related JP3135252B2 (en) | 1990-10-25 | 1990-10-25 | Addressing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135252B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0767154A (en) * | 1993-08-25 | 1995-03-10 | Fujitsu Ltd | Address converting device for time switch |
-
1990
- 1990-10-25 JP JP02285728A patent/JP3135252B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04160563A (en) | 1992-06-03 |
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