JP3133426B2 - Parallel processing computer - Google Patents
Parallel processing computerInfo
- Publication number
- JP3133426B2 JP3133426B2 JP03286078A JP28607891A JP3133426B2 JP 3133426 B2 JP3133426 B2 JP 3133426B2 JP 03286078 A JP03286078 A JP 03286078A JP 28607891 A JP28607891 A JP 28607891A JP 3133426 B2 JP3133426 B2 JP 3133426B2
- Authority
- JP
- Japan
- Prior art keywords
- condition signal
- element processors
- processors
- processor
- signal lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
Description
【０００１】[0001]
【産業上の利用分野】この発明は、並列処理計算機に関
し、特に例えば複数の要素プロセサを例えば行列状に結
合して構成される、並列処理計算機に関する。BACKGROUND OF THE INVENTION This invention is related to <br/> parallel processing computer, in particular, for example constituted by combining a plurality of element processors, for example, a matrix relates to parallel processing computer.
【０００２】[0002]
【従来の技術】この種の並列処理計算機では、そのシス
テムを初期化状態へ移行するときや休止状態へ移行する
ときなど、特定の状態に移行させるには、従来、全要素
プロセサに共通の１つの信号を供給して、全要素プロセ
サを一斉に特定の状態に移行させていた。2. Description of the Related Art In a parallel processing computer of this kind, conventionally, a system common to all element processors is used to shift the system to a specific state such as when shifting to an initialization state or when shifting to a sleep state. By supplying two signals, all the element processors were simultaneously moved to a specific state.
【０００３】たとえば、１９８６年１０月にインモス社
から発行されたトランスピュータリファレンスマニュア
ルの第４２頁に、図面を用いてシステムの初期化および
休止状態へ移行するための手段が開示されている。そこ
には、Ｔ４として表されたインモス社が販売する並列処
理用要素プロセサであるトランスピュータ（ＩＭＳ−Ｔ
４１４）が４個接続された並列処理計算機の例が示され
ている。この従来例では、４個の要素プロセサを一斉に
初期化するためのリセット信号（Ｒｅｓｅｔ）が４個の
要素プロセサに共通に供給され、また、４個の要素プロ
セサを一斉に休止状態に移行させるためのアナライズ信
号（Ａｎａｌｙｓｅ）が４個の要素プロセサに共通に供
給される。For example, on page 42 of the Transputer Reference Manual issued by Inmos Co. in October 1986, means for initializing the system and shifting to a hibernate state are disclosed using drawings. There is a transputer (IMS-T), a parallel processing element processor sold by Inmos, designated as T4.
414) shows an example of a parallel processing computer in which four computers are connected. In this conventional example, a reset signal (Reset) for simultaneously initializing the four element processors is supplied to the four element processors in common, and the four element processors are simultaneously shifted to a sleep state. Signal (Analyse) is supplied to the four element processors in common.
【０００４】[0004]
【発明が解決しようとする課題】近年の並列処理計算機
では、各々の要素プロセサに異なった処理を分担させ、
全体で１まとまりの処理を遂行させる処理形態が増加し
ている。また、要素プロセサ数の増加に伴い、全要素プ
ロセサのうちの或る要素プロセサ群を１人の使用者が使
用し、別の要素プロセサ群を別の使用者が使用するマル
チユーザの使用環境が必要になる。したがって、並列処
理計算機を初期化状態などの特定の状態に移行させる際
に、全要素プロセサの状態を一斉に変化させるだけでな
く、任意の要素プロセサまたは一群の要素プロセサのみ
の状態を変化させる柔軟な方針が必要になる。また、要
素プロセサは一般に通信制御回路，演算回路などから構
成され、並列処理計算機のハードウェアまたはソフトウ
ェアのデバック時において、要素プロセサ全体を初期化
するような単純な機能だけではなく、たとえば通信制御
回路のみを初期化するなどの柔軟な手段が必要になる。In the recent parallel processing computers, different processing is assigned to each element processor.
Processing forms for performing a group of processes as a whole are increasing. Also, with the increase in the number of element processors, a multi-user use environment in which one element processor group of all element processors is used by one user and another element processor group is used by another user. Will be needed. Therefore, when shifting the parallel processing computer to a specific state such as an initialization state, not only the state of all element processors is changed at once, but also the state of only an arbitrary element processor or a group of element processors is changed. Policies are needed. The element processor is generally composed of a communication control circuit, an arithmetic circuit, and the like. When debugging hardware or software of a parallel processing computer, not only a simple function of initializing the entire element processor but also, for example, a communication control circuit. A flexible means such as initializing only is required.
【０００５】しかし、従来の並列処理計算機では、この
ような柔軟な状態設定は行われておらず、任意の要素プ
ロセサまたは要素プロセサ群のみの状態を変化させる柔
軟な状態設定を実現するには、特定の状態設定のために
少なくともプロセサ数と同じ数の制御入力線が必要にな
る。したがって、数千台ないし数万台、さらにそれ以上
の要素プロセサ数を有する並列処理計算機においては、
制御入力線の数が膨大となり、配線量の極端な増加によ
りハードウェアの実現が困難になるという問題点があっ
た。However, in the conventional parallel processing computer, such a flexible state setting is not performed. To realize a flexible state setting for changing the state of only an arbitrary element processor or an element processor group, At least as many control input lines as processors are required for a particular state setting. Therefore, in a parallel processing computer having thousands or tens of thousands, and even more element processors,
There is a problem that the number of control input lines becomes enormous and hardware becomes difficult to realize due to an extremely large amount of wiring.
【０００６】それゆえに、この発明の主たる目的は、よ
り少ない制御線数で、任意の要素プロセサを特定の状態
に設定することができる、並列処理計算機を提供するこ
とである。この発明の他の目的は、任意の要素プロセサ
に含まれる任意の部分回路、たとえば通信制御回路また
は演算回路のみを特定の状態に設定できる、並列処理計
算機を提供することである。[0006] Therefore, a main object of the present invention is to provide a parallel processing computer capable of setting an arbitrary element processor to a specific state with a smaller number of control lines. Another object of the present invention is to provide a parallel processing computer which can set only a partial circuit included in an arbitrary element processor, for example, only a communication control circuit or an arithmetic circuit to a specific state. is there.
【０００７】[0007]
【課題を解決するための手段】この発明は、通信線によ
って要素プロセサ間のデータ通信が可能に構成されてな
る複数の要素プロセサが結合された並列処理計算機であ
って、前記複数の要素プロセサの一部を含む第１群の要
素プロセサに対して共通の第１の条件信号線、前記第１
群の要素プロセサに含まれる少なくとも１つの要素プロ
セサを含む第２群の要素プロセサに対して共通の第２の
条件信号線、および前記第１および第２の条件信号線の
信号に応じて、該当の要素プロセサに該要素プロセサの
少なくとも一部を初期化状態又は休止状態に設定するた
めの制御信号を与える信号付与手段を備え、前記第１の
条件信号線と第２の条件信号線との合計数が前記複数の
要素プロセサの数より小さく、且つ、信号が伝送される
べき第１および第２の条件信号線を選択することによ
り、前記複数の要素プロセサのうち少なくとも所定の単
一の要素プロセサの少なくとも一部を初期化状態又は休
止状態にせしめ、前記要素プロセサは複数の部分回路を
含み、全ての前記要素プロセサに共通の回路選択線をさ
らに備え、前記信号付与手段は前記回路選択線からの信
号によって該当の要素プロセサの該当の部分回路を指定
する手段を備えることを特徴とする。また、この発明
は、通信線によって要素プロセサ間のデータ通信が可能
に構成されてなる複数の要素プロセサが総合された並列
処理計算機であって、前記複数の要素プロセサはｍ行×
ｎ列の行列状に配置され、各行方向の前記要素プロセサ
に行条件信号を与えるｍ本の行条件信号線と、各列方向
の前記要素プロセサに列条件信号を与えるｎ本の列条件
信号線と、前記要素プロセサへ与えられる前記行条件信
号線からの前記行条件信号と前記列条件信号線からの前
記列条件信号とが特定の条件を満たしたときに、この該
当の要素プロセサに該要素プロセサの少なくとも一部を
初期化状態又は休止状態に設定するための制御信号を与
える信号付与手段を備え、前記行条件信号線と前記列条
件信号線との合計数であるｍ＋ｎが前記複数の要素プロ
セサの数であるｍ×ｎより小さく、且つ、前記ｍ本の行
条件信号線のうち行条件信号を転送すべき行条件信号線
を選択すると共に、前記ｎ本の列条件信号線のうち列条
件信号を伝送すべき列条件信号線を選択することによ
り、前記複数の要素プロセサのうちの少なくとも所定の
単一の要素プロセサの少なくとも一部を初期状態又は休
止状態にせしめ、前記要素プロセサは複数の部分回路を
含み、全ての前記要素プロセサに共通の回路選択線をさ
らに備え、前記信号付与手段は前記回路選択線からの信
号によって該当の要素プロセサの該当の部分回路を指定
する手段を備えることを特徴とする。更に、この発明
は、前記要素プロセサは、部分回路としての通信ユニッ
ト及び実行ユニットを含むことを特徴とする。この発明
は、少なくとも一部を初期化状態又は休止状態にした要
素プロセサは、該当する矩形領域に含まれる要素プロセ
サ群を構成することを特徴とする。また、この発明は、
通信線によって要素プロセサ間のデータ通信が可能に構
成されてなる複数の要素プロセサが結合された並列処理
計算機であって、前記複数の要素プロセサの一部を含む
第１群の要素プロセサに対して共通の第１の条件信号
線、前記第１群の要素プロセサに含まれる少なくとも１
つの要素プロセサを含む第２群の要素プロセサに対して
共通の第２の条件信号線、および前記第１および第２の
条件信号線の信号に応じて、該当の要素プロセサに該要
素プロセサの少なくとも一部を初期化状態又は休止状態
に設定するための制御信号を与える信号付与手段を備
え、前記第１の条件信号線と第２の条件信号線との合計
数が前記複数の要素プロセサの数より小さく、且つ、信
号が伝送されるべき第１および第２の条件信号線を選択
することにより、前記複数の要素プロセサのうち少なく
とも所定の単一の要素プロセサの少なくとも一部を初期
化状態又は休止状態にせしめ、少なくとも一部を初期化
状態又は休止状態にした要素プロセサは、該当する矩形
領域に含まれる要素プロセサ群を構成することを特徴と
する。SUMMARY OF THE INVENTION The present invention is a parallel processing computer in which a plurality of element processors configured to enable data communication between element processors by a communication line are connected, wherein the plurality of element processors are connected to each other. A first condition signal line common to a first group of element processors including a part thereof,
A second condition signal line common to a second group of element processors including at least one element processor included in the group of element processors, and a signal of the first and second condition signal lines. Signal providing means for providing a control signal for setting at least a part of the element processor to the initialization state or the halt state to the element processor, and the sum of the first condition signal line and the second condition signal line By selecting first and second condition signal lines, the number of which is smaller than the number of said plurality of element processors, and to which signals are to be transmitted, at least a predetermined single element processor of said plurality of element processors is selected. Causing at least a part of the element processor to be in an initialization state or a sleep state, the element processor includes a plurality of partial circuits, and further includes a circuit selection line common to all the element processors, It is given means, characterized in that it comprises means for specifying a partial circuit of the appropriate corresponding element processors by a signal from the circuit selection lines. Further, the present invention is a parallel processing computer in which a plurality of element processors configured to enable data communication between element processors by a communication line are integrated, wherein the plurality of element processors are m rows ×
m row condition signal lines that are arranged in a matrix of n columns and provide a row condition signal to the element processors in each row direction, and n column condition signal lines that provide a column condition signal to the element processors in each column direction And when the row condition signal from the row condition signal line and the column condition signal from the column condition signal line provided to the element processor satisfy a specific condition, the corresponding element processor Signal providing means for providing a control signal for setting at least a part of the processor to an initialization state or a halt state, wherein m + n which is the total number of the row condition signal lines and the column condition signal lines is the plurality of elements. A row condition signal line which is smaller than m × n which is the number of processors and to which a row condition signal is to be transferred among the m row condition signal lines is selected, and a column among the n column condition signal lines is selected. Should transmit condition signals Selecting a column condition signal line to cause at least a portion of at least a predetermined single element processor of the plurality of element processors to be in an initial state or a sleep state, wherein the element processor includes a plurality of partial circuits; A circuit selection line common to all the element processors is further provided, and the signal applying means is provided with means for designating a corresponding partial circuit of the corresponding element processor by a signal from the circuit selection line. Further, the invention is characterized in that the element processor includes a communication unit and an execution unit as partial circuits. The present invention is characterized in that the element processors at least partially in the initialized state or the hibernate state constitute an element processor group included in the corresponding rectangular area. In addition, the present invention
A parallel processing computer in which a plurality of element processors configured to enable data communication between element processors by a communication line are connected, and a first group of element processors including a part of the plurality of element processors is provided. A common first condition signal line, at least one signal line included in the first group of element processors;
A second condition signal line common to a second group of element processors including two element processors, and at least one of the element processors is assigned to the corresponding element processor in accordance with signals of the first and second condition signal lines. Signal providing means for providing a control signal for setting a part to the initialization state or the halt state, wherein the total number of the first condition signal lines and the second condition signal lines is equal to the number of the plurality of element processors. By selecting first and second condition signal lines that are smaller and to which signals are to be transmitted, at least a portion of at least a predetermined single element processor of the plurality of element processors is initialized or The element processors that are at least partially set to the initialization state or the hibernation state in the hibernation state constitute a group of element processors included in the corresponding rectangular area.
【０００８】[0008]
【作用】たとえば、複数の要素プロセサがｍ行×ｎ列の
行列状に配置されている場合には、ｍ本の行条件信号線
とｎ本の列条件信号線とが合計（ｍ＋ｎ）本準備され
る。これらの行条件信号線と列条件信号線からそれぞれ
与えられる行条件信号と列条件信号とが特定の条件を満
たすことによって、信号付与手段が該当の要素プロセサ
または要素プロセサ群を特定の状態に設定する。For example, when a plurality of element processors are arranged in a matrix of m rows × n columns, a total of (m + n) m row condition signal lines and n column condition signal lines are prepared. Is done. When the row condition signal and the column condition signal given from the row condition signal line and the column condition signal line respectively satisfy a specific condition, the signal providing means sets the corresponding element processor or element processor group to a specific state. I do.
【０００９】また、各要素プロセサがさらにたとえば２
k 個の部分回路を含み、それらのうちの任意の部分回路
を特定の状態に設定したい場合には、さらにｋ本の回路
選択線が追加される。そして、ｋ本の回路選択線に２進
数の信号を与えることによって任意の要素プロセサ内の
該当の部分回路が特定の状態に設定される。したがっ
て、ｍ×ｎの行列配置された各要素プロセサが２k 個の
部分回路を含む場合であっても、合計（ｍ＋ｎ＋ｋ）本
の行条件信号線，列条件信号線および回路選択線を備え
るだけで足りる。Further, each element processor further includes, for example, 2
If k partial circuits are included and any of the partial circuits is to be set to a specific state, k additional circuit selection lines are added. Then, by giving a binary signal to the k circuit selection lines, the corresponding partial circuit in an arbitrary element processor is set to a specific state. Therefore, even when each of the element processors arranged in the matrix of m × n includes 2 k partial circuits, only a total of (m + n + k) row condition signal lines, column condition signal lines and circuit selection lines are provided. Is enough.
【００１０】[0010]
【発明の効果】この発明によれば、データ通信のための
通信線とは別の制御線を用いる場合において、全要素プ
ロセサのうちの任意の要素プロセサまたは要素プロセサ
群を、全要素プロセサ数より大幅に少ない制御線（条件
信号線）数によって容易かつ柔軟に特定の状態に設定す
ることができる。また、回路選択線を追加することによ
って、要素プロセサの任意の部分回路を特定の状態に設
定することもできる。According to the present invention, the data communication
When a control line different from the communication line is used, an arbitrary element processor or group of element processors among all the element processors is replaced with a control line (condition
The specific state can be easily and flexibly set according to the number of signal lines) . Further, by adding a circuit selection line, an arbitrary partial circuit of the element processor can be set to a specific state.
【００１１】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.
【００１２】[0012]
【実施例】図１を参照して、この実施例の並列処理計算
機１０は要素プロセサのネットワーク１２を含む。ネッ
トワーク１２はメッシュ配列された多数の要素プロセサ
ＰＥ１１−ＰＥｎｍを含む。要素プロセサＰＥ１１−Ｐ
Ｅｎｍの各々は、具体的には、図２に示すように、他の
要素プロセサとの通信を行いつつプログラムを解釈実行
するための通信・実行ユニット１４、要素プロセサ間通
信のために用いられる入出力ポートＡ，Ｂ，Ｃおよび
Ｄ、初期化条件を規定するための行端子１６および列端
子１８、行端子１６からの行条件信号と列端子１８から
の列条件信号とに応じて通信・実行ユニット１４に与え
る初期化信号を生成するためのアンドゲート２０を含
む。各要素プロセサＰＥ１１−ＰＥｎｍは、与えられる
行条件信号および列条件信号が双方ともアクティブとな
るときに限り、アンドゲート２０からの信号に応じて初
期化される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. 1, a parallel processing computer 10 of this embodiment includes a network 12 of element processors. The network 12 includes a number of element processors PE11-PEnm arranged in a mesh. Element processor PE11-P
Specifically, as shown in FIG. 2, each of Enm is a communication / execution unit 14 for interpreting and executing a program while communicating with other element processors, and an input / output unit used for communication between element processors. Output ports A, B, C and D, row terminal 16 and column terminal 18 for defining initialization conditions, communication / execution in response to a row condition signal from row terminal 16 and a column condition signal from column terminal 18 An AND gate 20 for generating an initialization signal to be provided to the unit 14 is included. Each of the element processors PE11 to PEnm is initialized according to the signal from the AND gate 20 only when both the applied row condition signal and column condition signal are active.
【００１３】なお、ネットワーク１２上においては、要
素プロセサＰＥ１１−ＰＥｎｍはトーラスメッシュネッ
トワークとして構成される。トーラスメッシュネットワ
ークとは、多数の要素プロセサを行列状に配置し、行方
向の要素プロセサ群を互いに循環的に結合しかつ列方向
の要素プロセサ群を互いに循環的に結合する行方向通信
線および列方向通信線によって、任意の要素プロセサ間
におけるデータ通信を可能にする構成を意味する。図１
の実施例でいえば、第１行に配列されたｎ個の要素プロ
セサ群ＰＥ１１−ＰＥｎ１は行方向通信線ＲＣ１によっ
て循環的（リング状）（図示せず）に結合され、第２行
に含まれる要素プロセサ群ＰＥ１２−ＰＥｎ２は行方向
通信線ＲＣ２によって循環的に結合され、そして、第ｍ
行の要素プロセサ群ＰＥ１ｍ−ＰＥｎｍは行方向通信線
ＲＣｍによって循環的に結合される。これらの結合には
入出力ポートＢおよびＤが用いられる。さらに、第１列
に配置されたｍ個の要素プロセサ群ＰＥ１１−ＰＥ１ｍ
は列方向通信線ＣＣ１によって循環的に結合され、同様
に第ｎ列の要素プロセサ群ＰＥｎ１−ＰＥｎｍは列方向
通信線ＣＣｎによって循環的に結合される。これらの結
合には入出力ポートＡおよびＣが用いられる。また、第
１行から第ｍ行にそれぞれ位置する要素プロセサ群の行
端子１６に対応するように、ｍ本の行条件信号線Ｌ１−
Ｌｍが接続される。また、第１列から第ｎ列にそれぞれ
位置する要素プロセサ群の列端子１８に対応するよう
に、ｎ本の列条件信号線Ｓ１−Ｓｎが接続される。Note that, on the network 12, the element processors PE11 to PEnm are configured as a torus mesh network. A torus mesh network refers to a row-directional communication line and a column in which a number of element processors are arranged in a matrix, a group of element processors in a row direction are cyclically connected to each other, and a group of element processors in a column direction are cyclically connected to each other. A configuration that enables data communication between arbitrary element processors by means of the directional communication line. FIG.
In the embodiment, the n element processor groups PE11 to PEn1 arranged in the first row are connected cyclically (ring-like) (not shown) by the row communication line RC1 and included in the second row. The element processors PE12-PEn2 to be connected are cyclically connected by a row communication line RC2, and
The row element processors PE1m-PEnm are cyclically connected by a row communication line RCm. Input / output ports B and D are used for these connections. Further, m element processor groups PE11-PE1m arranged in the first row
Are cyclically connected by the column communication line CC1, and similarly, the element processors PEn1-PEnm in the n-th column are cyclically connected by the column communication line CCn. Input / output ports A and C are used for these connections. The m row condition signal lines L1-L1 correspond to the row terminals 16 of the element processors located in the first to mth rows, respectively.
Lm is connected. Further, n column condition signal lines S1-Sn are connected to correspond to the column terminals 18 of the element processors located in the first to n-th columns, respectively.
【００１４】この実施例の並列処理計算機１０では、上
述の行条件信号線Ｌ１−Ｌｍおよび列条件信号線Ｓ１−
Ｓｎからそれぞれ与える行条件信号および列条件信号の
組み合わせによって、全要素プロセサＰＥ１１−ＰＥｎ
ｍのうちの任意の単一の要素プロセサあるいは任意の要
素プロセサ群を初期化できる。たとえば、行条件信号線
Ｌ１−Ｌｍおよび列条件信号線Ｓ１−Ｓｎのうち、各行
および各列から１つずつを選びアクティブにすることに
よって、その交点に置かれた要素プロセサのみを初期化
することができる。また、行条件信号線Ｌ１−Ｌｍおよ
び列条件信号線Ｓ１−Ｓｎのうち、複数の行と複数の列
とを適当に選択し、これらの行条件信号線および列条件
信号線を同時にアクティブにすることによって、該当す
る矩形領域に含まれる要素プロセサ群のみを初期化する
ことができる。In the parallel processing computer 10 of this embodiment, the above-described row condition signal lines L1-Lm and column condition signal lines S1-Lm
By the combination of the row condition signal and the column condition signal respectively given from Sn, all the element processors PE11-PEn
Any single element processor or any group of element processors of m can be initialized. For example, one of the row condition signal lines L1-Lm and the column condition signal lines S1-Sn is selected and activated one by one from each row and each column, thereby initializing only the element processor located at the intersection. Can be. In addition, a plurality of rows and a plurality of columns are appropriately selected from the row condition signal lines L1-Lm and the column condition signal lines S1-Sn, and these row condition signal lines and column condition signal lines are simultaneously activated. Thus, only the element processor group included in the corresponding rectangular area can be initialized.
【００１５】このようにして、全要素プロセサＰＥ１１
−ＰＥｎｍの数（ｍ×ｎ個）に対して十分少ない合計
（ｍ＋ｎ本）の行条件信号線Ｌ１−Ｌｍおよび列条件信
号線Ｓ１−Ｓｎと、全要素プロセサＰＥ１１−ＰＥｎｍ
にわずかな数の行端子１６および列端子１８を設けるだ
けで、各要素プロセサを個別に初期化できる。また、図
３に示す他の実施例の並列処理計算機１０´も同様にネ
ットワーク２２を含み、ネットワーク２２は上述の実施
例と同様メッシュ配列された多数の要素プロセサＰＥ１
１−ＰＥｎｍを含む。要素プロセサＰＥ１１−ＰＥｎｍ
の各々は、具体的には図４に示すように、他の要素プロ
セサとの通信を制御するための通信ユニット２４、プロ
グラムを解釈実行するための実行ユニット２６、要素プ
ロセサ間の通信のために用いる入出力ポートＡ，Ｂ，Ｃ
およびＤ、初期化の条件を規定するための行端子１６お
よび列端子１８、初期化すべきユニットを選択するため
のユニット選択端子２８、および行端子１６からの行条
件信号，列端子１８からの列条件信号およびユニット選
択端子２８からの信号の値に応じて通信ユニット２４ま
たは実行ユニット２６に与える初期化信号を生成するた
めのアンドゲート３０および３２を含む。なお、ユニッ
ト選択端子２８とアンドゲート３２の１入力端との間に
はインバータ３４が介挿され、アンドゲート３０および
３２のうちいずれか一方のみが初期化信号を生成するよ
うに構成されている。したがって、各要素プロセサＰＥ
１１−ＰＥｎｍでは、ユニット選択端子２８からの信号
がインアクティブであり、行端子１６からの行条件信号
および列端子１８からの列条件信号がともにアクティブ
のときに限り、通信ユニット２４の初期化動作が行われ
る。一方、ユニット選択端子２８からの信号がアクティ
ブであり、行条件信号および列条件信号がともにアクテ
ィブのときに限り、実行ユニット２６の初期化動作が行
われる。Thus, all element processor PE11
A total (m + n) of row condition signal lines L1-Lm and column condition signal lines S1-Sn sufficiently smaller than the number (m × n) of PEnm, and all element processors PE11-PEnm
With only a small number of row terminals 16 and column terminals 18, each element processor can be individually initialized. The parallel processing computer 10 'of another embodiment shown in FIG. 3 also includes a network 22, and the network 22 is composed of a large number of element processors PE1 arranged in a mesh like the above-described embodiment.
1-PEnm. Element processor PE11-PEnm
Specifically, as shown in FIG. 4, a communication unit 24 for controlling communication with another element processor, an execution unit 26 for interpreting and executing a program, and a communication unit 24 for communication between the element processors. Input / output ports A, B, C used
And D, a row terminal 16 and a column terminal 18 for defining an initialization condition, a unit selection terminal 28 for selecting a unit to be initialized, a row condition signal from the row terminal 16, and a column from the column terminal 18. AND gates 30 and 32 for generating an initialization signal to be given to the communication unit 24 or the execution unit 26 according to the condition signal and the value of the signal from the unit selection terminal 28 are included. Note that an inverter 34 is interposed between the unit selection terminal 28 and one input terminal of the AND gate 32, and only one of the AND gates 30 and 32 generates an initialization signal. . Therefore, each element processor PE
In 11-PEnm, the initialization operation of the communication unit 24 is performed only when the signal from the unit selection terminal 28 is inactive and the row condition signal from the row terminal 16 and the column condition signal from the column terminal 18 are both active. Is performed. On the other hand, the initialization operation of execution unit 26 is performed only when the signal from unit selection terminal 28 is active and both the row condition signal and the column condition signal are active.
【００１６】この図３に示すネットワーク２２上におい
ても、各要素プロセサＰＥ１１−ＰＥｎｍは上述の実施
例と同様トーラスメッシュネットワークとして構成さ
れ、行方向の要素プロセサは行方向通信線ＲＣ１−ＲＣ
ｍによって通信ポートＢおよびＤを接続することによっ
て互いに循環的に結合され、列方向の要素プロセサは列
方向通信線ＣＣ１−ＣＣｎによって通信ポートＡおよび
Ｃを接続することによって互いに循環的に結合される。
また、第１行から第ｍ行までの要素プロセサ群の行端子
１６には、それぞれ行条件信号線Ｌ１−Ｌｍが接続さ
れ、第１列から第ｎ列までの要素プロセサ群の列端子１
８には、それぞれ列条件信号線Ｓ１−Ｓｎが接続され
る。さらに、全要素プロセサＰＥ１１−ＰＥｎｍのユニ
ット選択端子２８には回路選択線３６が接続される。Also on the network 22 shown in FIG. 3, each of the element processors PE11-PEnm is configured as a torus mesh network as in the above-described embodiment, and the element processors in the row direction are line communication lines RC1-RC.
m to connect the communication ports B and D cyclically to each other, and the column-wise element processors to connect cyclically to each other by connecting the communication ports A and C by the column-wise communication lines CC1-CCn. .
Row condition signal lines L1-Lm are connected to the row terminals 16 of the element processors in the first to m-th rows, respectively, and the column terminals 1 of the element processors in the first to n-th columns are connected.
8 are connected to column condition signal lines S1-Sn, respectively. Further, a circuit selection line 36 is connected to the unit selection terminals 28 of all the element processors PE11 to PEnm.
【００１７】この図３の実施例の並列処理計算機１０´
では、全要素プロセサＰＥ１１−ＰＥｎｍのうちの任意
の単一の要素プロセサまたは任意の要素プロセサ群につ
いて、その通信ユニット２４または実行ユニット２６を
独立して初期化することができる。たとえば、ユニット
選択端子２８にインアクティブの信号を与え、全ての行
条件信号線Ｌ１−Ｌｍおよび列条件信号線Ｓ１−Ｓｎを
アクティブにすることによって、全ての要素プロセサＰ
Ｅ１１−ＰＥｎｍの通信ユニット２４のみを初期化する
ことができる。また、ユニット選択端子２８にハイレベ
ルの信号を与え、行条件信号線Ｌ１−Ｌｍおよび列条件
信号線Ｓ１−Ｓｎのうち、複数の行と複数の列とを適当
に選択しこれらの行条件信号線および列条件信号線を同
時にアクティブにすることで、該当する矩形領域に含ま
れる要素プロセサ群の実行ユニット２６のみを初期化す
ることができる。The parallel processing computer 10 'of the embodiment shown in FIG.
In, the communication unit 24 or the execution unit 26 can be independently initialized for any single element processor or any element processor group among all the element processors PE11 to PEnm. For example, by applying an inactive signal to the unit selection terminal 28 and activating all the row condition signal lines L1-Lm and the column condition signal lines S1-Sn, all the element processors P
Only the communication unit 24 of E11-PEnm can be initialized. A high-level signal is applied to the unit selection terminal 28, and a plurality of rows and a plurality of columns are appropriately selected from the row condition signal lines L1-Lm and the column condition signal lines S1-Sn, and these row condition signals are selected. By simultaneously activating the line and the column condition signal line, it is possible to initialize only the execution unit 26 of the element processor group included in the corresponding rectangular area.
【００１８】このようにして、ｍ本の行条件信号線Ｌ１
−Ｌｍおよびｎ本の列条件信号線Ｓ１−Ｓｎに、１本の
回路選択線３６を加えた合計（ｍ＋ｎ＋１）本の少ない
制御線で、上述のように、各要素プロセサの各ユニット
を個別に初期化できる。なお、図３の実施例では、要素
プロセサに含まれる部分回路として、通信ユニット２４
と実行ユニット２６との２個だけであるので、回路選択
線３６は１本で足りた。しかし、部分回路２k 個含まれ
ているときには、回路選択線３６はｋ本必要になり、合
計（ｍ＋ｎ＋ｋ）本の制御線が必要になる。この場合で
も、従来より大幅に制御線数が減少することはいうまで
もない。Thus, the m row condition signal lines L1
-Lm and n column condition signal lines S1-Sn and one circuit selection line 36 plus a total of (m + n + 1) control lines, and as described above, each unit of each element processor is individually Can be initialized. In the embodiment of FIG. 3, the communication unit 24 is used as a partial circuit included in the element processor.
And the execution unit 26, only one circuit selection line 36 was sufficient. However, when 2 k partial circuits are included, k circuit selection lines 36 are required, and a total of (m + n + k) control lines are required. Even in this case, it goes without saying that the number of control lines is greatly reduced as compared with the related art.
【００１９】また、上述の実施例では、要素プロセサや
部分回路（ユニット）を初期化状態に設定する場合につ
いて述べたが、この発明は、休止状態などの任意の特定
の状態に設定する場合にも適用できる。In the above-described embodiment, the case where the element processors and the partial circuits (units) are set to the initialization state has been described. Can also be applied.
【図１】この発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】図１の実施例で用いられる要素プロセサを示す
回路図である。FIG. 2 is a circuit diagram showing an element processor used in the embodiment of FIG.
【図３】この発明の他の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing another embodiment of the present invention.
【図４】図３の実施例で用いられる要素プロセサを示す
回路図である。FIG. 4 is a circuit diagram showing an element processor used in the embodiment of FIG.
１０，１０´ …並列処理計算機 １４ …通信・実行ユニット ２０，３０，３２ …アンドゲート ２４ …通信ユニット ２６ …実行ユニット ３４ …インバータ ３６ …回路選択線 Ｌ１〜Ｌｍ …行条件信号線 Ｓ１〜Ｓｎ …列条件信号線 10, 10 '... parallel processing computer 14 ... communication / execution unit 20, 30, 32 ... AND gate 24 ... communication unit 26 ... execution unit 34 ... inverter 36 ... circuit selection line L1 to Lm ... row condition signal line S1 to Sn ... Column condition signal line
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−123069（ＪＰ，Ａ) 特開 平２−89289（ＪＰ，Ａ) 並列処理シンポジウムＪＳＰＰ89論文 集、（1989−２−２）ｐｐ．275−280 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-56-126969 (JP, A) JP-A-2-89289 (JP, A) Parallel Processing Symposium JSPP89 Transactions, (1989-2-2) pp. 275-280
Claims (5)
通信が可能に構成されてなる複数の要素プロセサが結合
された並列処理計算機であって、 前記複数の要素プロセサの一部を含む第１群の要素プロ
セサに対して共通の第１の条件信号線、前記第１群の要
素プロセサに含まれる少なくとも１つの要素プロセサを
含む第２群の要素プロセサに対して共通の第２の条件信
号線、および前記第１および第２の条件信号線の信号に
応じて、該当の要素プロセサに該要素プロセサの少なく
とも一部を初期化状態又は休止状態に設定するための制
御信号を与える信号付与手段を備え、 前記第１の条件信号線と第２の条件信号線との合計数が
前記複数の要素プロセサの数より小さく、 且つ、信号が伝送されるべき第１および第２の条件信号
線を選択することにより、前記複数の要素プロセサのう
ち少なくとも所定の単一の要素プロセサの少なくとも一
部を初期化状態又は休止状態にせしめ、 前記要素プロセサは複数の部分回路を含み、 全ての前記要素プロセサに共通の回路選択線をさらに備
え、 前記信号付与手段は前記回路選択線からの信号によって
該当の要素プロセサの該当の部分回路を指定する手段を
備えることを特徴とする並列処理計算機。1. A parallel processing computer in which a plurality of element processors configured to enable data communication between element processors by a communication line are coupled, wherein a first group of a plurality of element processors includes a part of the plurality of element processors. A first condition signal line common to the element processors, a second condition signal line common to a second group of element processors including at least one element processor included in the first group of element processors, and Signal providing means for providing a control signal for setting at least a part of the element processor to an initialization state or a halt state to the corresponding element processor in accordance with a signal of the first and second condition signal lines; Selecting the first and second condition signal lines to be transmitted, wherein the total number of the first condition signal lines and the second condition signal lines is smaller than the number of the plurality of element processors; And causing at least a part of at least a predetermined single element processor of the plurality of element processors to be in an initialization state or a sleep state. The element processor includes a plurality of partial circuits, and is common to all of the element processors. A parallel processing computer, further comprising: a circuit selection line, wherein the signal providing means includes means for specifying a corresponding partial circuit of a corresponding element processor by a signal from the circuit selection line.
通信が可能に構成されてなる複数の要素プロセサが総合
された並列処理計算機であって、 前記複数の要素プロセサはｍ行×ｎ列の行列状に配置さ
れ、 各行方向の前記要素プロセサに行条件信号を与えるｍ本
の行条件信号線と、 各列方向の前記要素プロセサに列条件信号を与えるｎ本
の列条件信号線と、 前記要素プロセサへ与えられる前記行条件信号線からの
前記行条件信号と前記列条件信号線からの前記列条件信
号とが特定の条件を満たしたときに、この該当の要素プ
ロセサに該要素プロセサの少なくとも一部を初期化状態
又は休止状態に設定するための制御信号を与える信号付
与手段を備え、 前記行条件信号線と前記列条件信号線との合計数である
ｍ＋ｎが前記複数の要素プロセサの数であるｍ×ｎより
小さく、 且つ、前記ｍ本の行条件信号線のうち行条件信号を転送
すべき行条件信号線を選択すると共に、前記ｎ本の列条
件信号線のうち列条件信号を伝送すべき列条件信号線を
選択することにより、前記複数の要素プロセサのうちの
少なくとも所定の単一の要素プロセサの少なくとも一部
を初期状態又は休止状態にせしめ、 前記要素プロセサは複数の部分回路を含み、 全ての前記要素プロセサに共通の回路選択線をさらに備
え、 前記信号付与手段は前記回路選択線からの信号によって
該当の要素プロセサの該当の部分回路を指定する手段を
備えることを特徴とする並列処理計算機。2. A parallel processing computer in which a plurality of element processors configured to enable data communication between element processors by a communication line are integrated, wherein the plurality of element processors are arranged in a matrix of m rows × n columns. M row condition signal lines for providing a row condition signal to the element processors in each row direction; n column condition signal lines for providing a column condition signal to the element processors in each column direction; When the row condition signal from the row condition signal line and the column condition signal from the column condition signal line satisfy a specific condition, at least a part of the element processor is added to the corresponding element processor. Signal providing means for providing a control signal for setting the plurality of element processors to the initialization state or the halt state, wherein the total number of the row condition signal lines and the column condition signal lines is m + n. A row condition signal line to which a row condition signal is to be transferred from among the m row condition signal lines, and a column condition signal among the n column condition signal lines. Selecting a column condition signal line to be transmitted, causing at least a part of at least a predetermined single element processor of the plurality of element processors to be in an initial state or a halt state; And a circuit selection line common to all of the element processors, and the signal providing means includes means for designating a corresponding partial circuit of the corresponding element processor by a signal from the circuit selection line. And a parallel processing computer.
通信ユニット及び実行ユニットを含むことを特徴とする
請求項１、又は２に記載の並列処理計算機。3. The parallel processing computer according to claim 1, wherein the element processor includes a communication unit and an execution unit as partial circuits.
態にした要素プロセサは、該当する矩形領域に含まれる
要素プロセサ群を構成することを特徴とする請求項１乃
至請求項３の少なくともいずれか１項に記載の並列処理
計算機。4. The element processor of which at least a part is in an initialized state or a halt state constitutes a group of element processors included in a corresponding rectangular area. Item 2. The parallel processing computer according to item 1.
通信が可能に構成されてなる複数の要素プロセサが結合
された並列処理計算機であって、 前記複数の要素プロセサの一部を含む第１群の要素プロ
セサに対して共通の第１の条件信号線、前記第１群の要
素プロセサに含まれる少なくとも１つの要素プロセサを
含む第２群の要素プロセサに対して共通の第２の条件信
号線、および前記第１および第２の条件信号線の信号に
応じて、該当の要素プロセサに該要素プロセサの少なく
とも一部を初期化状態又は休止状態に設定するための制
御信号を与える信号付与手段を備え、 前記第１の条件信号線と第２の条件信号線との合計数が
前記複数の要素プロセサの数より小さく、 且つ、信号が伝送されるべき第１および第２の条件信号
線を選択することにより、前記複数の要素プロセサのう
ち少なくとも所定の単一の要素プロセサの少なくとも一
部を初期化状態又は休止状態にせしめ、 少なくとも一部を初期化状態又は休止状態にした要素プ
ロセサは、該当する矩形領域に含まれる要素プロセサ群
を構成することを特徴とする並列処理計算機。5. A parallel processing computer in which a plurality of element processors configured to enable data communication between element processors by a communication line are connected, wherein a first group of the first group including a part of the plurality of element processors is provided. A first condition signal line common to the element processors, a second condition signal line common to a second group of element processors including at least one element processor included in the first group of element processors, and Signal providing means for providing a control signal for setting at least a part of the element processor to an initialization state or a halt state to the corresponding element processor in accordance with a signal of the first and second condition signal lines; Selecting the first and second condition signal lines to be transmitted, wherein the total number of the first condition signal lines and the second condition signal lines is smaller than the number of the plurality of element processors; With this, at least a part of at least a predetermined single element processor among the plurality of element processors is caused to be in an initialized state or a dormant state, and the element processor in which at least a part thereof is in an initialized state or a dormant state is applicable. A parallel processing computer comprising a group of element processors included in a rectangular area.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03286078A JP3133426B2 (en) | 1991-10-31 | 1991-10-31 | Parallel processing computer |
| US07/907,926 US5689719A (en) | 1991-06-28 | 1992-06-29 | Parallel computer system including processing elements |
| US08/848,825 US5898881A (en) | 1991-06-28 | 1997-05-01 | Parallel computer system with error status signal and data-driven processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03286078A JP3133426B2 (en) | 1991-10-31 | 1991-10-31 | Parallel processing computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127899A JPH05127899A (en) | 1993-05-25 |
| JP3133426B2 true JP3133426B2 (en) | 2001-02-05 |
Family
ID=17699662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03286078A Expired - Fee Related JP3133426B2 (en) | 1991-06-28 | 1991-10-31 | Parallel processing computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3133426B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101926012B1 (en) * | 2017-11-10 | 2018-12-06 | 오학서 | Method for RF Initialization Setting of Overhead Hoist Transport in Automated Material Handling System |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042516B2 (en) * | 1980-03-04 | 1985-09-24 | 日本電信電話株式会社 | data processing equipment |
-
1991
- 1991-10-31 JP JP03286078A patent/JP3133426B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 並列処理シンポジウムＪＳＰＰ８９論文集、（１９８９−２−２）ｐｐ．２７５−２８０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05127899A (en) | 1993-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6487651B1 (en) | MIMD arrangement of SIMD machines | |
| US20090055624A1 (en) | Control of processing elements in parallel processors | |
| JP3987783B2 (en) | Array type processor | |
| JPH07253954A (en) | Parallel computer | |
| US20100070738A1 (en) | Flexible results pipeline for processing element | |
| KR100288170B1 (en) | Data processor with a compute unit that shares a set of register files | |
| JP3987784B2 (en) | Array type processor | |
| US20040078093A1 (en) | Array-type processor | |
| JP3133426B2 (en) | Parallel processing computer | |
| JPH0731613B2 (en) | Diagnostic control device | |
| EP0357342A1 (en) | Processor array system | |
| JP3532102B2 (en) | Indirect rotator graph network and transmission path setting method in indirect rotator graph network | |
| JP3987805B2 (en) | Array type processor | |
| Ray | CYBERPLUS, a High Performance Parallel Processing System | |
| JPH07104840B2 (en) | Backup method for distributed system | |
| JPS6316781B2 (en) | ||
| JPH01180350A (en) | Printing system | |
| JPH03189883A (en) | Lsi configuration system for parallel computer | |
| JPS6148033A (en) | Memory address control circuit for table arithmetic | |
| JPH06290283A (en) | Parallel data processor | |
| JPH05244213A (en) | Signal supplying system | |
| JPH06266475A (en) | Reset device | |
| JPS6344235A (en) | Data processor | |
| JPH04274547A (en) | Data transfer system | |
| JPH03102585A (en) | Connection system for parallel computer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |