JP3132111B2 - Method of manufacturing semiconductor device and polish pad used for the same - Google Patents
Method of manufacturing semiconductor device and polish pad used for the sameInfo
- Publication number
- JP3132111B2 JP3132111B2 JP34027091A JP34027091A JP3132111B2 JP 3132111 B2 JP3132111 B2 JP 3132111B2 JP 34027091 A JP34027091 A JP 34027091A JP 34027091 A JP34027091 A JP 34027091A JP 3132111 B2 JP3132111 B2 JP 3132111B2
- Authority
- JP
- Japan
- Prior art keywords
- polishing
- pad
- resin
- resins
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
及びこれに用いるポリッシュパッドに関する。特に、ポ
リッシュによる平坦化工程を含む半導体装置の製造方
法、及びこれに用いるポリッシュパッドに関する。本発
明は、例えばトレンチアイソレーションの形成等、溝の
埋め込み平坦化を行って半導体装置を得る場合の、ポリ
ッシュによる埋め込み平坦化を良好に行う場合の該半導
体装置の製造方法及びこれに用いるポリッシュパッドと
して好適に利用できる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device.
And a polished pad used for the same. In particular, the present invention relates to a semiconductor device manufacturing method including a polishing flattening step , and a polishing pad used for the method. The present invention is, for example, formed like a trench isolation in the case of obtaining a semiconductor device of embedding planarization of the trench, semiconductive when performed satisfactorily planarized buried by polished
Body device manufacturing method, and polished pad used therefor
It can be suitably used.
【０００２】[0002]
【従来の技術及びその問題点】ポリッシュ技術の適用分
野は広く、例えば半導体装置の製造の際に半導体基板等
の基体（例えば図１に示すような基体１１）上に生じた
凹凸を平坦化するために利用することができる（例え
ば、特開昭６０−３９８３５号参照）。2. Description of the Related Art The polishing technique is widely applied to, for example, flattening irregularities generated on a substrate such as a semiconductor substrate (for example, a substrate 11 shown in FIG. 1) in the manufacture of a semiconductor device. (See, for example, JP-A-60-39835).
【０００３】一方、半導体装置の分野ではデバイスの大
容量化が進んでおり、チップ面積をなるべく小さくして
大容量化を図るための各種技術が開発されていて、例え
ばそのために、多層配線技術が重要なものとなってい
る。この多層配線の技術においては、多層配線の段切れ
を防止するため、下地の平坦化が必須である。下地に凹
凸があると、これにより生ずる段差上で配線が切れるい
わゆる段切れが発生するからである。この平坦化を良好
に行うには、初期工程からの平坦化が重要となる。On the other hand, in the field of semiconductor devices, the capacity of devices has been increasing, and various techniques for increasing the capacity by reducing the chip area as much as possible have been developed. It is important. In this multi-layer wiring technology, it is necessary to flatten the base to prevent disconnection of the multi-layer wiring. This is because if the base has irregularities, a so-called step disconnection occurs in which the wiring is cut on the step caused by the unevenness. In order to perform this flattening satisfactorily, the flattening from the initial step is important.
【０００４】このため例えば、平坦なトレンチアイソレ
ーション等が考えられている。トレンチアイソレーショ
ンとは、半導体基板に形成した溝（トレンチ）に絶縁材
を埋め込んで、素子分離を行うものであり、これは微細
に形成されるので有利であるが、溝の埋め込み後は、溝
以外に堆積した埋め込み材料から成る凸状部を除去して
平坦化する必要がある。For this reason, for example, flat trench isolation and the like have been considered. Trench isolation is to perform element isolation by burying an insulating material in a groove (trench) formed in a semiconductor substrate. This is advantageous because it is formed finely. In addition, it is necessary to remove the protruding portion made of the buried material deposited and planarize it.
【０００５】この平坦なトレンチアイソレーションを形
成する手段として、図３に示す方法がある。この方法に
おいては、図３（ａ）に示すように、シリコン等からな
る半導体基板である基体１１上に薄いシリコン酸化膜１
２及び薄いシリコンナイトライド１３を形成した後、レ
ジストプロセスを用いてエッチングにより溝１５を形成
し、その後、熱酸化により、内壁酸化膜１４を形成す
る。As a means for forming this flat trench isolation, there is a method shown in FIG. In this method, as shown in FIG. 3A, a thin silicon oxide film 1 is formed on a substrate 11 which is a semiconductor substrate made of silicon or the like.
After forming the silicon nitride 2 and the thin silicon nitride 13, a groove 15 is formed by etching using a resist process, and then the inner wall oxide film 14 is formed by thermal oxidation.
【０００６】次いで、図３（ｂ）に示すように、有機シ
リコン化合物であるＴＥＯＳのプラズマ反応により酸化
シリコン膜を形成して、層間膜１６とする。Next, as shown in FIG. 3B, a silicon oxide film is formed by a plasma reaction of TEOS, which is an organic silicon compound, to form an interlayer film 16.
【０００７】この後、溝１５の上部にある余分な酸化シ
リコンをポリッシュより除去して、図３（ｃ）の如く平
坦化する。ここではポリッシュストッパ層としてシリコ
ンナイトライドを用いたが、埋め込み材料がＳｉＯ2 で
あればこれよりポリッシュ速度の遅い材料層を用いれば
よいものである。After that, the excess silicon oxide on the upper part of the groove 15 is removed from the polish, and is flattened as shown in FIG. Here, silicon nitride is used as the polish stopper layer. However, if the filling material is SiO 2 , a material layer having a lower polish rate may be used.
【０００８】[0008]
【発明が解決しようとする問題点】しかし、ポリッシュ
の面内均一性を高く確保するために、ポリッシュ手段の
研磨パッドとして硬度の高いパッドを用いた場合には、
ポリッシ面に高い応力が発生する。この結果下地Ｓｉ表
面に熱酸化誘起積層欠陥を誘発し、暗電流の均一性、ラ
イフタイム、キャパシタの緩和時間に悪影響を及ぼすこ
とが報告されている。However, in order to ensure high in-plane uniformity of the polishing, when a high hardness pad is used as a polishing pad of the polishing means,
High stress is generated on the polished surface. As a result, it is reported that thermal oxidation-induced stacking faults are induced on the underlying Si surface, which adversely affects dark current uniformity, lifetime, and relaxation time of the capacitor.
【０００９】この問題を解決すべく、ポリッシュパッド
を二段階に使い分けることによって、被ポリッシュ材で
あるウェハー等にかかる応力を低減する方法を本発明者
は考案した。即ち、第一段階として、均一性良くポリッ
シュできる硬度の高いパッドを用いて、予め、所定の量
より若干少ない量をポリッシュした後、第二段階とし
て、硬度の低いパッドを用いて最終的にポリッシュし平
坦化するものである。ことにより、上記応力低減を達成
できることを見い出した。In order to solve this problem, the present inventor has devised a method of reducing the stress applied to a wafer to be polished by using a polishing pad in two stages. That is, as a first step, using a high-hardness pad that can be polished with good uniformity, a little less than a predetermined amount is polished in advance, and then, as a second step, finally polished using a low-hardness pad. And flatten. As a result, it has been found that the above-mentioned stress reduction can be achieved.
【００１０】しかしこの方法は効果があるものの、ポリ
ッシュ途中でパッド材質を変更する必要があるため、２
以上のパッドを装着したハンドラーが必要であるなど、
装置が複雑となる。[0010] However, although this method is effective, it is necessary to change the pad material during polishing.
If you need a handler with these pads,
The device becomes complicated.
【００１１】従って、容易にパッド硬度を制御して上記
問題を発生させずにポリッシュできる技術が切望されて
いる。Therefore, there is a strong need for a technique that can easily control the pad hardness and polish without causing the above problem.
【００１２】[0012]
【発明の目的】本発明は上記問題点に鑑みてなされたも
ので、本発明の目的は基板の平坦化を行うポリッシュ工
程において、容易な工程で被ポリッシュ面にかかる応力
を低減し、もって下地層に与えるダメージを低減するこ
とにより結晶欠陥等を発生させることなく良好な埋め込
み平坦化を実現できる半導体装置の製造方法を提供する
ことにあり、またかかる半導体装置の製造方法に用いる
ことができるポリッシュパッドを提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to reduce the stress applied to a surface to be polished in an easy step in a polishing step for flattening a substrate. Ri near to provide a method of manufacturing a semiconductor device capable of achieving good without embedding planarization to generate crystal defects by reducing damage to the formation, also used in the method of manufacturing a semiconductor device
Ru near to provide a polishing pad that can be.
【００１３】[0013]
【問題点を解決するための手段】本発明者は上述の目的
を達成するため、鋭意検討した結果、ポリッシュストッ
パ層を有する段差基体上に熱酸化膜を形成する熱酸化膜
形成工程と、前記段差基体上に平坦化絶縁膜を形成する
平坦化絶縁膜形成工程と、異なるガラス転移温度を有す
るとともに互いに相溶しない複数の樹脂を含むポリッシ
ュパッドを用い、該ポリッシュパッドの温度を制御する
ことにより該ポリッシュパッドの硬度を変えながらポリ
ッシュを行い、前記平坦化絶縁膜を平坦化する工程を含
むことを特徴とする半導体装置の製造方法により、上記
目的を達成できることを見い出した。また、異なるガラ
ス転移点を有するとともに、相溶しない樹脂を含むこと
を特徴とする、基板の平坦化工程に供するポリッシュパ
ッドにより、上記目的を達成できることを見い出した。 Since the present inventors [Problems To achieve the] To achieve the above object, a result of intensive studies, and the thermal oxide film forming step of forming a thermal oxide film on the step substrate having a polishing stopper layer, wherein Having a different glass transition temperature than the step of forming a flattening insulating film on a stepped substrate
That contains multiple resins that are incompatible with each other
Using a polishing pad to control the temperature of the polishing pad
Accordingly, it has been found that the above object can be achieved by a method of manufacturing a semiconductor device, which comprises a step of performing polishing while changing the hardness of the polishing pad and flattening the flattening insulating film . Also different gala
The resin must have a transition point and contain incompatible resins
Polishing polish for the substrate flattening process
It has been found that the above-mentioned object can be achieved by using the above-mentioned method.
【００１４】本発明において、段差基体とは、凹部、凸
部、階段状部などを有することにより、段差ができてい
る基体（基板等）をいう。In the present invention, the stepped substrate refers to a substrate (substrate or the like) having a step by having a concave portion, a convex portion, a stepped portion and the like.
【００１５】本発明に係る半導体装置の製造方法は、互
いに相溶しない複数の樹脂を混合するとともに、必要に
応じあらかじめ一方の樹脂を架橋することにより、複数
のガラス転移点を有するものとした樹脂を用いたポリッ
シュパッドによりポリッシュを行う態様で実施できる。
また本発明に係るポリッシュパッドは、互いに相溶しな
い複数の樹脂を含み、必要に応じあらかじめ一方の樹脂
を架橋した後、他方の樹脂を架橋することにより複数の
ガラス転移点を有するものとした態様で実施できる。 [0015] The method of manufacturing a semiconductor device according to the present invention comprises:
Mix multiple resins that are incompatible with each other
By crosslinking one resin beforehand,
Using a resin having a glass transition point of
It can be carried out in a mode in which polishing is performed with a spud .
Further, the polishing pads according to the present invention are incompatible with each other.
Including multiple resins, if necessary
After cross-linking, the other resin is cross-linked to
It can be carried out in an embodiment having a glass transition point.
【００１６】[0016]
【作用】本発明に係る半導体装置の製造方法によれば、
ポリッシュパッドの硬度を変えながらポリッシュを行う
ので、高硬度のパッドを用いつづける場合に比してポリ
ッシュ面に高い応力が発生することを抑制でき、よって
ポリッシュ時に発生する結晶欠陥を低減することができ
る。本発明は、ポリッシュの途中でパッドを変更するよ
うな煩雑さがなく、容易に実施できる。また本発明に係
るポリッシュパッドによれば、異なるガラス転移点を有
するとともに、相溶しない樹脂を含むので、ポリッシュ
パッドの硬度を変えながらポリッシュを行うことがで
き、ポリッシュ面に高い応力が発生することを抑制で
き、よってポリッシュ時に発生する結晶欠陥を低減する
ことができるとともに、ポリッシュの途中でパッドを変
更するような煩雑さなしに、容易に実施できる。 According to the method of manufacturing a semiconductor device according to the present invention,
Since polishing is performed while changing the hardness of the polishing pad, it is possible to suppress the occurrence of high stress on the polished surface as compared with the case where a high-hardness pad is continuously used, and thus it is possible to reduce crystal defects generated during polishing. . The present invention can be easily implemented without the complexity of changing pads during polishing. Also, according to the present invention,
Polish pads have different glass transition points
Polish because it contains incompatible resin
Polishing while changing the hardness of the pad
Control of high stress on the polished surface
To reduce crystal defects that occur during polishing
Change the pad during polishing.
It can be easily implemented without further complications.
【００１７】また、本発明に係る半導体装置の製造方法
及びポリッシュパッドは、互いに相溶しない複数の樹脂
を用い、必要に応じあらかじめ一方の樹脂を架橋するこ
とにより、複数のガラス転移点を有するものにして、容
易に実現できる。 Further, a method of manufacturing a semiconductor device according to the present invention.
And the polishing pad are made of multiple resins that are incompatible with each other.
If necessary, crosslink one resin beforehand.
To have a plurality of glass transition points,
It can be easily realized.
【００１８】本発明により、結晶欠陥を発生することな
く、かつ複雑な装置等を要することなく、良好な平坦化
を達成することが可能となる。According to the present invention, good flattening can be achieved without generating crystal defects and without requiring complicated devices.
Can be achieved .
【００１９】[0019]
【実施例】以下に本発明の具体的な実施例について説明
する。但し当然のことであるが、本発明は以下に示す実
施例により限定されるものではない。DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific embodiments of the present invention will be described below. However, needless to say, the present invention is not limited by the following embodiments.
【００２０】ここで具体的な各例のポリッシュプロセス
の説明に先立ち、まず各実施例で使用したポリッシュ装
置の構成例、及び処理方法について、図２を参照しなが
ら説明する。ここではポリッシュ装置として、枚葉式の
ポリッシ装置をとり上げるが、ウェハー装置の構成や使
用方法の態様については任意であり、特に限定されるも
のではない。Prior to the description of the polishing process of each specific example, first, a configuration example of a polishing apparatus used in each embodiment and a processing method will be described with reference to FIG. Here, a single-wafer type polishing apparatus is taken as the polishing apparatus, but the configuration of the wafer apparatus and the mode of use thereof are arbitrary and are not particularly limited.
【００２１】図２に示すように、被ポリッシュ材である
半導体ウェハー２５は、ウェハー保持試料台（キャリア
ー）２６に真空チャック方式により固定される。一方、
研磨プレート（プラテン）２３上にはパッド２９が固定
されている。スラリー導入管２１からスラリー２２が供
給される。ポリッシ処理中は、上部のウェハー保持試料
台回転軸２７、及び研磨プレート回転軸２４を回転する
ことにより、ウェハー２５の面内のポリッシュの均一性
を確保している。尚、ポリッシュ時のウェハーの押しつ
け圧力については、ウェハー保持試料台（キャリアー）
２６に加える力を制御することにより行う。As shown in FIG. 2, a semiconductor wafer 25 to be polished is fixed to a wafer holding sample table (carrier) 26 by a vacuum chuck method. on the other hand,
A pad 29 is fixed on the polishing plate (platen) 23. A slurry 22 is supplied from a slurry introduction pipe 21. During the polishing process, the uniformity of the in-plane polishing of the wafer 25 is ensured by rotating the upper wafer holding sample stage rotation shaft 27 and the polishing plate rotation shaft 24. In addition, about the pressing pressure of the wafer at the time of polishing, the wafer holding sample table (carrier)
This is done by controlling the force applied to 26.
【００２２】また、研磨プレート（プラテン）２３内に
は、プレートの温度を制御できるようにヒーター２８が
埋設されている。A heater 28 is embedded in the polishing plate (platen) 23 so that the temperature of the plate can be controlled.
【００２３】次にこのポリッシャーを用いた具体的な実
施例について、実際のプロセスを説明する。Next, an actual process of a specific embodiment using the polisher will be described.
【００２４】実施例１ この実施例は、半導体装置の製造に当たってトレンチア
イソレーションの平坦化を行う場合である。図１（ａ）
に示すように、シリコン等からなる半導体基板（基体）
１１上に、薄いシリコン酸化膜１２及びポリッシュスト
ッパ層となる薄いシリコンナイトライド１３を形成した
後、レジストプロセスを用いてエッチングにより溝１５
を形成する。その後、熱酸化により内壁酸化膜１４を形
成して、図１（ａ）のウェハー構造とする。Embodiment 1 This embodiment is directed to a case where trench isolation is flattened in manufacturing a semiconductor device. FIG. 1 (a)
As shown in (1), a semiconductor substrate (substrate) made of silicon or the like
A thin silicon oxide film 12 and a thin silicon nitride 13 serving as a polish stopper layer are formed on the silicon nitride film 11, and then a groove 15 is formed by etching using a resist process.
To form Thereafter, an inner wall oxide film 14 is formed by thermal oxidation to obtain a wafer structure shown in FIG.
【００２５】次いで図１（ｂ）に示したように、平坦化
絶縁膜である層間平坦化膜１６を形成した。層間平坦化
膜１６はここではシリコン有機化合物であるＴＥＯＳを
使用して、これとオゾンとの反応により酸化シリコンを
形成することにより、設けた。このときの酸化シリコン
の形成は、以下の条件で行った。 （酸化シリコンの形成条件） ＴＥＯＳガス流量：１０００ｓｃｃｍ（Ｈｅバブリン
グ） Ｏ3 ガス流量 ：２０００ｓｃｃｍ 圧 力 ：７９８００Ｐａ（６００Ｔｏｒｒ） 温 度 ：３９０℃Next, as shown in FIG. 1B, an interlayer flattening film 16 as a flattening insulating film was formed. The interlayer flattening film 16 is provided here by using TEOS, which is a silicon organic compound, and forming silicon oxide by reacting it with ozone. The formation of silicon oxide at this time was performed under the following conditions. (Formation conditions of silicon oxide) TEOS gas flow rate: 1000 sccm (He bubbling) O 3 gas flow rate: 2000 sccm Pressure: 79800 Pa (600 Torr) Temperature: 390 ° C.
【００２６】次いで、層間平坦化膜１６の余分なＳｉＯ
2 をポリッシュにより除去する。ポリッシュについて
は、以下の条件で行った。 ＳｉＯ2 ポリッシュ条件 研磨プレート２３の回転数 ：３７ｒｐｍ ウェハー保持試料台２６の回転数：１７ｒｐｍ 研磨圧力調整 ：５．５×１０3 Ｐａ スラリー流量 ：２２５ミリリットル
／ｍｉｎ スラリー主成分 シリカ 粒径２０〜３５ｎｍ ＫＯＨ 水Next, extra SiO 2 of the interlayer planarizing film 16 is used.
2 is removed by polishing. Polishing was performed under the following conditions. SiO 2 polishing conditions Number of rotations of polishing plate 23: 37 rpm Number of rotations of wafer holding sample table 26: 17 rpm Polishing pressure adjustment: 5.5 × 10 3 Pa Slurry flow rate: 225 ml / min Main component of slurry Silica Particle size 20 to 35 nm KOH water
【００２７】本実施例に用いたパッドは、相溶しない２
つ以上の樹脂を用いることにより２つ以上のガラス転移
温度を有するようにした樹脂である。２つ以上のガラス
転移温度を有する樹脂は、温度制御を行うことにより、
パッド硬度をポリッシュ中に変えることができる。この
結果、低ダメージ条件でポリッシュすることが可能なら
しめられる。The pad used in the present embodiment is incompatible with the pad 2
A resin having two or more glass transition temperatures by using two or more resins. Resins having two or more glass transition temperatures can be controlled by controlling the temperature.
Pad hardness can be varied during polishing. As a result, it is possible to polish under low damage conditions.
【００２８】相溶しない樹脂としては、ポリ酢酸ビニル
とポリメタクリル酸メチルとを用いることができ、本例
ではこれを体積比で１：１で混合したものを用いた。As the incompatible resin, polyvinyl acetate and polymethyl methacrylate can be used, and in this example, a mixture of these in a volume ratio of 1: 1 was used.
【００２９】本実施例では、ポリッシュパッドを構成す
る樹脂は、ガラス転移温度を、ポリ酢酸ビニルの２８℃
と、ポリメタクリル酸メチルの１１５℃との２つを有す
るので、図１（ｃ）に示した第一ステップのポリッシュ
では２５℃に研磨プレート２４を保持した後、上記した
条件で途中までポリッシュする。次いで研磨プレート２
４を４０℃に加熱した後、ダメージ層が入らないよう
に、余分な酸化シリコン層を最終的にポリッシュし、平
坦化を終了する。これにより、図１（ｄ）の平坦化構造
を得ることができる。In this embodiment, the resin constituting the polishing pad has a glass transition temperature of 28 ° C. of polyvinyl acetate.
In the first step of polishing shown in FIG. 1C, the polishing plate 24 is maintained at 25 ° C. and then polished halfway under the above conditions. . Then polishing plate 2
After heating 4 to 40 ° C., an extra silicon oxide layer is finally polished to prevent a damaged layer from entering, and the planarization is completed. Thereby, the flattened structure shown in FIG. 1D can be obtained.
【００３０】本実施例では、相溶しない樹脂としてポリ
酢酸ビニル、ポリメタクリル酸メチルを用いたが、その
他には、ポリスチレン−スチレン−ブタジエン共重合
体、ポリスチレン−ポリ塩化ビニル、ポリスチレン−ポ
リスチレン−ゴム等が使用できる。In this example, polyvinyl acetate and polymethyl methacrylate were used as incompatible resins, but other resins such as polystyrene-styrene-butadiene copolymer, polystyrene-polyvinyl chloride, and polystyrene-polystyrene-rubber were used. Etc. can be used.
【００３１】また、層間平坦化膜の形成には有機シリコ
ン化合物としてテトラエトキシシランを用いたが、絶縁
膜が形成可能である有機シリコンアルコキシド等に便宜
変更可能である。例えば、ＴＰＯＳ（ｔｅｔｒａ ｐｒ
ｏｐｏｘｙ ｓｉｌａｎｅ）、ＴＭＣＴＳ（ｔｅｔｒａ
ｍｅｔｈｙｌ ｃｙｃｌｏ ｔｅｔｒａ ｓｉｌｏｘ
ａｎｅ）等でも可能である。Although tetraethoxysilane is used as the organic silicon compound for forming the interlayer flattening film, it can be conveniently changed to an organic silicon alkoxide or the like which can form an insulating film. For example, TPOS (tetra pr
opoxy silane), TMCTS (tetra
methyl cyclo tetra silox
ane) is also possible.
【００３２】実施例２ 本実施例は本発明を実施例１と同様な場合に具体化して
実施したものである。本実施例はパッド硬度をポリッシ
ュ中に変える手段として、請求項３の発明を採用し、か
つ特に、予め一方の樹脂を架橋した後、その後に他方の
樹脂を架橋することで２つ以上のガラス転移温度を有す
るようにした樹脂パッドを用いて、ポリッシュを行う構
成としたものである。Embodiment 2 In this embodiment, the present invention is embodied in the same manner as in Embodiment 1, and is implemented. This embodiment employs the invention of claim 3 as a means for changing the pad hardness during polishing, and in particular, after one of the resins is cross-linked in advance, and then the other resin is cross-linked. Polishing is performed using a resin pad having a transition temperature.
【００３３】一方の樹脂Ａとしては、ジオール成分とし
て１，４−ブタジオール、ジカルボン酸としてテレフタ
ル酸を用いて作成したポリオールに、４，４′−メチレ
ンジフェニルジイソシアネートと、鎖長延長剤として
１，４−ブタンジオールを添加して作成したポリウレタ
ン樹脂Ａを用いた。もう一方の樹脂Ｂとしては、ジオー
ル成分としてエチレングリコール、ジカルボン酸として
アジピン酸を用いて作成したポリオールに、４，４′−
メチレンジフェニルジイソシアネートと、鎖長延長剤と
してエチレングリコールとを用いて製造したポリウレタ
ン樹脂Ｂを用いた。更に樹脂Ｂの末端のイソシアネート
基をアクリル酸で変性することで、紫外線及び電子線で
架橋可能にした。On the other hand, as resin A, polyol prepared using 1,4-butadiol as a diol component and terephthalic acid as a dicarboxylic acid, 4,4'-methylenediphenyl diisocyanate, and 1,4 -A polyurethane resin A prepared by adding butanediol was used. The other resin B is a polyol prepared using ethylene glycol as a diol component and adipic acid as a dicarboxylic acid, and 4,4'-
Polyurethane resin B produced using methylene diphenyl diisocyanate and ethylene glycol as a chain extender was used. Further, by modifying the terminal isocyanate group of the resin B with acrylic acid, the resin B can be crosslinked by ultraviolet rays and electron beams.
【００３４】前述の２つの樹脂に樹脂Ａが架橋できるよ
うに、グリセリンとトリレンジイソシアネート等を反応
させた３官能以上のトリイソシアネートを添加し、６０
℃で２４時間加熱することにより樹脂Ａを架橋した後、
紫外線を照射することにより、樹脂Ｂを架橋させた。A tri- or more-functional triisocyanate obtained by reacting glycerin with tolylene diisocyanate is added so that the resin A can be crosslinked with the above two resins,
After crosslinking the resin A by heating at 24 ° C. for 24 hours,
The resin B was crosslinked by irradiating ultraviolet rays.
【００３５】樹脂Ｂについてはガラス転移温度が３０℃
程度であるため、一方の樹脂が架橋した後でも紫外線の
照射を用いて短時間で架橋反応を終了することができ
る。The resin B has a glass transition temperature of 30 ° C.
Therefore, even after one of the resins is cross-linked, the cross-linking reaction can be completed in a short time using the irradiation of ultraviolet rays.
【００３６】本実施例では第一ステップでは２５℃に研
磨プレート２３を保持した後、上記した条件でポリッシ
ュした後、次いで研磨プレート２３を５０℃に加熱し、
その後ダメージ層を除去する目的で余分な酸化シリコン
層を除去し、図１（ｄ）に示した構造にして平坦化が終
了する。In this embodiment, in the first step, the polishing plate 23 is held at 25 ° C., polished under the above conditions, and then the polishing plate 23 is heated to 50 ° C.
Thereafter, an extra silicon oxide layer is removed for the purpose of removing the damaged layer, and the structure shown in FIG.
【００３７】本実施例ではポリウレタン樹脂を用いた
が、本樹脂に限定されるものではなく、熱硬化反応と紫
外線照射等の複数の手段を用いて架橋反応できるもので
あれば、特に限定することなく用いることができる。In this embodiment, a polyurethane resin is used. However, the present invention is not limited to this resin, and any resin may be used as long as a crosslinking reaction can be performed using a plurality of means such as a thermosetting reaction and ultraviolet irradiation. It can be used without.
【００３８】尚、本発明は当然のことながらこれら実施
例に限定されるものではなく、本発明の範囲を逸脱しな
い範囲で構造、条件等は適宜変更可能である。The present invention is, of course, not limited to these embodiments, and the structure, conditions and the like can be appropriately changed without departing from the scope of the present invention.
【００３９】[0039]
【発明の効果】上述したように、本発明によれば、特に
複雑な装置等を必要とすることなく、基板の平坦化を行
うポリッシュ工程において、被ポリッシュ面にかかる応
力を低減し、もって下地層に与えるダメージを低減する
ことにより結晶欠陥等を発生させることなく良好な平坦
化を実現できる半導体装置の製造方法、及びこれに用い
るポリッシュパッドを提供することができる。As described above, according to the present invention, the stress applied to the surface to be polished in the polishing step for flattening the substrate is not required particularly with a complicated device. Good flatness without crystal defects, etc. by reducing the damage to the underlying layer
Method of manufacturing a semiconductor device capable of realizing a reduction, and used to
Polishing pad can be provided.
【図−１】実施例１の工程を順に断面図で示すものであ
る。FIG. 1 is a cross-sectional view showing the steps of Example 1 in order.
【図−２】ポリッシュ装置の構成を示す概略図である。FIG. 2 is a schematic diagram showing a configuration of a polishing apparatus.
【図−３】従来技術を説明する概略断面図である。FIG. 3 is a schematic cross-sectional view illustrating a conventional technique.
１１ 段差基体（段差を有する半導体基板） １３ ポリッシュストッパ層（シリコンナイトライ
ド） １４ 熱酸化膜（内壁酸化膜） １５ 溝 １６ 平坦化絶縁膜（溝の埋め込み材料である層間
平坦化膜） ２９ 研磨パッドReference Signs List 11 step substrate (semiconductor substrate having step) 13 polish stopper layer (silicon nitride) 14 thermal oxide film (inner wall oxide film) 15 groove 16 flattening insulating film (interlayer flattening film as filling material of groove) 29 polishing pad
Claims (4)
に熱酸化膜を形成する熱酸化膜形成工程と、前記段差 基体上に平坦化絶縁膜を形成する平坦化絶縁膜
形成工程と、異なるガラス転移温度を有するとともに互いに相溶しな
い複数の樹脂を含むポリッシュパッドを用い、該ポリッ
シュパッドの温度を制御することにより該 ポリッシュパ
ッドの硬度を変えながらポリッシュを行い、前記平坦化
絶縁膜を平坦化する工程を含むことを特徴とする半導体
装置の製造方法。1. A and the thermal oxide film forming step of forming a thermal oxide film on the step substrate having a polishing stopper layer, and the planarization insulating film forming step of forming a planarization insulating film on the stepped substrate, different glass transition Have temperature and are mutually compatible
Using a polished pad containing multiple resins
Polishing is performed while changing the hardness of the polishing pad by controlling the temperature of the polishing pad .
A method for manufacturing a semiconductor device, comprising a step of flattening an insulating film .
ともに、必要に応じあらかじめ一方の樹脂を架橋するこ
とにより、複数のガラス転移点を有するものとした樹脂
を用いることを特徴とする請求項１に記載の半導体装置
の製造方法。2. A method in which a plurality of resins which are incompatible with each other are mixed , and one of the resins is cross-linked in advance if necessary .
The method according to claim 1, wherein a resin having a plurality of glass transition points is used.
溶しない樹脂を含むことを特徴とする、基板の平坦化工
程に供するポリッシュパッド。 3. It has a different glass transition point and a phase
Substrate flattening process characterized by containing insoluble resin
Polish pad to serve.
に応じあらかじめ一方の樹脂を架橋した後、他方の樹脂
を架橋することにより複数のガラス転移点を有するもの
としたことを特徴とする請求項３に記載の基板の平坦化
工程に供するポリッシュパッド。 4. It contains a plurality of resins which are incompatible with each other, and
After crosslinking one resin in advance according to
Having multiple glass transition points by crosslinking
The flattening of the substrate according to claim 3, wherein
Polish pad for the process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34027091A JP3132111B2 (en) | 1991-11-29 | 1991-11-29 | Method of manufacturing semiconductor device and polish pad used for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34027091A JP3132111B2 (en) | 1991-11-29 | 1991-11-29 | Method of manufacturing semiconductor device and polish pad used for the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142432A JPH07142432A (en) | 1995-06-02 |
| JP3132111B2 true JP3132111B2 (en) | 2001-02-05 |
Family
ID=18335337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34027091A Expired - Fee Related JP3132111B2 (en) | 1991-11-29 | 1991-11-29 | Method of manufacturing semiconductor device and polish pad used for the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132111B2 (en) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006087A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Method for manufacturing trench isolation oxide film of semiconductor device |
| WO1998011601A1 (en) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| US5968843A (en) * | 1996-12-18 | 1999-10-19 | Advanced Micro Devices, Inc. | Method of planarizing a semiconductor topography using multiple polish pads |
| KR100242385B1 (en) * | 1997-07-16 | 2000-03-02 | 김영환 | Method of forming an element isolation region in a semiconductor device |
| US6435942B1 (en) * | 1999-02-11 | 2002-08-20 | Applied Materials, Inc. | Chemical mechanical polishing processes and components |
| JP4580488B2 (en) * | 1999-12-15 | 2010-11-10 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
| JP2001237205A (en) | 2000-02-24 | 2001-08-31 | Sumitomo Metal Ind Ltd | Chemical mechanical polishing device, damascene wiring forming device and method therefor |
| KR100905266B1 (en) * | 2000-12-01 | 2009-06-29 | 도요 고무 고교 가부시키가이샤 | Polishing pad |
| JP4623819B2 (en) | 2000-12-12 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
| JP2002217141A (en) * | 2001-01-15 | 2002-08-02 | Nikon Corp | Polishing method, polishing apparatus, manufacturing method of semiconductor device and semiconductor device |
| KR100614773B1 (en) | 2004-12-28 | 2006-08-22 | 삼성전자주식회사 | Method for chemical mechanical polishing |
| US7371160B1 (en) * | 2006-12-21 | 2008-05-13 | Rohm And Haas Electronic Materials Cmp Holdings Inc. | Elastomer-modified chemical mechanical polishing pad |
| JP5248152B2 (en) * | 2008-03-12 | 2013-07-31 | 東洋ゴム工業株式会社 | Polishing pad |
| JP2012148376A (en) * | 2011-01-20 | 2012-08-09 | Ebara Corp | Polishing method and polishing apparatus |
| JP6338946B2 (en) * | 2014-06-30 | 2018-06-06 | 東芝メモリ株式会社 | Polishing apparatus and polishing method |
| US10191215B2 (en) | 2015-05-05 | 2019-01-29 | Ecole Polytechnique Federale De Lausanne (Epfl) | Waveguide fabrication method |
-
1991
- 1991-11-29 JP JP34027091A patent/JP3132111B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142432A (en) | 1995-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3132111B2 (en) | Method of manufacturing semiconductor device and polish pad used for the same | |
| KR100434929B1 (en) | Method for forming a continuous planarizing substrate surface without voids | |
| US6051477A (en) | Method of fabricating semiconductor device | |
| US6726529B2 (en) | Low temperature chemical mechanical polishing of dielectric materials | |
| EP0926715B1 (en) | Chemical mechanical polishing for isolation dielectric planarization | |
| JP2000301454A (en) | Chemical-mechanical polishing process and constituting element thereof | |
| JP2000058637A (en) | Forming method of shallow trench insulating structure to semiconductor substrate | |
| US6461226B1 (en) | Chemical mechanical polishing of a metal layer using a composite polishing pad | |
| JPH10125881A (en) | Laminated soi substrate, its forming method and mos transistor formed on the substrate | |
| JPH0845882A (en) | Manufacture of semiconductor device | |
| JPH07223160A (en) | Polishing device, and polishing method using the same | |
| JPH0950974A (en) | Polishing cloth and manufacture of semiconductor device | |
| US6475917B1 (en) | Method to reduce the metal TiN ARC damage in etching back process | |
| JP3161425B2 (en) | Method of forming STI | |
| JP3636887B2 (en) | Method for planarizing a semiconductor substrate | |
| EP0853814B1 (en) | An efficient and economical method of planarization of multilevel metallization structures in integrated circuits using cmp | |
| JP3355668B2 (en) | Substrate polishing method and substrate holder | |
| JPH0811050A (en) | Abrasive cloth and manufacture of semiconductor device using this abrasive cloth | |
| KR0177396B1 (en) | Flattening method of semiconductor device | |
| US6030892A (en) | Method of preventing overpolishing in a chemical-mechanical polishing operation | |
| JP2000252354A (en) | Production of substrate having buried insulation film | |
| JP2000349148A (en) | Manufacture of substrate having semiconductor layer | |
| JPH08111395A (en) | Formation of flattened insulating film | |
| JPH08181134A (en) | Flattening and manufacture of semiconductor device | |
| KR100511903B1 (en) | Method of manufacturing SOI substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071124 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091124 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |