JPH08181134A - Flattening and manufacture of semiconductor device - Google Patents
Flattening and manufacture of semiconductor deviceInfo
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- JPH08181134A JPH08181134A JP31850794A JP31850794A JPH08181134A JP H08181134 A JPH08181134 A JP H08181134A JP 31850794 A JP31850794 A JP 31850794A JP 31850794 A JP31850794 A JP 31850794A JP H08181134 A JPH08181134 A JP H08181134A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、平坦化方法及び半導体
装置の製造方法に関する。本発明は、各種の平坦化の場
合、及び各種の半導体装置の製造について適用できる
が、特に好適には、微細化・集積化した半導体装置の分
野で利用することができる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planarization method and a semiconductor device manufacturing method. INDUSTRIAL APPLICABILITY The present invention can be applied to various planarizations and manufacturing of various semiconductor devices, but can be particularly preferably used in the field of miniaturized and integrated semiconductor devices.
【０００２】[0002]
【従来技術及びその問題点】例えば半導体装置の分野で
は、半導体集積回路等の微細化にともない、その製造プ
ロセスにおけるフォトリソグラフィーの焦点深度が低下
している。2. Description of the Related Art In the field of semiconductor devices, for example, with the miniaturization of semiconductor integrated circuits and the like, the depth of focus of photolithography in the manufacturing process thereof is decreasing.
【０００３】このため、基板表面のグローバルな平坦化
がますます重要となっている。このような背景でＣＭＰ
（ケミカルメカニカルポリッシュ）を用いた研磨平坦化
が注目を集めてきた。しかしながら、ＣＭＰにはディッ
シング（Ｄｉｓｈｉｎｇ、「底ずり」などと称されるこ
ともある）という研磨布の弾性により凹部の研磨が進行
する現象があり、このため平坦化に多くの研磨量を必用
とする問題があった。このような問題を解決する方法と
して、バイアスＥＣＲ−ＣＶＤを使用してグローバルな
平坦性を得た後に、ＣＭＰを用いて微小な突起を研磨し
平坦化を行う方法が考案されている。この方法を従来例
の説明図に従い説明する。Therefore, global planarization of the substrate surface is becoming more and more important. CMP with such a background
Polishing and flattening using (chemical mechanical polish) has attracted attention. However, CMP has a phenomenon called dishing (sometimes referred to as “dishing”, which is also referred to as “bottoming”) in which the polishing of recesses progresses due to the elasticity of the polishing cloth, and therefore a large polishing amount is required for planarization. There was a problem to do. As a method for solving such a problem, there has been devised a method in which a bias ECR-CVD is used to obtain global flatness, and then CMP is used to polish and flatten the minute projections. This method will be described with reference to an explanatory view of a conventional example.
【０００４】従来例では、図４のように、従来行われて
いる方法により、平坦なＳｉ基板等の半導体基板５表面
上に配線６が形成されて段差をなしている構造につい
て、次のように平坦化を行っている。In the conventional example, as shown in FIG. 4, the structure in which the wiring 6 is formed on the surface of the semiconductor substrate 5 such as a flat Si substrate to form a step by the conventional method is as follows. Is being flattened.
【０００５】まず、バイアスＥＣＲ−ＣＶＤ法を用いて
図５のようにＳｉ酸化膜７を堆積する。このとき、図５
のように、凸部の堆積量が少なく、かつ、尖った形状と
なるようにバイアス条件を設定する（図７中、尖った形
状の部分を符号７ａで示す）。また、バイアスは、図５
に示すように広い凹部においても微小凸部７ａ周辺とほ
ぼ同等の表面高さを得ることができるように設定する。First, the Si oxide film 7 is deposited as shown in FIG. 5 by using the bias ECR-CVD method. At this time,
As described above, the bias condition is set so that the amount of deposition of the convex portion is small and the shape is sharp (in FIG. 7, the portion having the sharp shape is indicated by reference numeral 7a). The bias is shown in FIG.
As shown in (3), the surface height is set to be almost the same as that around the minute convex portion 7a even in the wide concave portion.
【０００６】次に、基板表面をＣＭＰにより、配線６の
上部の凸部７ａが平坦になるまで研磨する。これにより
図６の平坦化形状を得る。このとき、微小な凸部７ａは
垂直方向の強い研磨応力を受けるために急速に研磨され
平坦になる。従って、少ない研磨量で平坦化できるとと
もに、グローバルな平坦性を確保することができる。Next, the surface of the substrate is polished by CMP until the convex portion 7a above the wiring 6 becomes flat. As a result, the flattened shape shown in FIG. 6 is obtained. At this time, the minute convex portions 7a are rapidly polished and flattened due to the strong vertical polishing stress. Therefore, flattening can be performed with a small amount of polishing, and global flatness can be secured.
【０００７】しかしながら、ＣＭＰによる平坦化は、研
磨速度の不安定性やスクラッチの発生、研磨砥粒が残存
することによる配線の断線等、いくつかの問題を抱えて
いる。また、ＣＭＰによる研磨は例えばＳＯＧによる平
滑化等と比較して、プロセスコストが高くなる問題があ
る。However, the planarization by CMP has some problems such as instability of the polishing rate, generation of scratches, and disconnection of wiring due to polishing abrasive grains remaining. Further, there is a problem that the process cost of polishing by CMP is higher than that of smoothing by SOG, for example.
【０００８】[0008]
【発明の目的】本発明は上記のような問題を解決すべく
創案されたもので、安定に、かつスクラッチや砥粒残存
などの問題なく平坦化を達成できる平坦化方法及び半導
体装置の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention was devised to solve the above problems, and it is a planarization method and a semiconductor device manufacturing method that can achieve planarization in a stable manner and without problems such as scratches or residual abrasive grains. The purpose is to provide.
【０００９】[0009]
【目的を達成するための手段】本出願の請求項１の発明
は、段差を有する下地上にバイアスＥＣＲ−ＣＶＤ法に
より成膜を行い、該バイアスＥＣＲ−ＣＶＤ法により成
膜した膜の凸部が露出しない膜厚でＳＯＧを塗布するこ
とを特徴とする平坦化方法であって、これにより上記目
的を達成するものである。According to the invention of claim 1 of the present application, a film is formed by a bias ECR-CVD method on a base having a step, and a convex portion of the film formed by the bias ECR-CVD method. This is a planarization method characterized in that SOG is applied with a film thickness that does not expose, and thereby achieves the above object.
【００１０】本出願の請求項２の発明は、上記バイアス
ＥＣＲ−ＣＶＤ法による成膜膜厚を、下地の段差以上に
設定することを特徴とする請求項１に記載の平坦化方法
であって、これにより上記目的を達成するものである。The invention according to claim 2 of the present application is the flattening method according to claim 1, characterized in that the film thickness formed by the bias ECR-CVD method is set to be not less than the step difference of the underlayer. This achieves the above-mentioned object.
【００１１】本出願の請求項３の発明は、段差を有する
下地上にバイアスＥＣＲ−ＣＶＤ法により層間絶縁膜を
形成し、該バイアスＥＣＲ−ＣＶＤ法により成膜した層
間絶縁膜の凸部が露出しない膜厚でＳＯＧを塗布して平
坦化を行う工程を備えることを特徴とする半導体装置の
製造方法であって、これにより上記目的を達成するもの
である。According to the invention of claim 3 of the present application, an interlayer insulating film is formed on a base having a step by a bias ECR-CVD method, and a convex portion of the interlayer insulating film formed by the bias ECR-CVD method is exposed. A method of manufacturing a semiconductor device, comprising the step of applying SOG with a film thickness not to perform flattening, thereby achieving the above object.
【００１２】本出願の請求項４の発明は、上記バイアス
ＥＣＲ−ＣＶＤ法による層間絶縁膜の成膜膜厚を、下地
の段差以上に設定することを特徴とする請求項３に記載
の半導体装置の製造方法であって、これにより上記目的
を達成するものである。According to a fourth aspect of the present invention, the semiconductor device according to the third aspect is characterized in that the film thickness of the interlayer insulating film formed by the bias ECR-CVD method is set to be equal to or larger than the step of the base. And a method for producing the above-mentioned object.
【００１３】本発明の構成について、後記詳述する本発
明の一実施例を示す図１ないし図３を参照して説明する
と、次のとおりである。The structure of the present invention will be described below with reference to FIGS. 1 to 3 showing an embodiment of the present invention which will be described later in detail.
【００１４】本発明は、図１に例示するような段差（こ
こでは配線２により段差が形成されている）を有する下
地上にバイアスＥＣＲ−ＣＶＤ法により成膜を行い、こ
れにより図２に例示のような構造を得、次いで図３に例
示するように該バイアスＥＣＲ−ＣＶＤ法により成膜し
た膜３の凸部３ａが露出しない膜厚でＳＯＧ４を塗布し
て、平坦化を行うものである。In the present invention, a film is formed by a bias ECR-CVD method on a base having a step (here, the step is formed by the wiring 2) as illustrated in FIG. Then, as shown in FIG. 3, SOG4 is applied in such a thickness that the convex portion 3a of the film 3 formed by the bias ECR-CVD method is not exposed, and the surface is planarized. .
【００１５】本発明において、ＳＯＧとは、塗布可能で
あり、かつ塗布後に必要に応じ焼成等の処理を行うこと
で平坦化した絶縁材（ＳｉＯ2 等）を得ることのできる
ものを言う。いわゆる有機ＳＯＧ、無機ＳＯＧを任意に
用いることができる。通常、溶剤に溶かすことによって
塗布可能にされている。一般に、シリコンを含み（例え
ばシラノール基の形で含む）、有機溶剤等の溶剤に溶か
して塗布できるものが好ましく用いられる。具体的に
は、シラノールＳｉ（ＯＨ）4 をエチルアルコールＣ2
Ｈ5 ＯＨに溶解して成るもの、オルガノシラノールＲn
Ｓｉ（ＯＨ）4-n（ｎは１〜３）をブチルセルソルブＨ
ＯＣＨ2 ＣＨ2 ＣＨ2 ＯＣ4 Ｈ9 に溶解して成るもの等
を挙げることができる。In the present invention, SOG means a material which can be applied and which can be subjected to a treatment such as baking after application to obtain a flattened insulating material (SiO 2 etc.). So-called organic SOG and inorganic SOG can be arbitrarily used. Usually, it can be applied by dissolving it in a solvent. Generally, a material containing silicon (for example, in the form of a silanol group), which can be applied by being dissolved in a solvent such as an organic solvent, is preferably used. Specifically, silanol Si (OH) 4 is replaced with ethyl alcohol C 2
Dissolved in H 5 OH, organosilanol R n
Butyl cellosolve H with Si (OH) 4-n (n is 1 to 3)
Examples thereof include those dissolved in OCH 2 CH 2 CH 2 OC 4 H 9 .
【００１６】[0016]
【作用】本発明によれば、ＳＯＧを塗布したとき、例え
ば図３に例示したようにＳＯＧ４は微小な凸部３ａを覆
うように形成することにより被平坦化面の全面でほぼ同
様の厚さを得ることができる。よって本発明によれば、
ＣＭＰを用いる必要なしにグローバル平坦化を確保する
ことができ、ＣＭＰを使用し平坦化した場合に比較し、
コストダウンとパーティクルの低下を実現することがで
きる。According to the present invention, when SOG is applied, for example, as shown in FIG. 3, the SOG 4 is formed so as to cover the minute convex portions 3a, so that the entire surface to be flattened has substantially the same thickness. Can be obtained. Therefore, according to the present invention,
Global flattening can be ensured without the need to use CMP, compared to flattening using CMP,
It is possible to realize cost reduction and particle reduction.
【００１７】[0017]
【実施例】以下に本発明の具体的な実施例について説明
する。但し、当然のことではあるが、本発明は以下の実
施例により限定されるものではない。EXAMPLES Specific examples of the present invention will be described below. However, as a matter of course, the present invention is not limited to the following examples.
【００１８】実施例１ この実施例は、本発明を、微細化・集積化した半導体集
積回路装置の製造の場合に具体化したものである。図１
ないし図３を参照する。Embodiment 1 This embodiment embodies the present invention in the case of manufacturing a miniaturized and integrated semiconductor integrated circuit device. FIG.
3 to FIG.
【００１９】本実施例においては、図１に示すような段
差（ここでは配線２により段差が形成されている）を有
する下地上にバイアスＥＣＲ−ＣＶＤ法により成膜を行
い、これにより図２の構造を得、次いで図３に示すよう
に該バイアスＥＣＲ−ＣＶＤ法により堆積した膜３の凸
部３ａが露出しない膜厚でＳＯＧ４を塗布して、平坦化
を行う。In this embodiment, a film is formed by a bias ECR-CVD method on a base having steps (here, the steps are formed by the wiring 2) as shown in FIG. A structure is obtained, and then, as shown in FIG. 3, SOG4 is applied in a thickness such that the convex portion 3a of the film 3 deposited by the bias ECR-CVD method is not exposed, and planarization is performed.
【００２０】特に本実施例では、上記バイアスＥＣＲ−
ＣＶＤ法による成膜膜厚（図示では膜３の厚さ）を、段
差（図示では配線２の高さ）以上に設定する。Particularly in this embodiment, the bias ECR-
The film thickness formed by the CVD method (the thickness of the film 3 in the figure) is set to be equal to or greater than the step (the height of the wiring 2 in the figure).
【００２１】また本実施例は、上記平坦化手段による平
坦化工程を備える構成で、半導体装置を製造するのであ
る。In this embodiment, a semiconductor device is manufactured with a structure including a flattening step by the flattening means.
【００２２】更に詳しくは、本実施例においては、半導
体集積回路の基板表面を平坦化する際、図１に示す如く
配線２を形成することによって基板１表面に段差を形成
した後、バイアスＥＣＲ−ＣＶＤ法により層間絶縁膜３
とするシリコン酸化膜３を堆積し、さらにＳＯＧ４をバ
イアスＥＣＲ−ＣＶＤ法により、堆積した層間絶縁膜３
の凸部が露出しない膜厚だけ塗布することにより平坦化
を行う。More specifically, in this embodiment, when the surface of the substrate of the semiconductor integrated circuit is flattened, a step is formed on the surface of the substrate 1 by forming wiring 2 as shown in FIG. Interlayer insulating film 3 by CVD method
And the SOG 4 is deposited by the bias ECR-CVD method.
The film is flattened by applying a film having a thickness that does not expose the convex portions.
【００２３】この場合、バイアスＥＣＲ−ＣＶＤ法によ
る層間膜の堆積膜厚を段差以上に設定することにより基
板表面の平坦度を高めるようにした。In this case, the flatness of the substrate surface is increased by setting the deposited film thickness of the interlayer film by the bias ECR-CVD method to be not less than the step.
【００２４】即ち、本実施例では、まず、従来例と同
様、図１のように平坦な半導体基板１の表面上に配線２
を形成する。配線層の厚さは、例えば６００ｎｍであ
る。That is, in this embodiment, first, as in the conventional example, the wiring 2 is formed on the surface of the flat semiconductor substrate 1 as shown in FIG.
To form. The thickness of the wiring layer is, for example, 600 nm.
【００２５】その後、図２のようにバイアスＥＣＲ−Ｃ
ＶＤを用いてＳｉ酸化膜３を堆積する。また、バイアス
は広い凹部においても微小凸部３ａの周辺とほぼ同等の
表面高さを得ることができるように設定する。このと
き、Ｓｉ酸化膜３の膜厚は広い凹部において配線層２の
厚さより厚くなるように、例えば８００ｎｍ堆積する。Thereafter, as shown in FIG. 2, the bias ECR-C
The Si oxide film 3 is deposited using VD. Further, the bias is set so that even in a wide concave portion, a surface height almost equal to that of the periphery of the minute convex portion 3a can be obtained. At this time, the Si oxide film 3 is deposited to a thickness of, for example, 800 nm so as to be thicker than the thickness of the wiring layer 2 in the wide recess.
【００２６】堆積条件は例えば、次のとおりである。 膜厚 ８００ｎｍ（フラットウエハ上換算） 温度 ３００℃ ＲＦパワー ２ｋＷ ガス流量 ＳｉＨ4 ／Ｏ2 ＝６０／１２０ｓｃｃｍ 圧力 ７ｍｍｔｏｒｒ バイアス １．０ｋＷThe deposition conditions are, for example, as follows. Film thickness 800 nm (converted on flat wafer) Temperature 300 ° C. RF power 2 kW Gas flow rate SiH 4 / O 2 = 60/120 sccm Pressure 7 mmtorr Bias 1.0 kW
【００２７】次に、図３のようにＳＯＧ４を基板表面に
スピンコートし、Ｓｉ酸化膜３上に、例えば、４００ｎ
ｍ堆積させる。Next, as shown in FIG. 3, SOG4 is spin-coated on the surface of the substrate, and, for example, 400 n is formed on the Si oxide film 3.
m is deposited.
【００２８】図３のように、ＳＯＧをスピンコートした
とき、ＳＯＧ４は微小な凸部３ａを覆うように堆積する
ことにより、ウエハ全面でほぼ同様の厚さを得ることが
できる。As shown in FIG. 3, when SOG is spin-coated, the SOG 4 is deposited so as to cover the minute convex portions 3a, so that a substantially similar thickness can be obtained on the entire surface of the wafer.
【００２９】このため、ＣＭＰを用いずにグローバル平
坦性を確保することができ、ＣＭＰを使用し平坦化した
場合に比較し、コストダウンとパーティクルの低下を実
現することができる。Therefore, global flatness can be ensured without using CMP, and cost reduction and particle reduction can be realized as compared with the case where CMP is used for flattening.
【００３０】[0030]
【発明の効果】上述の如く、本発明の平坦化方法及び半
導体装置の製造方法によれば、安定に、かつスクラッチ
や砥粒残存などの問題なく平坦化を達成できる。As described above, according to the planarization method and semiconductor device manufacturing method of the present invention, it is possible to achieve planarization in a stable manner and without problems such as scratches and residual abrasive grains.
【図１】実施例１の工程を順に断面図で示すものである
（１）。1A to 1C are sectional views showing steps of Example 1 in order (1).
【図２】実施例１の工程を順に断面図で示すものである
（２）。2A to 2C are sectional views showing the steps of Example 1 in order (2).
【図３】実施例１の工程を順に断面図で示すものである
（３）。FIG. 3 is a sectional view showing the steps of Example 1 in order (3).
【図４】従来例の工程を順に断面図で示すものである
（１）。FIG. 4 is a sectional view showing the steps of the conventional example in order (1).
【図５】従来例の工程を順に断面図で示すものである
（２）。FIG. 5 is a sectional view showing the steps of the conventional example in order (2).
【図６】従来例の工程を順に断面図で示すものである
（３）。FIG. 6 is a sectional view showing the steps of the conventional example in order (3).
１ 基板 ２ 配線（段差） ３ Ｓｉ酸化膜（バイアスＥＣＲ−ＣＶＤによる平
坦化膜） ３ａ 凸部 ４ ＳＯＧ1 substrate 2 wiring (step) 3 Si oxide film (planarization film by bias ECR-CVD) 3a convex portion 4 SOG
Claims (4)
ＶＤ法により成膜を行い、 該バイアスＥＣＲ−ＣＶＤ法により成膜した膜の凸部が
露出しない膜厚でＳＯＧを塗布することを特徴とする平
坦化方法。1. A bias ECR-C on a base having a step.
A flattening method, characterized in that a film is formed by a VD method, and SOG is applied in such a thickness that a convex portion of the film formed by the bias ECR-CVD method is not exposed.
膜厚を、下地の段差以上に設定することを特徴とする請
求項１に記載の平坦化方法。2. The flattening method according to claim 1, wherein the film thickness of the film formed by the bias ECR-CVD method is set to be equal to or larger than the step of the base.
ＶＤ法により層間絶縁膜を形成し、 該バイアスＥＣＲ−ＣＶＤ法により成膜した層間絶縁膜
の凸部が露出しない膜厚でＳＯＧを塗布して平坦化を行
う工程を備えることを特徴とする半導体装置の製造方
法。3. A bias ECR-C on a base having steps.
A semiconductor including a step of forming an interlayer insulating film by a VD method and applying SOG to a thickness such that a convex portion of the interlayer insulating film formed by the bias ECR-CVD method is not exposed to perform planarization. Device manufacturing method.
絶縁膜の成膜膜厚を、下地の段差以上に設定することを
特徴とする請求項３に記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 3, wherein the film thickness of the interlayer insulating film formed by the bias ECR-CVD method is set to be equal to or larger than the step of the base.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31850794A JPH08181134A (en) | 1994-12-21 | 1994-12-21 | Flattening and manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31850794A JPH08181134A (en) | 1994-12-21 | 1994-12-21 | Flattening and manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181134A true JPH08181134A (en) | 1996-07-12 |
Family
ID=18099896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31850794A Pending JPH08181134A (en) | 1994-12-21 | 1994-12-21 | Flattening and manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181134A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041505A (en) * | 2004-07-22 | 2006-02-09 | Hynix Semiconductor Inc | Method of forming passivation layer of semiconductor device |
| KR100763675B1 (en) * | 2006-05-24 | 2007-10-04 | 동부일렉트로닉스 주식회사 | Method for polishing inter-metal dielectric layer of the semiconductor device |
-
1994
- 1994-12-21 JP JP31850794A patent/JPH08181134A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041505A (en) * | 2004-07-22 | 2006-02-09 | Hynix Semiconductor Inc | Method of forming passivation layer of semiconductor device |
| KR100763675B1 (en) * | 2006-05-24 | 2007-10-04 | 동부일렉트로닉스 주식회사 | Method for polishing inter-metal dielectric layer of the semiconductor device |
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