JPH07142432A - Fabrication of semiconductor device - Google Patents
Fabrication of semiconductor deviceInfo
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- JPH07142432A JPH07142432A JP34027091A JP34027091A JPH07142432A JP H07142432 A JPH07142432 A JP H07142432A JP 34027091 A JP34027091 A JP 34027091A JP 34027091 A JP34027091 A JP 34027091A JP H07142432 A JPH07142432 A JP H07142432A
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- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、ポリッシュによる平坦化工程を含む半
導体装置の製造方法に関する。本発明は、例えばトレン
チアイソレーションの形成等、溝の埋め込み平坦化を行
って半導体装置を得る場合の、ポリッシュによる埋め込
み平坦化を良好に行うことに好適に利用できる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, the present invention relates to a method for manufacturing a semiconductor device including a flattening step by polishing. INDUSTRIAL APPLICABILITY The present invention can be preferably used for favorably performing the buried flattening by polishing when the semiconductor device is obtained by performing the buried flattening of the groove such as the formation of trench isolation.
【０００２】[0002]
【従来の技術及びその問題点】ポリッシュ技術の適用分
野は広く、例えば半導体装置の製造の際に半導体基板等
の基体（例えば図１に示すような基体１１）上に生じた
凹凸を平坦化するために利用することができる（例え
ば、特開昭６０−３９８３５号参照）。2. Description of the Related Art The field of application of the polishing technique is wide, and for example, unevenness generated on a substrate such as a semiconductor substrate (for example, the substrate 11 shown in FIG. 1) during the manufacture of a semiconductor device is flattened. (See, for example, JP-A-60-39835).
【０００３】一方、半導体装置の分野ではデバイスの大
容量化が進んでおり、チップ面積をなるべく小さくして
大容量化を図るための各種技術が開発されていて、例え
ばそのために、多層配線技術が重要なものとなってい
る。この多層配線の技術においては、多層配線の段切れ
を防止するため、下地の平坦化が必須である。下地に凹
凸があると、これにより生ずる段差上で配線が切れるい
わゆる段切れが発生するからである。この平坦化を良好
に行うには、初期工程からの平坦化が重要となる。On the other hand, in the field of semiconductor devices, the capacity of devices has been increasing, and various techniques have been developed for increasing the capacity by reducing the chip area as much as possible. It has become important. In this multi-layer wiring technique, flattening of the underlayer is essential to prevent disconnection of the multi-layer wiring. This is because if there is unevenness in the base, so-called step disconnection occurs in which the wiring is cut on the step that is generated. In order to perform this flattening satisfactorily, the flattening from the initial step is important.
【０００４】このため例えば、平坦なトレンチアイソレ
ーション等が考えられている。トレンチアイソレーショ
ンとは、半導体基板に形成した溝（トレンチ）に絶縁材
を埋め込んで、素子分離を行うものであり、これは微細
に形成されるので有利であるが、溝の埋め込み後は、溝
以外に堆積した埋め込み材料から成る凸状部を除去して
平坦化する必要がある。Therefore, for example, flat trench isolation has been considered. Trench isolation is a method of burying an insulating material in a groove (trench) formed in a semiconductor substrate for element isolation. This is advantageous because it is formed finely. Besides, it is necessary to remove the convex portion made of the embedded material and flatten it.
【０００５】この平坦なトレンチアイソレーションを形
成する手段として、図３に示す方法がある。この方法に
おいては、図３（ａ）に示すように、シリコン等からな
る半導体基板である基体１１上に薄いシリコン酸化膜１
２及び薄いシリコンナイトライド１３を形成した後、レ
ジストプロセスを用いてエッチングにより溝１５を形成
し、その後、熱酸化により、内壁酸化膜１４を形成す
る。As a means for forming this flat trench isolation, there is a method shown in FIG. In this method, as shown in FIG. 3A, a thin silicon oxide film 1 is formed on a substrate 11 which is a semiconductor substrate made of silicon or the like.
2 and thin silicon nitride 13 are formed, a groove 15 is formed by etching using a resist process, and then an inner wall oxide film 14 is formed by thermal oxidation.
【０００６】次いで、図３（ｂ）に示すように、有機シ
リコン化合物であるＴＥＯＳのプラズマ反応により酸化
シリコン膜を形成して、層間膜１６とする。Next, as shown in FIG. 3B, a silicon oxide film is formed by the plasma reaction of TEOS which is an organic silicon compound to form an interlayer film 16.
【０００７】この後、溝１５の上部にある余分な酸化シ
リコンをポリッシュより除去して、図３（ｃ）の如く平
坦化する。ここではポリッシュストッパ層としてシリコ
ンナイトライドを用いたが、埋め込み材料がＳｉＯ2 で
あればこれよりポリッシュ速度の遅い材料層を用いれば
よいものである。After this, excess silicon oxide on the upper portion of the groove 15 is removed from the polish to flatten it as shown in FIG. 3 (c). Although silicon nitride is used as the polish stopper layer here, if the filling material is SiO 2 , a material layer having a slower polishing rate than this may be used.
【０００８】[0008]
【発明が解決しようとする問題点】しかし、ポリッシュ
の面内均一性を高く確保するために、ポリッシュ手段の
研磨パッドとして硬度の高いパッドを用いた場合には、
ポリッシ面に高い応力が発生する。この結果下地Ｓｉ表
面に熱酸化誘起積層欠陥を誘発し、暗電流の均一性、ラ
イフタイム、キャパシタの緩和時間に悪影響を及ぼすこ
とが報告されている。However, in order to secure high in-plane uniformity of the polishing, when a pad having a high hardness is used as the polishing pad of the polishing means,
High stress is generated on the polish surface. As a result, it has been reported that thermal oxidation-induced stacking faults are induced on the surface of the underlying Si, which adversely affects the uniformity of dark current, lifetime, and relaxation time of capacitors.
【０００９】この問題を解決すべく、ポリッシュパッド
を二段階に使い分けることによって、被ポリッシュ材で
あるウェハー等にかかる応力を低減する方法を本発明者
は考案した。即ち、第一段階として、均一性良くポリッ
シュできる硬度の高いパッドを用いて、予め、所定の量
より若干少ない量をポリッシュした後、第二段階とし
て、硬度の低いパッドを用いて最終的にポリッシュし平
坦化するものである。ことにより、上記応力低減を達成
できることを見い出した。In order to solve this problem, the inventor of the present invention has devised a method of reducing the stress applied to a wafer, which is a material to be polished, by selectively using a polishing pad in two stages. That is, as a first step, a high hardness pad that can be polished with good uniformity is used in advance to polish an amount slightly smaller than a predetermined amount, and then as a second step, a low hardness pad is used to finally polish. And flatten it. Therefore, it was found that the above stress reduction can be achieved.
【００１０】しかしこの方法は効果があるものの、ポリ
ッシュ途中でパッド材質を変更する必要があるため、２
以上のパッドを装着したハンドラーが必要であるなど、
装置が複雑となる。However, although this method is effective, since it is necessary to change the pad material during polishing,
Need a handler with the above pads, etc.
The device becomes complicated.
【００１１】従って、容易にパッド硬度を制御して上記
問題を発生させずにポリッシュできる技術が切望されて
いる。Therefore, there is a strong demand for a technique capable of easily controlling the pad hardness and polishing without causing the above problems.
【００１２】[0012]
【発明の目的】本発明は上記問題点に鑑みてなされたも
ので、本発明の目的は埋め込み平坦化を行うポリッシュ
工程において、容易な工程で被ポリッシュ面にかかる応
力を低減し、もって下地層に与えるダメージを低減する
ことにより結晶欠陥等を発生させることなく良好な埋め
込み平坦化を実現できる半導体装置の製造方法を提供す
ることにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to reduce stress applied to a surface to be polished in an easy process in a polishing process for filling and flattening, and thus to provide an underlayer. It is an object of the present invention to provide a method for manufacturing a semiconductor device, which is capable of realizing excellent buried planarization without causing crystal defects and the like by reducing the damage given to the semiconductor device.
【００１３】[0013]
【問題点を解決するための手段】本発明者は上述の目的
を達成するため、鋭意検討した結果、ポリッシュストッ
パ層を有する段差基体上に、熱酸化膜を形成する熱酸化
膜形成工程と、該基体上に平坦化絶縁膜を形成する平坦
化絶縁膜形成工程と、ポリッシュパッドの硬度を変えな
がらポリッシュを行って平坦化する工程を含むことを特
徴とする半導体装置の製造方法により、上記目的を達成
できることを見い出した。In order to achieve the above-mentioned object, the inventors of the present invention have conducted extensive studies and, as a result, have conducted a thermal oxide film forming step of forming a thermal oxide film on a stepped substrate having a polish stopper layer, A method of manufacturing a semiconductor device, comprising: a planarization insulating film forming step of forming a planarization insulating film on the substrate; and a step of performing polishing while changing hardness of a polishing pad to planarize the semiconductor device. I found that I can achieve.
【００１４】本発明において、段差基体とは、凹部、凸
部、階段状部などを有することにより、段差ができてい
る基体（基板等）をいう。In the present invention, the stepped base means a base (substrate or the like) having a step due to having a concave portion, a convex portion, a stepped portion and the like.
【００１５】本発明は、例えばポリッシュストッパ層を
用いたポリッシュによる平坦化工程において、２つ以上
のガラス転移温度を有する樹脂を用い、温度制御を行う
ことによりパッド硬度を変えることで、結晶欠陥の発生
を防止しポリッシュを行う構成で実施できる。The present invention uses a resin having two or more glass transition temperatures in a flattening process by polishing using a polish stopper layer, for example, and by changing the pad hardness by controlling the temperature, crystal defects It can be implemented by a structure that prevents the occurrence and polishes.
【００１６】[0016]
【作用】本発明によれば、ポリッシュパッドの硬度を変
えながらポリッシュを行うので、高硬度のパッドを用い
つづける場合に比してポリッシュ面に高い応力が発生す
ることを抑制でき、よってポリッシュ時に発生する結晶
欠陥を低減することができる。本発明は、ポリッシュの
途中でパッドを変更するような煩雑さがなく、容易に実
施できる。According to the present invention, since the polishing is performed while changing the hardness of the polishing pad, it is possible to suppress the generation of high stress on the polishing surface as compared with the case where the high hardness pad is continuously used. It is possible to reduce the crystal defects that occur. The present invention can be easily implemented without the complexity of changing the pad during polishing.
【００１７】また、本発明を、２つ以上のガラス転移温
度を有する樹脂を用い、温度制御することでパッド硬度
を変えながらポリッシュする構成とすると、更に容易な
構成でポリッシュ時に発生する結晶欠陥を低減するよう
にできる。Further, when the present invention has a structure in which a resin having two or more glass transition temperatures is used and polishing is performed while changing the pad hardness by controlling the temperature, the crystal defects generated during polishing can be more easily formed. Can be reduced.
【００１８】本発明により、結晶欠陥を発生することな
く、かつ複雑な装置等を要することなく、良好な埋め込
み平坦化を達成形成することが可能となる。According to the present invention, it is possible to achieve good filling and planarization without generating a crystal defect and without requiring a complicated device or the like.
【００１９】[0019]
【実施例】以下に本発明の具体的な実施例について説明
する。但し当然のことであるが、本発明は以下に示す実
施例により限定されるものではない。EXAMPLES Specific examples of the present invention will be described below. However, as a matter of course, the present invention is not limited to the examples shown below.
【００２０】ここで具体的な各例のポリッシュプロセス
の説明に先立ち、まず各実施例で使用したポリッシュ装
置の構成例、及び処理方法について、図２を参照しなが
ら説明する。ここではポリッシュ装置として、枚葉式の
ポリッシ装置をとり上げるが、ウェハー装置の構成や使
用方法の態様については任意であり、特に限定されるも
のではない。Prior to the description of the concrete polishing process of each example, first, an example of the structure and processing method of the polishing apparatus used in each example will be described with reference to FIG. Here, as the polishing device, a single-wafer polishing device is taken up, but the configuration of the wafer device and the mode of use are arbitrary and are not particularly limited.
【００２１】図２に示すように、被ポリッシュ材である
半導体ウェハー２５は、ウェハー保持試料台（キャリア
ー）２６に真空チャック方式により固定される。一方、
研磨プレート（プラテン）２３上にはパッド２９が固定
されている。スラリー導入管２１からスラリー２２が供
給される。ポリッシ処理中は、上部のウェハー保持試料
台回転軸２７、及び研磨プレート回転軸２４を回転する
ことにより、ウェハー２５の面内のポリッシュの均一性
を確保している。尚、ポリッシュ時のウェハーの押しつ
け圧力については、ウェハー保持試料台（キャリアー）
２６に加える力を制御することにより行う。As shown in FIG. 2, a semiconductor wafer 25, which is a material to be polished, is fixed to a wafer holding sample stage (carrier) 26 by a vacuum chuck method. on the other hand,
A pad 29 is fixed on the polishing plate (platen) 23. The slurry 22 is supplied from the slurry introducing pipe 21. During the polishing process, by rotating the upper wafer holding sample stage rotating shaft 27 and the polishing plate rotating shaft 24, the uniformity of the polishing within the surface of the wafer 25 is ensured. Regarding the pressing pressure of the wafer during polishing, the wafer holding sample table (carrier)
This is done by controlling the force applied to 26.
【００２２】また、研磨プレート（プラテン）２３内に
は、プレートの温度を制御できるようにヒーター２８が
埋設されている。A heater 28 is embedded in the polishing plate (platen) 23 so that the temperature of the plate can be controlled.
【００２３】次にこのポリッシャーを用いた具体的な実
施例について、実際のプロセスを説明する。Next, an actual process will be described with respect to a specific embodiment using this polisher.
【００２４】実施例１ この実施例は、半導体装置の製造に当たってトレンチア
イソレーションの平坦化を行う場合である。図１（ａ）
に示すように、シリコン等からなる半導体基板（基体）
１１上に、薄いシリコン酸化膜１２及びポリッシュスト
ッパ層となる薄いシリコンナイトライド１３を形成した
後、レジストプロセスを用いてエッチングにより溝１５
を形成する。その後、熱酸化により内壁酸化膜１４を形
成して、図１（ａ）のウェハー構造とする。Example 1 In this example, trench isolation is flattened in manufacturing a semiconductor device. Figure 1 (a)
As shown in, a semiconductor substrate (base) made of silicon or the like
After forming a thin silicon oxide film 12 and a thin silicon nitride 13 that will serve as a polish stopper layer on the groove 11, a groove 15 is formed by etching using a resist process.
To form. After that, the inner wall oxide film 14 is formed by thermal oxidation to obtain the wafer structure shown in FIG.
【００２５】次いで図１（ｂ）に示したように、平坦化
絶縁膜である層間平坦化膜１６を形成した。層間平坦化
膜１６はここではシリコン有機化合物であるＴＥＯＳを
使用して、これとオゾンとの反応により酸化シリコンを
形成することにより、設けた。このときの酸化シリコン
の形成は、以下の条件で行った。 （酸化シリコンの形成条件） ＴＥＯＳガス流量：１０００ｓｃｃｍ（Ｈｅバブリン
グ） Ｏ3 ガス流量 ：２０００ｓｃｃｍ 圧 力 ：７９８００Ｐａ（６００Ｔｏｒｒ） 温 度 ：３９０℃Next, as shown in FIG. 1B, an interlayer flattening film 16 which is a flattening insulating film was formed. The interlayer flattening film 16 is provided here by using TEOS which is a silicon organic compound and forming silicon oxide by the reaction of TEOS with ozone. The formation of silicon oxide at this time was performed under the following conditions. (Formation conditions of silicon oxide) TEOS gas flow rate: 1000 sccm (He bubbling) O 3 gas flow rate: 2000 sccm Pressure: 79800 Pa (600 Torr) Temperature: 390 ° C.
【００２６】次いで、層間平坦化膜１６の余分なＳｉＯ
2 をポリッシュにより除去する。ポリッシュについて
は、以下の条件で行った。 ＳｉＯ2 ポリッシュ条件 研磨プレート２３の回転数 ：３７ｒｐｍ ウェハー保持試料台２６の回転数：１７ｒｐｍ 研磨圧力調整 ：５．５×１０3 Ｐａ スラリー流量 ：２２５ミリリットル
／ｍｉｎ スラリー主成分 シリカ 粒径２０〜３５ｎｍ ＫＯＨ 水Then, excess SiO of the interlayer flattening film 16 is formed.
2 is removed by polishing. Polishing was performed under the following conditions. SiO 2 polish conditions Rotational speed of polishing plate 23: 37 rpm Rotational speed of wafer holding sample stage 26: 17 rpm Polishing pressure adjustment: 5.5 × 10 3 Pa Slurry flow rate: 225 ml / min Slurry main component silica Particle size 20-35 nm KOH water
【００２７】本実施例に用いたパッドは、相溶しない２
つ以上の樹脂を用いることにより２つ以上のガラス転移
温度を有するようにした樹脂である。２つ以上のガラス
転移温度を有する樹脂は、温度制御を行うことにより、
パッド硬度をポリッシュ中に変えることができる。この
結果、低ダメージ条件でポリッシュすることが可能なら
しめられる。The pad used in this embodiment is incompatible 2
It is a resin that has two or more glass transition temperatures by using one or more resins. Resins having two or more glass transition temperatures can be controlled by controlling the temperature,
Pad hardness can be changed during polishing. As a result, it is possible to polish under low damage conditions.
【００２８】相溶しない樹脂としては、ポリ酢酸ビニル
とポリメタクリル酸メチルとを用いることができ、本例
ではこれを体積比で１：１で混合したものを用いた。As the incompatible resin, polyvinyl acetate and polymethyl methacrylate can be used, and in this example, a mixture of these in a volume ratio of 1: 1 was used.
【００２９】本実施例では、ポリッシュパッドを構成す
る樹脂は、ガラス転移温度を、ポリ酢酸ビニルの２８℃
と、ポリメタクリル酸メチルの１１５℃との２つを有す
るので、図１（ｃ）に示した第一ステップのポリッシュ
では２５℃に研磨プレート２４を保持した後、上記した
条件で途中までポリッシュする。次いで研磨プレート２
４を４０℃に加熱した後、ダメージ層が入らないよう
に、余分なシリコン層を最終的にポリッシュし、平坦化
を終了する。これにより、図１（ｄ）の平坦化構造を得
ることができる。In this embodiment, the resin constituting the polish pad has a glass transition temperature of 28 ° C. of that of polyvinyl acetate.
And 115 ° C. of polymethylmethacrylate. Therefore, in the first step polishing shown in FIG. 1C, after holding the polishing plate 24 at 25 ° C., polishing is performed halfway under the above conditions. . Then polishing plate 2
After heating 4 to 40 ° C., the excess silicon layer is finally polished so that the damage layer does not enter, and the planarization is completed. As a result, the flattened structure shown in FIG. 1D can be obtained.
【００３０】本実施例では、相溶しない樹脂としてポリ
酢酸ビニル、ポリメタクリル酸メチルを用いたが、その
他には、ポリスチレン−スチレン−ブタジエン共重合
体、ポリスチレン−ポリ塩化ビニル、ポリスチレン−ポ
リスチレン−ゴム等が使用できる。In this embodiment, polyvinyl acetate and polymethyl methacrylate were used as incompatible resins, but in addition, polystyrene-styrene-butadiene copolymer, polystyrene-polyvinyl chloride, polystyrene-polystyrene-rubber were used. Etc. can be used.
【００３１】また、層間平坦化膜の形成には有機シリコ
ン化合物としてテトラエトキシシランを用いたが、絶縁
膜が形成可能である有機シリコンアルコキシド等に便宜
変更可能である。例えば、ＴＰＯＳ（ｔｅｔｒａ ｐｒ
ｏｐｏｘｙ ｓｉｌａｎｅ）、ＴＭＣＴＳ（ｔｅｔｒａ
ｍｅｔｈｙｌ ｃｙｃｌｏ ｔｅｔｒａ ｓｉｌｏｘ
ａｎｅ）等でも可能である。Although tetraethoxysilane was used as the organic silicon compound for forming the interlayer flattening film, it can be changed to an organic silicon alkoxide or the like which can form an insulating film for convenience. For example, TPOS (tetra pr
opoxy silane), TMCTS (tetra)
methyl cyclo tetra silox
ane) or the like is also possible.
【００３２】実施例２ 本実施例は本発明を実施例１と同様な場合に具体化して
実施したものである。本実施例はパッド硬度をポリッシ
ュ中に変える手段として、請求項３の発明を採用し、か
つ特に、予め一方の樹脂を架橋した後、その後に他方の
樹脂を架橋することで２つ以上のガラス転移温度を有す
るようにした樹脂パッドを用いて、ポリッシュを行う構
成としたものである。Embodiment 2 This embodiment is an embodiment of the present invention that is embodied in the same case as in Embodiment 1. The present embodiment employs the invention of claim 3 as a means for changing the pad hardness during polishing, and particularly, by crosslinking one resin in advance and then crosslinking the other resin, two or more glasses The configuration is such that polishing is performed by using a resin pad having a transition temperature.
【００３３】一方の樹脂Ａとしては、ジオール成分とし
て１，４−ブタジオール、ジカルボン酸としてテレフタ
ル酸を用いて作成したポリオールに、４，４′−メチレ
ンジフェニルジイソシアネートと、鎖長延長剤として
１，４−ブタンジオールを添加して作成したポリウレタ
ン樹脂Ａを用いた。もう一方の樹脂Ｂとしては、ジオー
ル成分としてエチレングリコール、ジカルボン酸として
アジピン酸を用いて作成したポリオールに、４，４′−
メチレンジフェニルジイソシアネートと、鎖長延長剤と
してエチレングリコールとを用いて製造したポリウレタ
ン樹脂Ｂを用いた。更に樹脂Ｂの末端のイソシアネート
基をアクリル酸で変性することで、紫外線及び電子線で
架橋可能にした。On the other hand, as the resin A, a polyol prepared by using 1,4-butadiol as a diol component and terephthalic acid as a dicarboxylic acid, 4,4'-methylenediphenyl diisocyanate, and 1,4 as a chain extender. -Polyurethane resin A prepared by adding butanediol was used. The other resin B is a polyol prepared by using ethylene glycol as a diol component and adipic acid as a dicarboxylic acid, and 4,4'-
Polyurethane resin B prepared by using methylene diphenyl diisocyanate and ethylene glycol as a chain extender was used. Furthermore, by modifying the terminal isocyanate group of Resin B with acrylic acid, it became possible to crosslink with ultraviolet rays and electron beams.
【００３４】前述の２つの樹脂に樹脂Ａが架橋できるよ
うに、グリセリンとトリレンジイソシアネート等を反応
させた３官能以上のトリイソシアネートを添加し、６０
℃で２４時間加熱することにより樹脂Ａを架橋した後、
紫外線を照射することにより、樹脂Ｂを架橋させた。Trifunctional isocyanate having a functionality of 3 or more obtained by reacting glycerin with tolylene diisocyanate is added to the above two resins so that the resin A can be crosslinked.
After cross-linking the resin A by heating at ℃ for 24 hours,
The resin B was crosslinked by irradiating with ultraviolet rays.
【００３５】樹脂Ｂについてはガラス転移温度が３０℃
程度であるため、一方の樹脂が架橋した後でも紫外線の
照射を用いて短時間で架橋反応を終了することができ
る。The resin B has a glass transition temperature of 30 ° C.
Therefore, even after one resin is crosslinked, the crosslinking reaction can be completed in a short time by using irradiation of ultraviolet rays.
【００３６】本実施例では第一ステップでは２５℃に研
磨プレート２３を保持した後、上記した条件でポリッシ
ュした後、次いで研磨プレート２３を５０℃に加熱し、
その後ダメージ層を除去する目的で余分な酸化シリコン
層を除去し、図１（ｄ）に示した構造にして平坦化が終
了する。In the present embodiment, in the first step, the polishing plate 23 was held at 25 ° C., and after polishing under the above conditions, the polishing plate 23 was then heated to 50 ° C.
After that, the excess silicon oxide layer is removed for the purpose of removing the damaged layer, and the planarization is completed with the structure shown in FIG.
【００３７】本実施例ではポリウレタン樹脂を用いた
が、本樹脂に限定されるものではなく、熱硬化反応と紫
外線照射等の複数の手段を用いて架橋反応できるもので
あれば、特に限定することなく用いることができる。Although the polyurethane resin is used in the present embodiment, the present invention is not limited to this resin, and it is particularly limited as long as it can be crosslinked by a plurality of means such as thermosetting reaction and ultraviolet irradiation. Can be used without.
【００３８】尚、本発明は当然のことながらこれら実施
例に限定されるものではなく、本発明の範囲を逸脱しな
い範囲で構造、条件等は適宜変更可能である。The present invention is not of course limited to these embodiments, and the structure, conditions, etc. can be changed as appropriate without departing from the scope of the present invention.
【００３９】[0039]
【発明の効果】上述したように、本発明によれば、特に
複雑な装置等を必要とすることなく、埋め込み平坦化を
行うポリッシュ工程において、被ポリッシュ面にかかる
応力を低減し、もって下地層に与えるダメージを低減す
ることにより結晶欠陥等を発生させることなく良好な埋
め込み平坦化を実現できる半導体装置の製造方法を提供
することができる。As described above, according to the present invention, the stress applied to the surface to be polished is reduced in the polishing step for performing the buried flattening without the need for a particularly complicated device or the like, and thus the underlayer is provided. It is possible to provide a method for manufacturing a semiconductor device that can realize good buried planarization without causing crystal defects by reducing the damage given to the semiconductor device.
【図−１】実施例１の工程を順に断面図で示すものであ
る。1A to 1C are sectional views showing steps of Example 1 in order.
【図−２】ポリッシュ装置の構成を示す概略図である。FIG. 2 is a schematic view showing a configuration of a polishing device.
【図−３】従来技術を説明する概略断面図である。FIG. 3 is a schematic sectional view illustrating a conventional technique.
１１ 段差基体（段差を有する半導体基板） １３ ポリッシュストッパ層（シリコンナイトライ
ド） １４ 熱酸化膜（内壁酸化膜） １５ 溝 １６ 平坦化絶縁膜（溝の埋め込み材料である層間
平坦化膜） ２９ 研磨パッド11 Stepped Base (Semiconductor Substrate with Step) 13 Polish Stopper Layer (Silicon Nitride) 14 Thermal Oxide Film (Inner Wall Oxide Film) 15 Groove 16 Flattening Insulating Film (Interlayer Flattening Film as Filling Material for Groove) 29 Polishing Pad
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─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年１０月２８日[Submission date] October 28, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
【図２】 [Fig. 2]
【図３】 [Figure 3]
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 21/3205 Continuation of front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display area H01L 21/76 21/3205
Claims (3)
に熱酸化膜を形成する熱酸化膜形成工程と、 基体上に平坦化絶縁膜を形成する平坦化絶縁膜形成工程
と、 ポリッシュパッドの硬度を変えながらポリッシュを行
い、平坦化する工程を含むことを特徴とする半導体装置
の製造方法。1. A thermal oxide film forming step of forming a thermal oxide film on a stepped substrate having a polish stopper layer, a planarizing insulating film forming step of forming a planarizing insulating film on the substrate, and a hardness of a polish pad. A method of manufacturing a semiconductor device, comprising a step of performing polishing while changing the thickness and planarizing.
用い、温度制御を行うことでポリッシュパッド硬度をポ
リッシュ中に変えることを特徴とする請求項１に記載の
半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein a resin having two or more glass transition temperatures is used to change the polishing pad hardness during polishing by controlling the temperature.
に、必要に応じあらかじめ一方の樹脂を架橋した後、そ
の後に他方の樹脂を架橋する構成とすることにより２つ
以上のガラス転移点を有するものとした樹脂を用いるこ
とを特徴とする請求項２に記載の半導体装置の製造方
法。3. Two or more glass transition points are obtained by using two or more resins that are incompatible with each other and, if necessary, previously crosslinking one resin and then crosslinking the other resin. The method for manufacturing a semiconductor device according to claim 2, wherein the resin that is included is used.
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Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011601A1 (en) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| KR980006087A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Method for manufacturing trench isolation oxide film of semiconductor device |
| US5968843A (en) * | 1996-12-18 | 1999-10-19 | Advanced Micro Devices, Inc. | Method of planarizing a semiconductor topography using multiple polish pads |
| KR100242385B1 (en) * | 1997-07-16 | 2000-03-02 | 김영환 | Method of forming an element isolation region in a semiconductor device |
| JP2000301454A (en) * | 1999-02-11 | 2000-10-31 | Applied Materials Inc | Chemical-mechanical polishing process and constituting element thereof |
| JP2001176828A (en) * | 1999-12-15 | 2001-06-29 | Fujitsu Ltd | Semiconductor substrate and method for manufacturing semiconductor device |
| WO2001063655A1 (en) * | 2000-02-24 | 2001-08-30 | Tokyo Electron Limited | Chemical-mechanical polishing device, damascene wiring forming device, and damascene wiring forming method |
| WO2002056356A1 (en) * | 2001-01-15 | 2002-07-18 | Nikon Corporation | Polishing method, polishing device, and semiconductor device producing method |
| US6599809B2 (en) | 2000-12-12 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having a marking recess |
| KR100614773B1 (en) * | 2004-12-28 | 2006-08-22 | 삼성전자주식회사 | Method for chemical mechanical polishing |
| JP2008173760A (en) * | 2006-12-21 | 2008-07-31 | Rohm & Haas Electronic Materials Cmp Holdings Inc | Elastomer modified chemical mechanical polishing pad |
| JP2008213140A (en) * | 2000-12-01 | 2008-09-18 | Toyo Tire & Rubber Co Ltd | Polishing pad, its manufacturing method, and cushion layer for polishing pad |
| JP2009214275A (en) * | 2008-03-12 | 2009-09-24 | Toyo Tire & Rubber Co Ltd | Polishing pad |
| JP2012148376A (en) * | 2011-01-20 | 2012-08-09 | Ebara Corp | Polishing method and polishing apparatus |
| JP2016010836A (en) * | 2014-06-30 | 2016-01-21 | 株式会社東芝 | Polishing device, polishing method and polishing pad |
| US10191215B2 (en) | 2015-05-05 | 2019-01-29 | Ecole Polytechnique Federale De Lausanne (Epfl) | Waveguide fabrication method |
-
1991
- 1991-11-29 JP JP34027091A patent/JP3132111B2/en not_active Expired - Fee Related
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006087A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Method for manufacturing trench isolation oxide film of semiconductor device |
| WO1998011601A1 (en) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| US5968843A (en) * | 1996-12-18 | 1999-10-19 | Advanced Micro Devices, Inc. | Method of planarizing a semiconductor topography using multiple polish pads |
| KR100242385B1 (en) * | 1997-07-16 | 2000-03-02 | 김영환 | Method of forming an element isolation region in a semiconductor device |
| JP4575539B2 (en) * | 1999-02-11 | 2010-11-04 | アプライド マテリアルズ インコーポレイテッド | Chemical mechanical polishing process and its components |
| JP2000301454A (en) * | 1999-02-11 | 2000-10-31 | Applied Materials Inc | Chemical-mechanical polishing process and constituting element thereof |
| JP2001176828A (en) * | 1999-12-15 | 2001-06-29 | Fujitsu Ltd | Semiconductor substrate and method for manufacturing semiconductor device |
| JP4580488B2 (en) * | 1999-12-15 | 2010-11-10 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
| WO2001063655A1 (en) * | 2000-02-24 | 2001-08-30 | Tokyo Electron Limited | Chemical-mechanical polishing device, damascene wiring forming device, and damascene wiring forming method |
| US6749486B2 (en) | 2000-02-24 | 2004-06-15 | Tokyo Electron Limited | Chemical-mechanical polishing device, damascene wiring forming device, and damascene wiring forming method |
| JP2008213140A (en) * | 2000-12-01 | 2008-09-18 | Toyo Tire & Rubber Co Ltd | Polishing pad, its manufacturing method, and cushion layer for polishing pad |
| US6599809B2 (en) | 2000-12-12 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having a marking recess |
| WO2002056356A1 (en) * | 2001-01-15 | 2002-07-18 | Nikon Corporation | Polishing method, polishing device, and semiconductor device producing method |
| KR100614773B1 (en) * | 2004-12-28 | 2006-08-22 | 삼성전자주식회사 | Method for chemical mechanical polishing |
| US7713879B2 (en) | 2004-12-28 | 2010-05-11 | Samsung Electronics Co., Ltd. | Chemical mechanical polishing method |
| US8592315B2 (en) | 2004-12-28 | 2013-11-26 | Samsung Electronics Co., Ltd. | Chemical mechanical polishing method |
| JP2008173760A (en) * | 2006-12-21 | 2008-07-31 | Rohm & Haas Electronic Materials Cmp Holdings Inc | Elastomer modified chemical mechanical polishing pad |
| JP2009214275A (en) * | 2008-03-12 | 2009-09-24 | Toyo Tire & Rubber Co Ltd | Polishing pad |
| JP2012148376A (en) * | 2011-01-20 | 2012-08-09 | Ebara Corp | Polishing method and polishing apparatus |
| JP2016010836A (en) * | 2014-06-30 | 2016-01-21 | 株式会社東芝 | Polishing device, polishing method and polishing pad |
| US10191215B2 (en) | 2015-05-05 | 2019-01-29 | Ecole Polytechnique Federale De Lausanne (Epfl) | Waveguide fabrication method |
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| Publication number | Publication date |
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