JPH07142432A - Fabrication of semiconductor device - Google Patents

Fabrication of semiconductor device

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JPH07142432A
JPH07142432A JP34027091A JP34027091A JPH07142432A JP H07142432 A JPH07142432 A JP H07142432A JP 34027091 A JP34027091 A JP 34027091A JP 34027091 A JP34027091 A JP 34027091A JP H07142432 A JPH07142432 A JP H07142432A
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Abstract

PURPOSE:To provide a method for fabricating a semiconductor device in which good defect-free planarization can be realized in the polishing step by reducing stress to be applied to a plane being polished by a simple step thereby reducing damage on the underlying layer. CONSTITUTION:The method for fabricating a semiconductor device comprises a step for depositing a thermal oxide film 14 of SinO2 for example, on a level difference substrate 11 having a polish stopper layer 13 of SiN, for example, a step for depositing a planarization insulating film 16 of SiO2, for example, on the substrate 11, and a step for polishing the surface while varying the hardness of polishing pad thus planarizing the surface.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device. 特に、ポリッシュによる平坦化工程を含む半導体装置の製造方法に関する。 In particular, a method of manufacturing a semiconductor device including a flattening process by polishing. 本発明は、例えばトレンチアイソレーションの形成等、溝の埋め込み平坦化を行って半導体装置を得る場合の、ポリッシュによる埋め込み平坦化を良好に行うことに好適に利用できる。 The present invention is, for example, formed like a trench isolation in the case of obtaining a semiconductor device of embedding planarization of the groove can be suitably used to satisfactorily perform the embedding planarization by polishing.

【0002】 [0002]

【従来の技術及びその問題点】ポリッシュ技術の適用分野は広く、例えば半導体装置の製造の際に半導体基板等の基体(例えば図1に示すような基体11)上に生じた凹凸を平坦化するために利用することができる(例えば、特開昭60−39835号参照)。 The field of application of the Prior Art and Problems] polish technique widely, to flatten the unevenness generated on a substrate such as a semiconductor substrate (e.g., substrate 11 as shown in FIG. 1) in the production of, for example, a semiconductor device it can be utilized for (e.g., see JP-A-60-39835).

【0003】一方、半導体装置の分野ではデバイスの大容量化が進んでおり、チップ面積をなるべく小さくして大容量化を図るための各種技術が開発されていて、例えばそのために、多層配線技術が重要なものとなっている。 In the field of semiconductor devices has progressed capacity of the device, it has been developed various techniques for achieving the chip area as small as possible to capacity, for example Therefore, the multilayer wiring technique It has become an important thing. この多層配線の技術においては、多層配線の段切れを防止するため、下地の平坦化が必須である。 In the technique of the multilayer wiring, in order to prevent the disconnection of the multilayer wiring, it is essential planarization of the underlying. 下地に凹凸があると、これにより生ずる段差上で配線が切れるいわゆる段切れが発生するからである。 If there are irregularities in the base, the so-called disconnection this wiring on the step caused by expires because occur. この平坦化を良好に行うには、初期工程からの平坦化が重要となる。 To do this flattening good, flattened from the initial step is important.

【0004】このため例えば、平坦なトレンチアイソレーション等が考えられている。 [0004] For this reason, for example, it has been considered a flat trench isolation and the like. トレンチアイソレーションとは、半導体基板に形成した溝(トレンチ)に絶縁材を埋め込んで、素子分離を行うものであり、これは微細に形成されるので有利であるが、溝の埋め込み後は、溝以外に堆積した埋め込み材料から成る凸状部を除去して平坦化する必要がある。 The trench isolation, embed an insulating material in a groove formed in the semiconductor substrate (trench), which performs isolation, this is advantageously formed finely, after implantation of the groove, the groove it is necessary to flatten by removing the convex portions made of deposited filling material in addition.

【0005】この平坦なトレンチアイソレーションを形成する手段として、図3に示す方法がある。 [0005] As means for forming the flat trench isolation, there is a method shown in FIG. この方法においては、図3(a)に示すように、シリコン等からなる半導体基板である基体11上に薄いシリコン酸化膜1 In this method, 3 (a), the substrate 11 a thin silicon oxide film 1 on a semiconductor substrate made of silicon or the like
2及び薄いシリコンナイトライド13を形成した後、レジストプロセスを用いてエッチングにより溝15を形成し、その後、熱酸化により、内壁酸化膜14を形成する。 After forming the 2 and a thin silicon nitride 13, a groove 15 by etching using a resist process, then, by thermal oxidation, to form the inner wall oxide film 14.

【0006】次いで、図3(b)に示すように、有機シリコン化合物であるTEOSのプラズマ反応により酸化シリコン膜を形成して、層間膜16とする。 [0006] Then, as shown in FIG. 3 (b), to form a silicon oxide film by plasma reaction of TEOS which is an organic silicon compound, an interlayer film 16.

【0007】この後、溝15の上部にある余分な酸化シリコンをポリッシュより除去して、図3(c)の如く平坦化する。 [0007] Thereafter, by removing from the polish excess silicon oxide at the top of the groove 15 is flattened as shown in FIG. 3 (c). ここではポリッシュストッパ層としてシリコンナイトライドを用いたが、埋め込み材料がSiO 2であればこれよりポリッシュ速度の遅い材料層を用いればよいものである。 Using silicon nitride as a polish stopper layer here, but the embedding material is one that may be used late material layer having polish rate than this if SiO 2.

【0008】 [0008]

【発明が解決しようとする問題点】しかし、ポリッシュの面内均一性を高く確保するために、ポリッシュ手段の研磨パッドとして硬度の高いパッドを用いた場合には、 BRIEF problem you try solve] However, in order to ensure high plane uniformity of polishing, when a high hardness pad as a polishing pad for polishing means,
ポリッシ面に高い応力が発生する。 High stress is generated in the Porisshi surface. この結果下地Si表面に熱酸化誘起積層欠陥を誘発し、暗電流の均一性、ライフタイム、キャパシタの緩和時間に悪影響を及ぼすことが報告されている。 The result was induced in the underlying Si surface thermal oxidation induced stacking faults, uniformity of the dark current, the lifetime, it has been reported that adversely affect the relaxation time of the capacitor.

【0009】この問題を解決すべく、ポリッシュパッドを二段階に使い分けることによって、被ポリッシュ材であるウェハー等にかかる応力を低減する方法を本発明者は考案した。 [0009] To solve this problem, by selectively using the polishing pad in two stages, the present inventors a method for reducing the stress applied to the wafer or the like as an object to be polished material was devised. 即ち、第一段階として、均一性良くポリッシュできる硬度の高いパッドを用いて、予め、所定の量より若干少ない量をポリッシュした後、第二段階として、硬度の低いパッドを用いて最終的にポリッシュし平坦化するものである。 That is, as a first step, using a high hardness can be uniformly good polishing pad, in advance, after polishing the amount somewhat less than the predetermined amount, the second step, and finally polished with low hardness pad and it is intended to flatten. ことにより、上記応力低減を達成できることを見い出した。 By, it found to be able to achieve the stress reduction.

【0010】しかしこの方法は効果があるものの、ポリッシュ途中でパッド材質を変更する必要があるため、2 [0010] However although this method is effective, it is necessary to change the pad material on the way polish, 2
以上のパッドを装着したハンドラーが必要であるなど、 Such as is required handler fitted with a more pads,
装置が複雑となる。 Apparatus becomes complicated.

【0011】従って、容易にパッド硬度を制御して上記問題を発生させずにポリッシュできる技術が切望されている。 Accordingly, polishing can techniques have been required to not readily control the pad hardness generate the above problems.

【0012】 [0012]

【発明の目的】本発明は上記問題点に鑑みてなされたもので、本発明の目的は埋め込み平坦化を行うポリッシュ工程において、容易な工程で被ポリッシュ面にかかる応力を低減し、もって下地層に与えるダメージを低減することにより結晶欠陥等を発生させることなく良好な埋め込み平坦化を実現できる半導体装置の製造方法を提供することにある。 THE INVENTION An object of the present invention has been made in view of the above problems, in a polishing step which objective is to embed flattening of the present invention to reduce according to the polished surface by a simple step stress, it has been underlayer It is to provide a method of manufacturing a semiconductor device capable of achieving good without embedding planarization to generate crystal defects by reducing the damage to the.

【0013】 [0013]

【問題点を解決するための手段】本発明者は上述の目的を達成するため、鋭意検討した結果、ポリッシュストッパ層を有する段差基体上に、熱酸化膜を形成する熱酸化膜形成工程と、該基体上に平坦化絶縁膜を形成する平坦化絶縁膜形成工程と、ポリッシュパッドの硬度を変えながらポリッシュを行って平坦化する工程を含むことを特徴とする半導体装置の製造方法により、上記目的を達成できることを見い出した。 Since the present inventors [Problems To achieve the] To achieve the above object, a result of intensive studies, on the step a substrate having a polishing stopper layer, and the thermal oxide film forming step of forming a thermal oxide film, a planarization insulating film forming step of forming a planarization insulating film on said substrate, by the method of manufacturing a semiconductor device characterized by comprising the step of flattening performed polish while changing the hardness of the polishing pad, the object it has been found that can be achieved.

【0014】本発明において、段差基体とは、凹部、凸部、階段状部などを有することにより、段差ができている基体(基板等)をいう。 [0014] In the present invention, the stepped substrate, recesses, protrusions, by having such stepped portion refers to a base (substrate) where a step is possible.

【0015】本発明は、例えばポリッシュストッパ層を用いたポリッシュによる平坦化工程において、2つ以上のガラス転移温度を有する樹脂を用い、温度制御を行うことによりパッド硬度を変えることで、結晶欠陥の発生を防止しポリッシュを行う構成で実施できる。 [0015] The present invention is, for example, in the planarization process by polishing using a polishing stopper layer, a resin having two or more glass transition temperatures, by varying the pad hardness by controlling the temperature, the crystal defects preventing the generation can be implemented in a configuration to perform polishing.

【0016】 [0016]

【作用】本発明によれば、ポリッシュパッドの硬度を変えながらポリッシュを行うので、高硬度のパッドを用いつづける場合に比してポリッシュ面に高い応力が発生することを抑制でき、よってポリッシュ時に発生する結晶欠陥を低減することができる。 According to the present invention, since the polishing while changing the hardness of the polishing pad, it can prevent the high stress on the polished surface as compared with the case continue with the high hardness pad occurs, thus generating the polish time crystal defects can be reduced. 本発明は、ポリッシュの途中でパッドを変更するような煩雑さがなく、容易に実施できる。 The present invention has no complexity that modify pad during the polishing, it can be performed easily.

【0017】また、本発明を、2つ以上のガラス転移温度を有する樹脂を用い、温度制御することでパッド硬度を変えながらポリッシュする構成とすると、更に容易な構成でポリッシュ時に発生する結晶欠陥を低減するようにできる。 Further, the present invention, a resin having two or more glass transition temperatures, when configured to polish while changing the pad hardness by controlling the temperature, a crystal defect produced in polish time in a more simple configuration possible so as to reduce.

【0018】本発明により、結晶欠陥を発生することなく、かつ複雑な装置等を要することなく、良好な埋め込み平坦化を達成形成することが可能となる。 [0018] The present invention, without causing the crystal defects, and without requiring a complicated apparatus or the like, it becomes possible to achieve forming a good embedding planarization.

【0019】 [0019]

【実施例】以下に本発明の具体的な実施例について説明する。 EXAMPLES Specific examples of the present invention will be described below. 但し当然のことであるが、本発明は以下に示す実施例により限定されるものではない。 However Of course, the present invention is not limited by the following examples.

【0020】ここで具体的な各例のポリッシュプロセスの説明に先立ち、まず各実施例で使用したポリッシュ装置の構成例、及び処理方法について、図2を参照しながら説明する。 [0020] Here, prior to the description of the polishing process each specific example, first configuration example of a polishing apparatus used in each example, and the processing method will be described with reference to FIG. ここではポリッシュ装置として、枚葉式のポリッシ装置をとり上げるが、ウェハー装置の構成や使用方法の態様については任意であり、特に限定されるものではない。 As polisher here, but take up Porisshi device single-wafer, is arbitrary for aspects of the configuration and use of wafer devices, but is not particularly limited.

【0021】図2に示すように、被ポリッシュ材である半導体ウェハー25は、ウェハー保持試料台(キャリアー)26に真空チャック方式により固定される。 As shown in FIG. 2, the semiconductor wafer 25 as an object to be polished material, it is fixed by a vacuum chuck system in a wafer holding sample stage (carrier) 26. 一方、 on the other hand,
研磨プレート(プラテン)23上にはパッド29が固定されている。 Onto the polishing plate (platen) 23 pads 29 are fixed. スラリー導入管21からスラリー22が供給される。 The slurry 22 is supplied from a slurry introducing pipe 21. ポリッシ処理中は、上部のウェハー保持試料台回転軸27、及び研磨プレート回転軸24を回転することにより、ウェハー25の面内のポリッシュの均一性を確保している。 During Porisshi process, by rotating the upper portion of the wafer holding the sample stage rotation axis 27, and a polishing plate rotating shaft 24 so as to ensure the uniformity of polished in the plane of the wafer 25. 尚、ポリッシュ時のウェハーの押しつけ圧力については、ウェハー保持試料台(キャリアー) Note that the wafer pressing pressure during polishing, the wafer holding sample stage (carrier)
26に加える力を制御することにより行う。 Performed by controlling the force applied to 26.

【0022】また、研磨プレート(プラテン)23内には、プレートの温度を制御できるようにヒーター28が埋設されている。 Further, the polishing plate (platen) 23, a heater 28 is embedded so as to be able to control the temperature of the plate.

【0023】次にこのポリッシャーを用いた具体的な実施例について、実際のプロセスを説明する。 [0023] Next, specific examples using the polisher will be described the actual process.

【0024】実施例1 この実施例は、半導体装置の製造に当たってトレンチアイソレーションの平坦化を行う場合である。 [0024] Example 1 This example is a case where the planarization of the trench isolation in the production of semiconductor devices. 図1(a) FIGS. 1 (a)
に示すように、シリコン等からなる半導体基板(基体) As shown, a semiconductor substrate made of silicon or the like (base)
11上に、薄いシリコン酸化膜12及びポリッシュストッパ層となる薄いシリコンナイトライド13を形成した後、レジストプロセスを用いてエッチングにより溝15 On 11, after forming a thin silicon nitride 13 as a thin silicon oxide film 12 and the polishing stopper layer, the grooves 15 by etching using a resist process
を形成する。 To form. その後、熱酸化により内壁酸化膜14を形成して、図1(a)のウェハー構造とする。 Then, to form the inner wall oxide film 14 by thermal oxidation, a wafer structure of Figure 1 (a).

【0025】次いで図1(b)に示したように、平坦化絶縁膜である層間平坦化膜16を形成した。 [0025] Then, as shown in FIG. 1 (b), forming an interlayer planarizing film 16 is a planarization insulating film. 層間平坦化膜16はここではシリコン有機化合物であるTEOSを使用して、これとオゾンとの反応により酸化シリコンを形成することにより、設けた。 The interlayer planarizing film 16 using TEOS is where silicon organic compound, by forming a silicon oxide by reaction between this and ozone was provided. このときの酸化シリコンの形成は、以下の条件で行った。 Forming silicon oxide at this time was performed under the following conditions. (酸化シリコンの形成条件) TEOSガス流量:1000sccm(Heバブリング) O 3ガス流量 :2000sccm 圧 力 :79800Pa(600Torr) 温 度 :390℃ (Conditions for forming the oxide silicon) TEOS gas flow rate: 1000 sccm (the He bubbling) O 3 gas flow rate: 2000 sccm Pressure: 79800Pa (600Torr) Temperature: 390 ° C.

【0026】次いで、層間平坦化膜16の余分なSiO [0026] Then, the extra SiO interlayer flattening film 16
2をポリッシュにより除去する。 2 is removed by polishing. ポリッシュについては、以下の条件で行った。 For polish, it was carried out under the following conditions. SiO 2ポリッシュ条件 研磨プレート23の回転数 :37rpm ウェハー保持試料台26の回転数:17rpm 研磨圧力調整 :5.5×10 3 Pa スラリー流量 :225ミリリットル/min スラリー主成分 シリカ 粒径20〜35nm KOH 水 Rotational speed of the SiO 2 polishing conditions polishing plate 23: 37 rpm number of revolutions of the wafer holding sample table 26: 17 rpm Polishing pressure adjustment: 5.5 × 10 3 Pa slurry flow rate: 225 ml / min slurry composed mainly of silica particle size 20~35Nm KOH water

【0027】本実施例に用いたパッドは、相溶しない2 The pad used in this embodiment, incompatible 2
つ以上の樹脂を用いることにより2つ以上のガラス転移温度を有するようにした樹脂である。 One by using the above resin is a resin which is to have two or more glass transition temperatures. 2つ以上のガラス転移温度を有する樹脂は、温度制御を行うことにより、 The resin having two or more glass transition temperatures, by controlling the temperature,
パッド硬度をポリッシュ中に変えることができる。 It is possible to change the pad hardness in the polish. この結果、低ダメージ条件でポリッシュすることが可能ならしめられる。 As a result, it is caulking if it is possible to polish with a low damage conditions.

【0028】相溶しない樹脂としては、ポリ酢酸ビニルとポリメタクリル酸メチルとを用いることができ、本例ではこれを体積比で1:1で混合したものを用いた。 [0028] incompatible resin can be used and polyvinyl acetate and polymethyl methacrylate, in the present example 1 by volume this: was a mixture in 1.

【0029】本実施例では、ポリッシュパッドを構成する樹脂は、ガラス転移温度を、ポリ酢酸ビニルの28℃ [0029] In this embodiment, the resin constituting the polishing pad, the glass transition temperature, 28 ° C. of polyvinyl acetate
と、ポリメタクリル酸メチルの115℃との2つを有するので、図1(c)に示した第一ステップのポリッシュでは25℃に研磨プレート24を保持した後、上記した条件で途中までポリッシュする。 If, because it has a two and 115 ° C. of polymethyl methacrylate, after holding the abrasive plate 24 to 25 ° C. The polish of the first step shown in FIG. 1 (c), polished halfway under the conditions described above . 次いで研磨プレート2 Then polishing plate 2
4を40℃に加熱した後、ダメージ層が入らないように、余分なシリコン層を最終的にポリッシュし、平坦化を終了する。 After heating 4 to 40 ° C., so that the damage layer does not enter, finally polished an extra silicon layer, and terminates the flattening. これにより、図1(d)の平坦化構造を得ることができる。 Thus, it is possible to obtain a flattened structure of FIG. 1 (d).

【0030】本実施例では、相溶しない樹脂としてポリ酢酸ビニル、ポリメタクリル酸メチルを用いたが、その他には、ポリスチレン−スチレン−ブタジエン共重合体、ポリスチレン−ポリ塩化ビニル、ポリスチレン−ポリスチレン−ゴム等が使用できる。 [0030] In this embodiment, polyvinyl acetate incompatible resin, was used polymethyl methacrylate, etc., the polystyrene - styrene - butadiene copolymer, polystyrene - polyvinyl chloride, polystyrene - polystyrene - Rubber etc. can be used.

【0031】また、層間平坦化膜の形成には有機シリコン化合物としてテトラエトキシシランを用いたが、絶縁膜が形成可能である有機シリコンアルコキシド等に便宜変更可能である。 Further, the formation of the interlayer planarizing film is used tetraethoxysilane as organic silicon compounds, can be conveniently modified organic silicon alkoxide such as an insulating film can be formed. 例えば、TPOS(tetra pr For example, TPOS (tetra pr
opoxy silane)、TMCTS(tetra opoxy silane), TMCTS (tetra
methyl cyclo tetra silox methyl cyclo tetra silox
ane)等でも可能である。 ane) is possible even like.

【0032】実施例2 本実施例は本発明を実施例1と同様な場合に具体化して実施したものである。 [0032] EXAMPLE 2 This example is in which the present invention is carried out embodying the case the same manner as in Example 1. 本実施例はパッド硬度をポリッシュ中に変える手段として、請求項3の発明を採用し、かつ特に、予め一方の樹脂を架橋した後、その後に他方の樹脂を架橋することで2つ以上のガラス転移温度を有するようにした樹脂パッドを用いて、ポリッシュを行う構成としたものである。 This embodiment as means for changing the pad hardness in polish employs a third aspect of the present invention, and in particular, after crosslinking the previously one resin, two or more glass by subsequently cross-linking the other resin using a resin pad to have a transition temperature, it is obtained by a configuration in which the polish.

【0033】一方の樹脂Aとしては、ジオール成分として1,4−ブタジオール、ジカルボン酸としてテレフタル酸を用いて作成したポリオールに、4,4′−メチレンジフェニルジイソシアネートと、鎖長延長剤として1,4−ブタンジオールを添加して作成したポリウレタン樹脂Aを用いた。 [0033] As one of the resins A, as the diol component of 1,4-butanediol, the polyol prepared by using terephthalic acid as the dicarboxylic acid, and 4,4'-methylene diphenyl diisocyanate, a chain extender 1,4 - using the polyurethane resin a was prepared by adding butanediol. もう一方の樹脂Bとしては、ジオール成分としてエチレングリコール、ジカルボン酸としてアジピン酸を用いて作成したポリオールに、4,4′− The other resin B, ethylene glycol as the diol component, a polyol prepared using adipic acid as the dicarboxylic acid, 4,4'-
メチレンジフェニルジイソシアネートと、鎖長延長剤としてエチレングリコールとを用いて製造したポリウレタン樹脂Bを用いた。 Methylene diphenyl diisocyanate, the polyurethane resin B prepared using the ethylene glycol as a chain extender was used. 更に樹脂Bの末端のイソシアネート基をアクリル酸で変性することで、紫外線及び電子線で架橋可能にした。 Furthermore, by modifying the terminal isocyanate groups of the resin B in the acrylic acid, and the crosslinkable by ultraviolet or electron beam.

【0034】前述の2つの樹脂に樹脂Aが架橋できるように、グリセリンとトリレンジイソシアネート等を反応させた3官能以上のトリイソシアネートを添加し、60 [0034] As the resin A into two resins described above can be crosslinked by adding glycerin and trifunctional or more triisocyanate obtained by reacting tolylene diisocyanate and the like, 60
℃で24時間加熱することにより樹脂Aを架橋した後、 After crosslinking the resin A by heating for 24 hours at ° C.,
紫外線を照射することにより、樹脂Bを架橋させた。 By irradiating ultraviolet rays, to crosslink the resin B.

【0035】樹脂Bについてはガラス転移温度が30℃ [0035] 30 ° C. The glass transition temperature of about Resin B
程度であるため、一方の樹脂が架橋した後でも紫外線の照射を用いて短時間で架橋反応を終了することができる。 Because of the order, it can be one of the resin is completed in a short time crosslinking reaction using ultraviolet radiation even after crosslinking.

【0036】本実施例では第一ステップでは25℃に研磨プレート23を保持した後、上記した条件でポリッシュした後、次いで研磨プレート23を50℃に加熱し、 [0036] After in this embodiment holding the abrasive plate 23 to 25 ° C. In the first step, after polishing under the conditions described above, then the polishing plate 23 was heated to 50 ° C.,
その後ダメージ層を除去する目的で余分な酸化シリコン層を除去し、図1(d)に示した構造にして平坦化が終了する。 Then the damaged layer purpose to remove excess silicon oxide layer to be removed, structure to planarization shown in FIG. 1 (d) is completed.

【0037】本実施例ではポリウレタン樹脂を用いたが、本樹脂に限定されるものではなく、熱硬化反応と紫外線照射等の複数の手段を用いて架橋反応できるものであれば、特に限定することなく用いることができる。 [0037] In this embodiment, using the polyurethane resin is not limited to the resin, as long as it can crosslink reaction using a plurality of means, such as a thermosetting reaction and ultraviolet radiation, to be particularly restricted it can be used without.

【0038】尚、本発明は当然のことながらこれら実施例に限定されるものではなく、本発明の範囲を逸脱しない範囲で構造、条件等は適宜変更可能である。 [0038] The present invention is not limited to these examples of course, the structure without departing from the scope of the present invention, conditions can be appropriately changed.

【0039】 [0039]

【発明の効果】上述したように、本発明によれば、特に複雑な装置等を必要とすることなく、埋め込み平坦化を行うポリッシュ工程において、被ポリッシュ面にかかる応力を低減し、もって下地層に与えるダメージを低減することにより結晶欠陥等を発生させることなく良好な埋め込み平坦化を実現できる半導体装置の製造方法を提供することができる。 [Effect of the Invention] As described above, according to the present invention, without requiring particularly complex device, in polishing step for embedding planarization reduces the stress applied to the polished surface, with and underlying layer the method of manufacturing a semiconductor device capable of achieving good without embedding planarization to generate crystal defects by reducing the damage to be able to provide.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図−1】実施例1の工程を順に断面図で示すものである。 [Figure 1] illustrates in turn cross-sectional view of the process of Example 1.

【図−2】ポリッシュ装置の構成を示す概略図である。 [Figure 2] is a schematic diagram showing the structure of a polishing apparatus.

【図−3】従来技術を説明する概略断面図である。 [Figure 3] is a schematic cross-sectional view illustrating a prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

11 段差基体(段差を有する半導体基板) 13 ポリッシュストッパ層(シリコンナイトライド) 14 熱酸化膜(内壁酸化膜) 15 溝 16 平坦化絶縁膜(溝の埋め込み材料である層間平坦化膜) 29 研磨パッド (Semiconductor substrate having a step) 13 polishing stopper layer (silicon nitride) 14 thermal oxide film (inner wall oxide film) 15 groove 16 planarizing insulating film (interlayer planarizing film is a buried material of the grooves) 29 Polishing pad 11 stepped substrate

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【手続補正書】 [Procedure amendment]

【提出日】平成6年10月28日 [Filing date] 1994 October 28,

【手続補正1】 [Amendment 1]

【補正対象書類名】図面 [Correction target document name] drawings

【補正対象項目名】全図 [Correction target item name] all the drawings

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【図1】 [Figure 1]

【図2】 [Figure 2]

【図3】 [Figure 3]

フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/76 21/3205 Front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion H01L 21/76 21/3205

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】ポリッシュストッパ層を有する段差基体上に熱酸化膜を形成する熱酸化膜形成工程と、 基体上に平坦化絶縁膜を形成する平坦化絶縁膜形成工程と、 ポリッシュパッドの硬度を変えながらポリッシュを行い、平坦化する工程を含むことを特徴とする半導体装置の製造方法。 And 1. A thermal oxide film forming step of forming a thermal oxide film on the step substrate having a polishing stopper layer, and the planarization insulating film forming step of forming a planarization insulating film on a substrate, the hardness of the polishing pad the method of manufacturing a semiconductor device, characterized in that perform polish, comprising the step of planarizing while changing.
  2. 【請求項2】2つ以上のガラス転移温度を有する樹脂を用い、温度制御を行うことでポリッシュパッド硬度をポリッシュ中に変えることを特徴とする請求項1に記載の半導体装置の製造方法。 Wherein a resin having two or more glass transition temperatures, a method of manufacturing a semiconductor device according to claim 1, characterized in that changing the polishing pad hardness by controlling the temperature during polishing.
  3. 【請求項3】相溶しない2つ以上の樹脂を用いるとともに、必要に応じあらかじめ一方の樹脂を架橋した後、その後に他方の樹脂を架橋する構成とすることにより2つ以上のガラス転移点を有するものとした樹脂を用いることを特徴とする請求項2に記載の半導体装置の製造方法。 With use wherein incompatible two or more resins, the advance one optionally after crosslinking the resin, then the other two or more glass transition point with the configuration to crosslink the resin the method of manufacturing a semiconductor device according to claim 2, characterized in that used as the resin having.
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