JP3128658B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ｄｙｎａｍ
ｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）並
びにＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）が組
み込まれた半導体装置に関する。将来、半導体装置に対
するユーザー側の要求は多岐に亙るようになると共にそ
れぞれについての数量は少なくなることが予想され、従
って、メーカー側としては多品種少量生産が必要になる
から、それに充分対応でき、且つ、製品受注から製品出
荷までの期間が短くて済むようにしなければならない。
ｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）並
びにＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）が組
み込まれた半導体装置に関する。将来、半導体装置に対
するユーザー側の要求は多岐に亙るようになると共にそ
れぞれについての数量は少なくなることが予想され、従
って、メーカー側としては多品種少量生産が必要になる
から、それに充分対応でき、且つ、製品受注から製品出
荷までの期間が短くて済むようにしなければならない。
【０００２】
【従来の技術】一般に、半導体装置では、メモリ系製品
とロジック系製品とがそれぞれ別個に作られていて、そ
のような半導体装置を用いる機器に於いては、メモリ系
製品とロジック系製品とをプリント基板に実装して完成
させるようにしている。この実装には、専門的な知識及
び技術が要求されるので、現在、それを行い得るのは、
前記した条件を満たすことができるユーザーか、或い
は、それを専業にしている企業など限られたものになっ
ている。
とロジック系製品とがそれぞれ別個に作られていて、そ
のような半導体装置を用いる機器に於いては、メモリ系
製品とロジック系製品とをプリント基板に実装して完成
させるようにしている。この実装には、専門的な知識及
び技術が要求されるので、現在、それを行い得るのは、
前記した条件を満たすことができるユーザーか、或い
は、それを専業にしている企業など限られたものになっ
ている。
【０００３】
【発明が解決しようとする課題】近年、メモリ系製品及
びロジック系製品は共に微細化に関して物理的限界に達
しようとしている。そのようになった場合、両者の性能
が向上することは殆ど期待できないことになる。従っ
て、今後は、メモリ系製品とロジック系製品とを如何に
効率良く組み合わせるかが問題であり、従って、メモリ
回路とロジック回路とを１チップに複合化する為の研究
・開発が重要になる。
びロジック系製品は共に微細化に関して物理的限界に達
しようとしている。そのようになった場合、両者の性能
が向上することは殆ど期待できないことになる。従っ
て、今後は、メモリ系製品とロジック系製品とを如何に
効率良く組み合わせるかが問題であり、従って、メモリ
回路とロジック回路とを１チップに複合化する為の研究
・開発が重要になる。
【０００４】このメモリ部分とロジック部分とが組み込
まれて１チップ化された半導体装置では、前記した実装
に関する専門的な知識及び技術を持たない一般の人々が
任意にその半導体装置を用いて機器を完成させることが
可能となり、その利用分野は大きく拡がることになる。
まれて１チップ化された半導体装置では、前記した実装
に関する専門的な知識及び技術を持たない一般の人々が
任意にその半導体装置を用いて機器を完成させることが
可能となり、その利用分野は大きく拡がることになる。
【０００５】ところで、その場合には、ユーザー側の要
求が種々雑多となり、個々の製品の数量は少なくなっ
て、少量多品種の生産が必要となる。従って、メーカー
側として、少量多品種の生産を急速に行い、受注から納
入までの期間を短くするには、製品の共通化を推進し、
分別は可能な限り後工程で行うようにする必要がある。
求が種々雑多となり、個々の製品の数量は少なくなっ
て、少量多品種の生産が必要となる。従って、メーカー
側として、少量多品種の生産を急速に行い、受注から納
入までの期間を短くするには、製品の共通化を推進し、
分別は可能な限り後工程で行うようにする必要がある。
【０００６】このような方向に沿う半導体装置として
は、従来に於いても、ゲート・アレイやスタンダード・
セルなどが存在するが、これ等は何れもロジック部分が
主であり、メモリ部分に対する考慮は殆どなされていな
いのが実情である。
は、従来に於いても、ゲート・アレイやスタンダード・
セルなどが存在するが、これ等は何れもロジック部分が
主であり、メモリ部分に対する考慮は殆どなされていな
いのが実情である。
【０００７】本発明は、ＤＲＡＭとＲＯＭとが組み込ま
れた半導体装置に於いて、全体としての記憶容量は一定
であるが、ＤＲＡＭとＲＯＭとの配分を任意に設定する
ことができるように、且つ、製品受注から製品出荷まで
の期間を短縮できるようにしようとする。
れた半導体装置に於いて、全体としての記憶容量は一定
であるが、ＤＲＡＭとＲＯＭとの配分を任意に設定する
ことができるように、且つ、製品受注から製品出荷まで
の期間を短縮できるようにしようとする。
【０００８】
【課題を解決するための手段】本発明に於いて、ゲート
・アレイやスタンダード・セルに於ける技術思想をメモ
リに採り入れた半導体装置を実現させるに際し、ＤＲＡ
ＭとＲＯＭを１チップ化することを狙いとしたが、その
理由は、ＤＲＡＭに於けるメモリ・セルが１トランジス
タ／１メモリ・キャパシタで構成され、その１トランジ
スタを利用すれば容易にＲＯＭを構成でき、しかも、Ｄ
ＲＡＭ及びＲＯＭに於ける情報読み出し方法を全く同一
にすることができることに依る。
・アレイやスタンダード・セルに於ける技術思想をメモ
リに採り入れた半導体装置を実現させるに際し、ＤＲＡ
ＭとＲＯＭを１チップ化することを狙いとしたが、その
理由は、ＤＲＡＭに於けるメモリ・セルが１トランジス
タ／１メモリ・キャパシタで構成され、その１トランジ
スタを利用すれば容易にＲＯＭを構成でき、しかも、Ｄ
ＲＡＭ及びＲＯＭに於ける情報読み出し方法を全く同一
にすることができることに依る。
【０００９】第１図はＤＲＡＭに於けるメモリ・セルを
説明する為の要部回路説明図を表している。図に於い
て、ＢＬはビット線、ＷＬはワード線、Ｑはゲート・ト
ランジスタ、ＭＣはメモリ・キャパシタをそれぞれ示し
ている。このメモリ・セルでは、ワード線ＷＬの選択に
応じてメモリ・キャパシタＭＣとビット線ＢＬとの間で
記憶情報の出し入れを行う。
説明する為の要部回路説明図を表している。図に於い
て、ＢＬはビット線、ＷＬはワード線、Ｑはゲート・ト
ランジスタ、ＭＣはメモリ・キャパシタをそれぞれ示し
ている。このメモリ・セルでは、ワード線ＷＬの選択に
応じてメモリ・キャパシタＭＣとビット線ＢＬとの間で
記憶情報の出し入れを行う。
【００１０】第１図について説明したＤＲＡＭは簡単な
改変をすることでＲＯＭとして動作させることができ
る。第２図は第１図のＤＲＡＭを利用したＲＯＭの一例
を説明する為の要部回路説明図を表し、第１図に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
改変をすることでＲＯＭとして動作させることができ
る。第２図は第１図のＤＲＡＭを利用したＲＯＭの一例
を説明する為の要部回路説明図を表し、第１図に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
【００１１】このＲＯＭでは、ゲート・トランジスタＱ
のチャネル領域にドーピングするか否かで閾値電圧Ｖth
を高低いずれかに設定することでプログラムし、且つ、
メモリ・キャパシタＭＣの蓄積電極に相当する箇所のレ
ベルを０〔Ｖ〕とすることでＲＯＭとしての動作をさせ
るようになっている。
のチャネル領域にドーピングするか否かで閾値電圧Ｖth
を高低いずれかに設定することでプログラムし、且つ、
メモリ・キャパシタＭＣの蓄積電極に相当する箇所のレ
ベルを０〔Ｖ〕とすることでＲＯＭとしての動作をさせ
るようになっている。
【００１２】第３図は第１図のＤＲＡＭを利用したＲＯ
Ｍの他の例を説明する為の要部回路説明図を表し、第１
図に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
Ｍの他の例を説明する為の要部回路説明図を表し、第１
図に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００１３】このＲＯＭでは、第２図について説明した
ＲＯＭとは異なり、ゲート・トランジスタＱの閾値電圧
Ｖthは全て低く設定しておき、且つ、メモリ・キャパシ
タＭＣの蓄積電極に相当する箇所を開放にするか、或い
は、０〔Ｖ〕にするかの設定を行うことでプログラム
し、ＲＯＭとしての動作をさせるようになっている。
ＲＯＭとは異なり、ゲート・トランジスタＱの閾値電圧
Ｖthは全て低く設定しておき、且つ、メモリ・キャパシ
タＭＣの蓄積電極に相当する箇所を開放にするか、或い
は、０〔Ｖ〕にするかの設定を行うことでプログラム
し、ＲＯＭとしての動作をさせるようになっている。
【００１４】前記したように、ＤＲＡＭはＲＯＭとして
の機能を包含しているので共通化することが可能であっ
て、特に、第３図について説明した回路構成のものが含
まれるのであるが、シールデッド・ビット線構成のＤＲ
ＡＭ、即ち、蓄積電極がビット線の下側に存在するＤＲ
ＡＭでは、蓄積電極を固定電位にするなどの手段を採る
ことで、記憶情報を意図的に固定化することができ、し
かも、その蓄積電極を形成するのは、ＤＲＡＭの製造工
程に於ける終りに近い段階であることから、受注から出
荷までの期間は短くすることが可能である。従って、シ
ールデッド・ビット線構成のＤＲＡＭ、及び、そのＤＲ
ＡＭから作成したＲＯＭに依って半導体装置を構成する
と多くの利点が得られる。
の機能を包含しているので共通化することが可能であっ
て、特に、第３図について説明した回路構成のものが含
まれるのであるが、シールデッド・ビット線構成のＤＲ
ＡＭ、即ち、蓄積電極がビット線の下側に存在するＤＲ
ＡＭでは、蓄積電極を固定電位にするなどの手段を採る
ことで、記憶情報を意図的に固定化することができ、し
かも、その蓄積電極を形成するのは、ＤＲＡＭの製造工
程に於ける終りに近い段階であることから、受注から出
荷までの期間は短くすることが可能である。従って、シ
ールデッド・ビット線構成のＤＲＡＭ、及び、そのＤＲ
ＡＭから作成したＲＯＭに依って半導体装置を構成する
と多くの利点が得られる。
【００１５】前記したようなことから、本発明に依る半
導体装置に於いては、（１）半導体基板（例えばｐ−シ
リコン半導体基板５１）に形成されたフィールド絶縁膜
（例えばフィールド絶縁膜５２）で絶縁分離された活性
領域にチャネル領域を挟んで設けられた一対の不純物領
域（例えばｎ+ −蓄積電極コンタクト領域５５並びにｎ
+ −ビット線コンタクト領域５６）と、前記チャネル領
域上に絶縁膜（例えばゲート絶縁膜５３）を介し形成さ
れて一方向に延在するワード線（例えばワード線５４）
と、前記一対の不純物領域のうちの一方と接続し且つ前
記一方向と直交する方向に延在するビット線（例えばビ
ット線５８）と、前記ビット線を覆う絶縁膜（例えば絶
縁膜５９）を貫通して前記一対の不純物領域のうちの他
方を表出させるコンタクト・ホール（例えば蓄積電極コ
ンタクト・ホール５９Ａ）とのそれぞれを共通に備えた
ＤＲＡＭ部分並びにＲＯＭ部分をもち、前記ＤＲＡＭ部
分は前記コンタクト・ホールを介して前記他方の不純物
領域と接続した蓄積電極（例えば蓄積電極６０）及び蓄
積電極を覆う誘電体膜（例えば絶縁膜６２）及び誘電体
膜を覆い一定電位に接続される対向電極（例えば対向電
極６４）からなるメモリ・キャパシタを備えてなるこ
と、前記ＲＯＭ部分は前記コンタクト・ホールを介して
前記他方の不純物領域と接続し且つ一定電位に接続され
るか或いは開放状態とするかで必要なプログラミングを
行う為の導電体層（例えば蓄積電極６１Ｓ或いは蓄積電
極６１Ｃ）を備えてなることを特徴とするか、或いは、
（２）前記（１）に於いて、構造が同一であるＤＲＡＭ
情報読み出し回路及びＲＯＭ情報読み出し回路を備えて
なることを特徴とする。
導体装置に於いては、（１）半導体基板（例えばｐ−シ
リコン半導体基板５１）に形成されたフィールド絶縁膜
（例えばフィールド絶縁膜５２）で絶縁分離された活性
領域にチャネル領域を挟んで設けられた一対の不純物領
域（例えばｎ+ −蓄積電極コンタクト領域５５並びにｎ
+ −ビット線コンタクト領域５６）と、前記チャネル領
域上に絶縁膜（例えばゲート絶縁膜５３）を介し形成さ
れて一方向に延在するワード線（例えばワード線５４）
と、前記一対の不純物領域のうちの一方と接続し且つ前
記一方向と直交する方向に延在するビット線（例えばビ
ット線５８）と、前記ビット線を覆う絶縁膜（例えば絶
縁膜５９）を貫通して前記一対の不純物領域のうちの他
方を表出させるコンタクト・ホール（例えば蓄積電極コ
ンタクト・ホール５９Ａ）とのそれぞれを共通に備えた
ＤＲＡＭ部分並びにＲＯＭ部分をもち、前記ＤＲＡＭ部
分は前記コンタクト・ホールを介して前記他方の不純物
領域と接続した蓄積電極（例えば蓄積電極６０）及び蓄
積電極を覆う誘電体膜（例えば絶縁膜６２）及び誘電体
膜を覆い一定電位に接続される対向電極（例えば対向電
極６４）からなるメモリ・キャパシタを備えてなるこ
と、前記ＲＯＭ部分は前記コンタクト・ホールを介して
前記他方の不純物領域と接続し且つ一定電位に接続され
るか或いは開放状態とするかで必要なプログラミングを
行う為の導電体層（例えば蓄積電極６１Ｓ或いは蓄積電
極６１Ｃ）を備えてなることを特徴とするか、或いは、
（２）前記（１）に於いて、構造が同一であるＤＲＡＭ
情報読み出し回路及びＲＯＭ情報読み出し回路を備えて
なることを特徴とする。
【００１６】
【作用】前記手段を採ることに依り、ＤＲＡＭ部分とＲ
ＯＭ部分との大部分が共通化されていて、ＤＲＡＭ部分
とＲＯＭ部分との作り分け、並びに、ＲＯＭ部分のプロ
グラミングは、ＤＲＡＭの製造工程に於ける終りに近い
蓄積電極作成の段階で行うことができるから、製品受注
から製品出荷までの期間は著しく短縮することができ、
また、全体としての記憶容量は一定であるが、ＤＲＡＭ
部分とＲＯＭ部分との配分は任意に設定することができ
る。
ＯＭ部分との大部分が共通化されていて、ＤＲＡＭ部分
とＲＯＭ部分との作り分け、並びに、ＲＯＭ部分のプロ
グラミングは、ＤＲＡＭの製造工程に於ける終りに近い
蓄積電極作成の段階で行うことができるから、製品受注
から製品出荷までの期間は著しく短縮することができ、
また、全体としての記憶容量は一定であるが、ＤＲＡＭ
部分とＲＯＭ部分との配分は任意に設定することができ
る。
【００１７】
【実施例】図４は本発明一実施例に於けるＤＲＡＭ部分
を説明する為の要部平面説明図を表している。図に於い
て、１は活性領域、２はコンタクト・ホール、１１，１
３，１５・・・・はワード線、１２，１４，１６・・・
・はビット線、３１，３２，３３・・・・は蓄積電極を
それぞれ示している。図では、絶縁膜などを省略して簡
明にしてはあるが、平面を透視した状態で表した場合、
重なりが多くて判り難いので、更に説明を付加する。活
性領域１は両端に鉤状部分をもって斜めに延在してい
る。蓄積電極３１・・・・は、下地のパターンが判り易
いように、メモリ・セル６個分のみを表してある。この
ＤＲＡＭに於けるメモリ・キャパシタも、当然、対向電
極が必要であって、実際には、蓄積電極３１・・・・の
上方に全面に亙って展延されているのであるが省略して
ある。
を説明する為の要部平面説明図を表している。図に於い
て、１は活性領域、２はコンタクト・ホール、１１，１
３，１５・・・・はワード線、１２，１４，１６・・・
・はビット線、３１，３２，３３・・・・は蓄積電極を
それぞれ示している。図では、絶縁膜などを省略して簡
明にしてはあるが、平面を透視した状態で表した場合、
重なりが多くて判り難いので、更に説明を付加する。活
性領域１は両端に鉤状部分をもって斜めに延在してい
る。蓄積電極３１・・・・は、下地のパターンが判り易
いように、メモリ・セル６個分のみを表してある。この
ＤＲＡＭに於けるメモリ・キャパシタも、当然、対向電
極が必要であって、実際には、蓄積電極３１・・・・の
上方に全面に亙って展延されているのであるが省略して
ある。
【００１８】図５は図４について説明したＤＲＡＭ部分
と共に組み込んであるＲＯＭ部分を説明する為の要部平
面説明図を表している。図に於いて、４１及び４２は孤
立して開放状態にある蓄積電極をそれぞれ示している。
実施例のＲＯＭ部分では、蓄積電極４１に関連するメモ
リ・セル及び蓄積電極４２に関連するメモリ・セルを除
く他のメモリ・セルの蓄積電極は、図に見られる蓄積電
極４１及び４２を囲む長方形の区画の外側全面に展延し
て共通接続された構成になっていて、メモリ・セル・ア
レイの外で外部端子に接続されて固定電位、例えば、５
〔Ｖ〕に保たれ、この構成並びに蓄積電極４１などが選
択的にフローティング状態になっていることに依ってプ
ログラムが行われている。
と共に組み込んであるＲＯＭ部分を説明する為の要部平
面説明図を表している。図に於いて、４１及び４２は孤
立して開放状態にある蓄積電極をそれぞれ示している。
実施例のＲＯＭ部分では、蓄積電極４１に関連するメモ
リ・セル及び蓄積電極４２に関連するメモリ・セルを除
く他のメモリ・セルの蓄積電極は、図に見られる蓄積電
極４１及び４２を囲む長方形の区画の外側全面に展延し
て共通接続された構成になっていて、メモリ・セル・ア
レイの外で外部端子に接続されて固定電位、例えば、５
〔Ｖ〕に保たれ、この構成並びに蓄積電極４１などが選
択的にフローティング状態になっていることに依ってプ
ログラムが行われている。
【００１９】図６乃至図１１は本発明一実施例を製造す
る場合に於けるＤＲＡＭ部分及びＲＯＭ部分に共通する
工程を説明する為の工程要所に於ける半導体装置の要部
切断側面図、図１２乃至図１４は実施例に於けるＤＲＡ
Ｍ部分の作成について説明する為の工程要所に於ける半
導体装置の要部切断側面図、図１５乃至図１７は実施例
に於けるＲＯＭ部分の作成について説明する為の工程要
所に於ける半導体装置の要部切断側面図をそれぞれ表
し、以下、これ等の図を参照しつつ詳細に説明する。
る場合に於けるＤＲＡＭ部分及びＲＯＭ部分に共通する
工程を説明する為の工程要所に於ける半導体装置の要部
切断側面図、図１２乃至図１４は実施例に於けるＤＲＡ
Ｍ部分の作成について説明する為の工程要所に於ける半
導体装置の要部切断側面図、図１５乃至図１７は実施例
に於けるＲＯＭ部分の作成について説明する為の工程要
所に於ける半導体装置の要部切断側面図をそれぞれ表
し、以下、これ等の図を参照しつつ詳細に説明する。
【００２０】図６参照 ６−（１） ＳｉＯ2 からなるパッド膜及びＳｉ3 Ｎ4 からなる耐酸
化性マスク膜を利用した選択的熱酸化法（例えば、ｌｏ
ｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ
法：ＬＯＣＯＳ法）を適用することに依り、ｐ−シリコ
ン半導体基板５１に厚さ例えば３０００〔Å〕のＳｉＯ
2 からなるフィールド絶縁膜５２を形成する。
化性マスク膜を利用した選択的熱酸化法（例えば、ｌｏ
ｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ
法：ＬＯＣＯＳ法）を適用することに依り、ｐ−シリコ
ン半導体基板５１に厚さ例えば３０００〔Å〕のＳｉＯ
2 からなるフィールド絶縁膜５２を形成する。
【００２１】図７参照 ７−（１） 耐酸化性マスク膜などを除去してｐ−シリコン半導体基
板５１に於ける活性領域を表出させてから、熱酸化法を
適用することに依り、厚さが例えば１００〔Å〕のＳｉ
Ｏ2 からなるゲート絶縁膜５３を形成する。 ７−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば１０００〔Å〕の多結晶シリコン膜を形成す
る。 ７−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、前記工程７−
（２）で形成した多結晶シリコン膜のパターニングを行
ってワード線５４を形成する。 ７−（４） イオン注入法を適用することに依り、 加速エネルギ：１０〔ｋｅＶ〕 ドーズ量：１×１０15〔cm-2〕 とし、Ａｓイオンの打ち込みを行ってｎ+ −蓄積電極コ
ンタクト領域５５、並びに、ｎ+ −ビット線コンタクト
領域５６を形成する。
板５１に於ける活性領域を表出させてから、熱酸化法を
適用することに依り、厚さが例えば１００〔Å〕のＳｉ
Ｏ2 からなるゲート絶縁膜５３を形成する。 ７−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば１０００〔Å〕の多結晶シリコン膜を形成す
る。 ７−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、前記工程７−
（２）で形成した多結晶シリコン膜のパターニングを行
ってワード線５４を形成する。 ７−（４） イオン注入法を適用することに依り、 加速エネルギ：１０〔ｋｅＶ〕 ドーズ量：１×１０15〔cm-2〕 とし、Ａｓイオンの打ち込みを行ってｎ+ −蓄積電極コ
ンタクト領域５５、並びに、ｎ+ −ビット線コンタクト
領域５６を形成する。
【００２２】図８参照 ８−（１） ＣＶＤ法を適用することに依り、厚さ例えば６００
〔Å〕のＳｉＯ2 からなる絶縁膜５７を形成する。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法を適用
することに依り、絶縁膜５７の選択的エッチングを行っ
てビット線コンタクト・ホール５７Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜５７を形成する。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法を適用
することに依り、絶縁膜５７の選択的エッチングを行っ
てビット線コンタクト・ホール５７Ａを形成する。
【００２３】図９参照 ９−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の多結晶シリコン膜を形成する。 ９−（２） イオン注入法を適用することに依り、 加速エネルギ：１０〔ｋｅＶ〕 ドーズ量を１×１０15〔cm-2〕 とし、前記工程９−（１）で形成した多結晶シリコン膜
にＰイオンの打ち込みを行う。 ９−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＷＳｉ膜を形成する。尚、ここで形成したＷＳ
ｉ膜と前記工程９−（１）で形成した多結晶シリコン膜
とはビット線となるべき導電膜であることから、図では
両者を一つの層で表してある。 ９−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、前記工程９−（３）及び９−（１）で
形成したＷＳｉ膜及び多結晶シリコン膜をパターニング
してビット線５８を形成する。
〔Å〕の多結晶シリコン膜を形成する。 ９−（２） イオン注入法を適用することに依り、 加速エネルギ：１０〔ｋｅＶ〕 ドーズ量を１×１０15〔cm-2〕 とし、前記工程９−（１）で形成した多結晶シリコン膜
にＰイオンの打ち込みを行う。 ９−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＷＳｉ膜を形成する。尚、ここで形成したＷＳ
ｉ膜と前記工程９−（１）で形成した多結晶シリコン膜
とはビット線となるべき導電膜であることから、図では
両者を一つの層で表してある。 ９−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、前記工程９−（３）及び９−（１）で
形成したＷＳｉ膜及び多結晶シリコン膜をパターニング
してビット線５８を形成する。
【００２４】図１０参照 １０−（１） ＣＶＤ法を適用することに依り、厚さ例えば６００
〔Å〕のＳｉＯ2 からなる絶縁膜５９を形成する。 １０−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法を適用
することに依り、絶縁膜５９の選択的エッチングを行っ
て蓄積電極コンタクト・ホール５９Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜５９を形成する。 １０−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法を適用
することに依り、絶縁膜５９の選択的エッチングを行っ
て蓄積電極コンタクト・ホール５９Ａを形成する。
【００２５】図１１参照 １１−（１） ＣＶＤ法を適用することに依り、厚さ例えば２０００
〔Å〕の多結晶シリコン膜を形成する。 １１−（２） イオン注入法を適用することに依り、 加速エネルギ：１０〔ｋｅＶ〕 ドーズ量を４×１０15〔cm-2〕 とし、前記工程１１−（１）で形成した多結晶シリコン
膜にＡｓイオンの打ち込みを行う。図６乃至図１１につ
いて説明した工程を経たウエハは、ユーザーからのオー
ダーを待つ為、その状態で保管される。
〔Å〕の多結晶シリコン膜を形成する。 １１−（２） イオン注入法を適用することに依り、 加速エネルギ：１０〔ｋｅＶ〕 ドーズ量を４×１０15〔cm-2〕 とし、前記工程１１−（１）で形成した多結晶シリコン
膜にＡｓイオンの打ち込みを行う。図６乃至図１１につ
いて説明した工程を経たウエハは、ユーザーからのオー
ダーを待つ為、その状態で保管される。
【００２６】さて、次に、ユーザーからのオーダーで半
導体装置を完成させるまでの工程を説明する。 図１２及び図１５参照 １２−（１） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、前記工程１１−（１）及び１１−
（２）に於いて形成した多結晶シリコン膜のパターニン
グを行って蓄積電極を形成するのであるが、ＤＲＡＭ部
分では、蓄積電極６０は全て孤立したパターンになって
いるが、ＲＯＭ部分では、孤立し且つ開放状態にある蓄
積電極６１Ｓ及び蓄積電極６１Ｓを除いた他の部分が共
通になっている蓄積電極６１Ｃからなるパターンになっ
ている。尚、ＲＯＭ部分に於ける孤立した蓄積電極６１
Ｓは例えば情報“０”に、そして、共通の蓄積電極６１
Ｃは例えば情報“１”に、それぞれ対応してプログラム
されているとする。
導体装置を完成させるまでの工程を説明する。 図１２及び図１５参照 １２−（１） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、前記工程１１−（１）及び１１−
（２）に於いて形成した多結晶シリコン膜のパターニン
グを行って蓄積電極を形成するのであるが、ＤＲＡＭ部
分では、蓄積電極６０は全て孤立したパターンになって
いるが、ＲＯＭ部分では、孤立し且つ開放状態にある蓄
積電極６１Ｓ及び蓄積電極６１Ｓを除いた他の部分が共
通になっている蓄積電極６１Ｃからなるパターンになっ
ている。尚、ＲＯＭ部分に於ける孤立した蓄積電極６１
Ｓは例えば情報“０”に、そして、共通の蓄積電極６１
Ｃは例えば情報“１”に、それぞれ対応してプログラム
されているとする。
【００２７】図１３及び図１６参照 １３−（１） ＣＶＤ法を適用することに依り、厚さ例えば１００
〔Å〕のＳｉ3 Ｎ4 からなる絶縁膜６２を形成する。 １３−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の多結晶シリコン膜を形成する。 １３−（３） 熱拡散法を適用することに依り、前記工程１３−（２）
で形成した多結晶シリコン膜に例えば１×１０21〔c
m-3〕のＰを拡散する。 １３−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、前記工程１３−（２）及び１３−
（３）に於いて形成した多結晶シリコン膜のパターニン
グを行って対向電極６４を形成する。
〔Å〕のＳｉ3 Ｎ4 からなる絶縁膜６２を形成する。 １３−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の多結晶シリコン膜を形成する。 １３−（３） 熱拡散法を適用することに依り、前記工程１３−（２）
で形成した多結晶シリコン膜に例えば１×１０21〔c
m-3〕のＰを拡散する。 １３−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、前記工程１３−（２）及び１３−
（３）に於いて形成した多結晶シリコン膜のパターニン
グを行って対向電極６４を形成する。
【００２８】図１４及び図１７参照 １４−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜６５を形成する。 １４−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００
〔Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ）膜６６を形成する。 １４−（３） ＢＰＳＧ膜６６をリフローして平坦化する為の熱処理を
行う。 １４−（４） スパッタリング法、並びに、リソグラフィ技術などを適
用することに依り、Ａｌからなる配線６７を形成する。 前記実施例に依れば、ＤＲＡＭ及びＲＯＭの各メモリ・
セルは終りに近い工程で製造されるようになっている。
然しながら、ＤＲＡＭとＲＯＭの情報読み出し手段が異
なる場合には、この後、情報読み出し回路を新たに形成
することが必要となり、受注から出荷までの期間を短縮
することができない。従って、ＤＲＡＭとＲＯＭの情報
読み出し回路が構成、配線など構造の全ての面で共通し
ていることが好ましいのであるが、通常、ＤＲＡＭの情
報読み出し回路とＲＯＭの情報読み出し回路とは別異の
構成になっている。然しながら、本発明では、ＤＲＡＭ
部分とＲＯＭ部分の情報読み出し回路の構成や配線など
構造の全ての面で同一のものを用いることが可能であ
り、次にそれを説明しよう。
〔Å〕のＳｉＯ2 からなる絶縁膜６５を形成する。 １４−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００
〔Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ）膜６６を形成する。 １４−（３） ＢＰＳＧ膜６６をリフローして平坦化する為の熱処理を
行う。 １４−（４） スパッタリング法、並びに、リソグラフィ技術などを適
用することに依り、Ａｌからなる配線６７を形成する。 前記実施例に依れば、ＤＲＡＭ及びＲＯＭの各メモリ・
セルは終りに近い工程で製造されるようになっている。
然しながら、ＤＲＡＭとＲＯＭの情報読み出し手段が異
なる場合には、この後、情報読み出し回路を新たに形成
することが必要となり、受注から出荷までの期間を短縮
することができない。従って、ＤＲＡＭとＲＯＭの情報
読み出し回路が構成、配線など構造の全ての面で共通し
ていることが好ましいのであるが、通常、ＤＲＡＭの情
報読み出し回路とＲＯＭの情報読み出し回路とは別異の
構成になっている。然しながら、本発明では、ＤＲＡＭ
部分とＲＯＭ部分の情報読み出し回路の構成や配線など
構造の全ての面で同一のものを用いることが可能であ
り、次にそれを説明しよう。
【００２９】図１８は図４乃至図１７について説明した
半導体装置に於けるＲＯＭ部分の一部に対応する要部等
価回路図である。図に於いて、Ｑ１及びＱ２はゲート・
トランジスタ、ＭＣ１及びＭＣ２はメモリ・キャパシ
タ、ＷＬ１及びＷＬ２はワード線、ＢＬはビット線、Ｓ
１及びＳ２はノード、ＶはノードＳ２に印加する電圧を
それぞれ示している。ここで、ゲート・トランジスタＱ
１の蓄積電極は孤立しているものであり、また、ゲート
・トランジスタＱ２の蓄積電極は共通になっていて、固
定された電圧Ｖが印加されるものとする。
半導体装置に於けるＲＯＭ部分の一部に対応する要部等
価回路図である。図に於いて、Ｑ１及びＱ２はゲート・
トランジスタ、ＭＣ１及びＭＣ２はメモリ・キャパシ
タ、ＷＬ１及びＷＬ２はワード線、ＢＬはビット線、Ｓ
１及びＳ２はノード、ＶはノードＳ２に印加する電圧を
それぞれ示している。ここで、ゲート・トランジスタＱ
１の蓄積電極は孤立しているものであり、また、ゲート
・トランジスタＱ２の蓄積電極は共通になっていて、固
定された電圧Ｖが印加されるものとする。
【００３０】図示のＲＯＭ部分の読み出し動作について
説明する。先ず、全ワード線をオン、全ビット線を０
〔Ｖ〕、Ｖ＝０〔Ｖ〕に設定した場合、Ｓ１＝０
〔Ｖ〕、Ｓ２＝０〔Ｖ〕となる。次いで、全ワード線を
オフ、Ｖ＝５〔Ｖ〕に設定すると、Ｓ１＝０〔Ｖ〕、Ｓ
２＝５〔Ｖ〕となる。この動作はＲＯＭ情報の読み出し
毎に行なって良いのであるが、チップ電源投入時に一回
行なうのみでも良い。さて、前記のような設定状態にし
てから、レファレンスのビット線／ＢＬも含めた全ビッ
ト線に於けるレベルＶBLを２．５〔Ｖ〕のフローティン
グとし、次いで、読み出したいメモリ・セルのワード
線、例えば、ワード線ＷＬ１をオンにする。すると、ワ
ード線ＷＬ１に関連するゲート・トランジスタＱ１が開
き、そして、Ｓ１＝０〔Ｖ〕であったから、ビット線Ｂ
ＬのレベルＶBLは、レファレンスであるビット線／ＢＬ
に於けるレベルＶBLである２．５〔Ｖ〕から僅かに（例
えば、０．３〔Ｖ〕程度）低下する。このようなビット
線ＢＬに於けるレベルＶBLの低下分を信号としてセンス
増幅器に入力して増幅する。
説明する。先ず、全ワード線をオン、全ビット線を０
〔Ｖ〕、Ｖ＝０〔Ｖ〕に設定した場合、Ｓ１＝０
〔Ｖ〕、Ｓ２＝０〔Ｖ〕となる。次いで、全ワード線を
オフ、Ｖ＝５〔Ｖ〕に設定すると、Ｓ１＝０〔Ｖ〕、Ｓ
２＝５〔Ｖ〕となる。この動作はＲＯＭ情報の読み出し
毎に行なって良いのであるが、チップ電源投入時に一回
行なうのみでも良い。さて、前記のような設定状態にし
てから、レファレンスのビット線／ＢＬも含めた全ビッ
ト線に於けるレベルＶBLを２．５〔Ｖ〕のフローティン
グとし、次いで、読み出したいメモリ・セルのワード
線、例えば、ワード線ＷＬ１をオンにする。すると、ワ
ード線ＷＬ１に関連するゲート・トランジスタＱ１が開
き、そして、Ｓ１＝０〔Ｖ〕であったから、ビット線Ｂ
ＬのレベルＶBLは、レファレンスであるビット線／ＢＬ
に於けるレベルＶBLである２．５〔Ｖ〕から僅かに（例
えば、０．３〔Ｖ〕程度）低下する。このようなビット
線ＢＬに於けるレベルＶBLの低下分を信号としてセンス
増幅器に入力して増幅する。
【００３１】図１９は本発明で利用したセンス増幅器の
要部回路説明図であり、従来から多用されているものの
一つである。図に於いて、Ｑ３，Ｑ４，Ｑ６はｎチャネ
ル・トランジスタ、Ｑ５，Ｑ７，Ｑ８はｐチャネル・ト
ランジスタ、ＢＬ及び／ＢＬはビット線、Ｓ３及びＳ４
はノード、φ１はｎチャネル・トランジスタＱ６をオン
にする信号、φ２はｐチャネル・トランジスタＱ８をオ
ンにする信号、ＶCCは正側電源レベル、ＶSSは接地側電
源レベルをそれぞれ示している。ここで、図示例の場
合、φ１＝５〔Ｖ〕、φ２＝０〔Ｖ〕、ＶCC＝５
〔Ｖ〕、ＶSS＝０〔Ｖ〕であるとする。
要部回路説明図であり、従来から多用されているものの
一つである。図に於いて、Ｑ３，Ｑ４，Ｑ６はｎチャネ
ル・トランジスタ、Ｑ５，Ｑ７，Ｑ８はｐチャネル・ト
ランジスタ、ＢＬ及び／ＢＬはビット線、Ｓ３及びＳ４
はノード、φ１はｎチャネル・トランジスタＱ６をオン
にする信号、φ２はｐチャネル・トランジスタＱ８をオ
ンにする信号、ＶCCは正側電源レベル、ＶSSは接地側電
源レベルをそれぞれ示している。ここで、図示例の場
合、φ１＝５〔Ｖ〕、φ２＝０〔Ｖ〕、ＶCC＝５
〔Ｖ〕、ＶSS＝０〔Ｖ〕であるとする。
【００３２】図２０は図１８に見られるＲＯＭ部分に於
けるゲート・トランジスタＱ１に関連するメモリ・セ
ル、即ち、孤立した蓄積電極をもつメモリ・セルの記憶
情報を図１９に見られるセンス増幅器でセンスした場合
に於けるビット線ＢＬ及び／ＢＬに於けるレベルの推移
を表す線図であり、縦軸にはビット線に於けるレベルＶ
BLを、横軸には時間をそれぞれ採ってある。図から明ら
かなように、先ず、図１８に見られるワード線ＷＬ１が
オンになるとビット線ＢＬに於けるレベルＶBLが僅かに
低下し、且つ、レファレンスのビット線／ＢＬに於ける
レベルＶBLは２．５〔Ｖ〕で変わらず、そのような信号
が図１９のセンス増幅器に入力された場合、ノードＳ３
はロー・レベル（“Ｌ”レベル）、ノードＳ４はハイ・
レベル（“Ｈ”レベル）であり、従って、ｎチャネル・
トランジスタＱ３はオン、ｐチャネル・トランジスタＱ
６はオフ、ｎチャネル・トランジスタＱ４はオフ、ｐチ
ャネル・トランジスタＱ７はオンであって、そこで信号
φ１が加わってｎチャネル・トランジスタＱ５がオンに
なると、ビット線ＢＬのレベルは更に０〔Ｖ〕にまで低
下し、そして、信号φ２が加わってｐチャネル・トラン
ジスタＱ８がオンになると、ビット線／ＢＬのレベルは
５〔Ｖ〕にまで上昇する。そこで、センス増幅器から
は、ビット線ＢＬに於けるレベルである０〔Ｖ〕をデー
タ“０”として出力する。
けるゲート・トランジスタＱ１に関連するメモリ・セ
ル、即ち、孤立した蓄積電極をもつメモリ・セルの記憶
情報を図１９に見られるセンス増幅器でセンスした場合
に於けるビット線ＢＬ及び／ＢＬに於けるレベルの推移
を表す線図であり、縦軸にはビット線に於けるレベルＶ
BLを、横軸には時間をそれぞれ採ってある。図から明ら
かなように、先ず、図１８に見られるワード線ＷＬ１が
オンになるとビット線ＢＬに於けるレベルＶBLが僅かに
低下し、且つ、レファレンスのビット線／ＢＬに於ける
レベルＶBLは２．５〔Ｖ〕で変わらず、そのような信号
が図１９のセンス増幅器に入力された場合、ノードＳ３
はロー・レベル（“Ｌ”レベル）、ノードＳ４はハイ・
レベル（“Ｈ”レベル）であり、従って、ｎチャネル・
トランジスタＱ３はオン、ｐチャネル・トランジスタＱ
６はオフ、ｎチャネル・トランジスタＱ４はオフ、ｐチ
ャネル・トランジスタＱ７はオンであって、そこで信号
φ１が加わってｎチャネル・トランジスタＱ５がオンに
なると、ビット線ＢＬのレベルは更に０〔Ｖ〕にまで低
下し、そして、信号φ２が加わってｐチャネル・トラン
ジスタＱ８がオンになると、ビット線／ＢＬのレベルは
５〔Ｖ〕にまで上昇する。そこで、センス増幅器から
は、ビット線ＢＬに於けるレベルである０〔Ｖ〕をデー
タ“０”として出力する。
【００３３】次に、図１８に見られるＲＯＭ部分に於け
るワード線ＷＬ２をオンにした場合について説明する。
この場合、ワード線ＷＬ２に関連するゲート・トランジ
スタＱ２が開き、そして、Ｓ２＝０〔Ｖ〕であったか
ら、ビット線ＢＬのレベルＶBLは、レファレンスである
ビット線／ＢＬに於けるレベルＶBLである２．５〔Ｖ〕
から僅かに上昇する。このようなビット線ＢＬに於ける
レベルＶBLの上昇分を信号として、前記と同様、図１９
に見られるセンス増幅器に入力して増幅する。
るワード線ＷＬ２をオンにした場合について説明する。
この場合、ワード線ＷＬ２に関連するゲート・トランジ
スタＱ２が開き、そして、Ｓ２＝０〔Ｖ〕であったか
ら、ビット線ＢＬのレベルＶBLは、レファレンスである
ビット線／ＢＬに於けるレベルＶBLである２．５〔Ｖ〕
から僅かに上昇する。このようなビット線ＢＬに於ける
レベルＶBLの上昇分を信号として、前記と同様、図１９
に見られるセンス増幅器に入力して増幅する。
【００３４】図２１は図１８に見られるＲＯＭ部分に於
けるゲート・トランジスタＱ２に関連するメモリ・セ
ル、即ち、共通した蓄積電極をもつメモリ・セルの記憶
情報を図１９に見られるセンス増幅器でセンスした場合
に於けるビット線ＢＬ及び／ＢＬに於けるレベルの推移
を表す線図であり、縦軸にはビット線に於けるレベルＶ
BLを、横軸には時間をそれぞれ採ってある。図から明ら
かなように、この場合は図２０の場合と全く逆であっ
て、ワード線ＷＬ２がオンになるとビット線ＢＬに於け
るレベルＶBLが僅かに上昇し、且つ、レファレンスのビ
ット線／ＢＬに於けるレベルＶBLは２．５〔Ｖ〕で変わ
らず、そのような信号が図１９のセンス増幅器に入力さ
れた場合、信号φ１及びφ２に依るセンス増幅器の動作
で、ビット線ＢＬのレベルは５〔Ｖ〕まで上昇し、ビッ
ト線／ＢＬのレベルは０〔Ｖ〕まで低下するものであ
る。そこで、センス増幅器からは、ビット線ＢＬに於け
るレベルである５〔Ｖ〕をデータ“１”として出力す
る。
けるゲート・トランジスタＱ２に関連するメモリ・セ
ル、即ち、共通した蓄積電極をもつメモリ・セルの記憶
情報を図１９に見られるセンス増幅器でセンスした場合
に於けるビット線ＢＬ及び／ＢＬに於けるレベルの推移
を表す線図であり、縦軸にはビット線に於けるレベルＶ
BLを、横軸には時間をそれぞれ採ってある。図から明ら
かなように、この場合は図２０の場合と全く逆であっ
て、ワード線ＷＬ２がオンになるとビット線ＢＬに於け
るレベルＶBLが僅かに上昇し、且つ、レファレンスのビ
ット線／ＢＬに於けるレベルＶBLは２．５〔Ｖ〕で変わ
らず、そのような信号が図１９のセンス増幅器に入力さ
れた場合、信号φ１及びφ２に依るセンス増幅器の動作
で、ビット線ＢＬのレベルは５〔Ｖ〕まで上昇し、ビッ
ト線／ＢＬのレベルは０〔Ｖ〕まで低下するものであ
る。そこで、センス増幅器からは、ビット線ＢＬに於け
るレベルである５〔Ｖ〕をデータ“１”として出力す
る。
【００３５】図２２は図４乃至図１７について説明した
半導体装置に於けるＤＲＡＭ部分の一部に対応する要部
等価回路図であり、図１８に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。図
に於いて、Ｑ９及びＱ１０はゲート・トランジスタ、Ｍ
Ｃ３及びＭＣ４はメモリ・キャパシタ、ＷＬ３及びＷＬ
４はワード線、ＢＬはビット線、Ｓ５及びＳ６はノード
をそれぞれ示している。一般に、ＤＲＡＭに於いては、
ゲート・トランジスタ及びメモリ・キャパシタのノード
に於けるレベルは、メモリ・キャパシタに対する書き込
み情報の如何に依って変わる、即ち、図示のＤＲＡＭ部
分に於いては、ノードＳ５に於けるレベルはメモリ・キ
ャパシタＭＣ３に対する書き込み情報に依って、そし
て、ノードＳ６に於けるレベルはメモリ・キャパシタＭ
Ｃ４に対する書き込み情報に依存して、それぞれ０
〔Ｖ〕になったり、或いは、５〔Ｖ〕になったりする。
従って、０〔Ｖ〕になった場合には、前記ＲＯＭ部分の
動作説明に於いて、ノードＳ１に関連するメモリ・セル
と全く同じ動作をすることになり、また、５〔Ｖ〕にな
った場合には、ノードＳ２に関連するメモリ・セルと全
く同じ動作をすることになるものである。
半導体装置に於けるＤＲＡＭ部分の一部に対応する要部
等価回路図であり、図１８に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。図
に於いて、Ｑ９及びＱ１０はゲート・トランジスタ、Ｍ
Ｃ３及びＭＣ４はメモリ・キャパシタ、ＷＬ３及びＷＬ
４はワード線、ＢＬはビット線、Ｓ５及びＳ６はノード
をそれぞれ示している。一般に、ＤＲＡＭに於いては、
ゲート・トランジスタ及びメモリ・キャパシタのノード
に於けるレベルは、メモリ・キャパシタに対する書き込
み情報の如何に依って変わる、即ち、図示のＤＲＡＭ部
分に於いては、ノードＳ５に於けるレベルはメモリ・キ
ャパシタＭＣ３に対する書き込み情報に依って、そし
て、ノードＳ６に於けるレベルはメモリ・キャパシタＭ
Ｃ４に対する書き込み情報に依存して、それぞれ０
〔Ｖ〕になったり、或いは、５〔Ｖ〕になったりする。
従って、０〔Ｖ〕になった場合には、前記ＲＯＭ部分の
動作説明に於いて、ノードＳ１に関連するメモリ・セル
と全く同じ動作をすることになり、また、５〔Ｖ〕にな
った場合には、ノードＳ２に関連するメモリ・セルと全
く同じ動作をすることになるものである。
【００３６】前記したところから明らかであるが、本発
明に依る半導体装置に於いて、ＲＯＭ部分に於ける情報
の読み出し方法は、ＤＲＡＭ部分に於ける情報の読み出
し方法と全く同じである。これは、センス増幅器など、
メモリ・セルの周辺回路まで含めて、ＤＲＡＭ部分とＲ
ＯＭ部分のパターンを共通化できることを意味している
ものである。
明に依る半導体装置に於いて、ＲＯＭ部分に於ける情報
の読み出し方法は、ＤＲＡＭ部分に於ける情報の読み出
し方法と全く同じである。これは、センス増幅器など、
メモリ・セルの周辺回路まで含めて、ＤＲＡＭ部分とＲ
ＯＭ部分のパターンを共通化できることを意味している
ものである。
【００３７】
【発明の効果】本発明に依る半導体装置に於いては、チ
ャネル領域を挟んで設けられた一対の不純物領域と、チ
ャネル領域上に絶縁膜を介し形成されて一方向に延在す
るワード線と、一方の不純物領域と接続し且つ一方向と
直交する方向に延在するビット線と、ビット線を覆う絶
縁膜を貫通して他方の不純物領域を表出させるコンタク
ト・ホールとを備えたＤＲＡＭ部分とＲＯＭ部分をも
ち、ＤＲＡＭ部分は他方の不純物領域と接続した蓄積電
極及び蓄積電極を覆う誘電体膜及び誘電体膜を覆い一定
電位に接続される対向電極からなるメモリ・キャパシタ
を備え、ＲＯＭ部分は他方の不純物領域と接続し且つ一
定電位に接続されるか或いは開放状態とするかでプログ
ラミングする導電体層を備えている。
ャネル領域を挟んで設けられた一対の不純物領域と、チ
ャネル領域上に絶縁膜を介し形成されて一方向に延在す
るワード線と、一方の不純物領域と接続し且つ一方向と
直交する方向に延在するビット線と、ビット線を覆う絶
縁膜を貫通して他方の不純物領域を表出させるコンタク
ト・ホールとを備えたＤＲＡＭ部分とＲＯＭ部分をも
ち、ＤＲＡＭ部分は他方の不純物領域と接続した蓄積電
極及び蓄積電極を覆う誘電体膜及び誘電体膜を覆い一定
電位に接続される対向電極からなるメモリ・キャパシタ
を備え、ＲＯＭ部分は他方の不純物領域と接続し且つ一
定電位に接続されるか或いは開放状態とするかでプログ
ラミングする導電体層を備えている。
【００３８】前記構成を採ることに依り、ＤＲＡＭ部分
とＲＯＭ部分との大部分が共通化されていて、ＤＲＡＭ
部分とＲＯＭ部分との作り分け、並びに、ＲＯＭ部分の
プログラミングは、ＤＲＡＭの製造工程に於ける終りに
近い蓄積電極作成の段階で行うことができるから、製品
受注から製品出荷までの期間は著しく短縮することがで
き、また、全体としての記憶容量は一定であるが、ＤＲ
ＡＭ部分とＲＯＭ部分との配分は任意に設定することが
できる。
とＲＯＭ部分との大部分が共通化されていて、ＤＲＡＭ
部分とＲＯＭ部分との作り分け、並びに、ＲＯＭ部分の
プログラミングは、ＤＲＡＭの製造工程に於ける終りに
近い蓄積電極作成の段階で行うことができるから、製品
受注から製品出荷までの期間は著しく短縮することがで
き、また、全体としての記憶容量は一定であるが、ＤＲ
ＡＭ部分とＲＯＭ部分との配分は任意に設定することが
できる。
【図１】ＤＲＡＭに於けるメモリ・セルを説明する為の
要部回路説明図である。
要部回路説明図である。
【図２】ＤＲＡＭを利用したＲＯＭの一例を説明する為
の要部回路説明図である。
の要部回路説明図である。
【図３】ＤＲＡＭを利用したＲＯＭの他の例を説明する
為の要部回路説明図である。
為の要部回路説明図である。
【図４】実施例に於けるＤＲＡＭ部分を説明する為の要
部平面説明図である。
部平面説明図である。
【図５】ＤＲＡＭ部分と共に組み込んであるＲＯＭ部分
を説明する為の要部平面説明図である。
を説明する為の要部平面説明図である。
【図６】実施例を製造する場合に於けるＤＲＡＭ部分及
びＲＯＭ部分に共通する工程を説明する為の工程要所に
於ける半導体装置の要部切断側面図である。
びＲＯＭ部分に共通する工程を説明する為の工程要所に
於ける半導体装置の要部切断側面図である。
【図７】実施例を製造する場合に於けるＤＲＡＭ部分及
びＲＯＭ部分に共通する工程を説明する為の工程要所に
於ける半導体装置の要部切断側面図である。
びＲＯＭ部分に共通する工程を説明する為の工程要所に
於ける半導体装置の要部切断側面図である。
【図８】実施例を製造する場合に於けるＤＲＡＭ部分及
びＲＯＭ部分に共通する工程を説明する為の工程要所に
於ける半導体装置の要部切断側面図である。
びＲＯＭ部分に共通する工程を説明する為の工程要所に
於ける半導体装置の要部切断側面図である。
【図９】実施例を製造する場合に於けるＤＲＡＭ部分及
びＲＯＭ部分に共通する工程を説明する為の工程要所に
於ける半導体装置の要部切断側面図である。
びＲＯＭ部分に共通する工程を説明する為の工程要所に
於ける半導体装置の要部切断側面図である。
【図１０】実施例を製造する場合に於けるＤＲＡＭ部分
及びＲＯＭ部分に共通する工程を説明する為の工程要所
に於ける半導体装置の要部切断側面図である。
及びＲＯＭ部分に共通する工程を説明する為の工程要所
に於ける半導体装置の要部切断側面図である。
【図１１】実施例を製造する場合に於けるＤＲＡＭ部分
及びＲＯＭ部分に共通する工程を説明する為の工程要所
に於ける半導体装置の要部切断側面図である。
及びＲＯＭ部分に共通する工程を説明する為の工程要所
に於ける半導体装置の要部切断側面図である。
【図１２】実施例に於けるＤＲＡＭ部分の作成について
説明する為の工程要所に於ける半導体装置の要部切断側
面図である。
説明する為の工程要所に於ける半導体装置の要部切断側
面図である。
【図１３】実施例に於けるＤＲＡＭ部分の作成について
説明する為の工程要所に於ける半導体装置の要部切断側
面図である。
説明する為の工程要所に於ける半導体装置の要部切断側
面図である。
【図１４】実施例に於けるＤＲＡＭ部分の作成について
説明する為の工程要所に於ける半導体装置の要部切断側
面図である。
説明する為の工程要所に於ける半導体装置の要部切断側
面図である。
【図１５】実施例に於けるＲＯＭ部分の作成について説
明する為の工程要所に於ける半導体装置の要部切断側面
図である。
明する為の工程要所に於ける半導体装置の要部切断側面
図である。
【図１６】実施例に於けるＲＯＭ部分の作成について説
明する為の工程要所に於ける半導体装置の要部切断側面
図である。
明する為の工程要所に於ける半導体装置の要部切断側面
図である。
【図１７】実施例に於けるＲＯＭ部分の作成について説
明する為の工程要所に於ける半導体装置の要部切断側面
図である。
明する為の工程要所に於ける半導体装置の要部切断側面
図である。
【図１８】図４乃至図１７について説明した半導体装置
に於けるＲＯＭ部分の一部に対応する要部等価回路図で
ある。
に於けるＲＯＭ部分の一部に対応する要部等価回路図で
ある。
【図１９】本発明で利用したセンス増幅器の要部回路説
明図である。
明図である。
【図２０】ＲＯＭの読み出し時に於けるビット線ＢＬ及
び／ＢＬに於けるレベルの推移を表す線図である。
び／ＢＬに於けるレベルの推移を表す線図である。
【図２１】ＲＯＭの読み出し時に於けるビット線ＢＬ及
び／ＢＬに於けるレベルの推移を表す線図である。
び／ＢＬに於けるレベルの推移を表す線図である。
【図２２】図４乃至図１７について説明した半導体装置
に於けるＤＲＡＭ部分の一部に対応する要部等価回路図
である。
に於けるＤＲＡＭ部分の一部に対応する要部等価回路図
である。
１ 活性領域 ２ コンタクト・ホール １１ ワード線 １３ ワード線 １５ ワード線 １２ ビット線 １４ ビット線 １６ ビット線 ３１ 蓄積電極 ３２ 蓄積電極 ３３ 蓄積電極 ３４ 蓄積電極 ３５ 蓄積電極 ３６ 蓄積電極 ４１ 開放状態にある蓄積電極 ４２ 開放状態にある蓄積電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/112 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099 G11C 14/00 G11C 17/00 H01L 21/8242 H01L 21/8246 H01L 27/108 H01L 27/112 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (2)
- 【請求項１】半導体基板に形成されたフィールド絶縁膜
で絶縁分離された活性領域にチャネル領域を挟んで設け
られた一対の不純物領域と、 前記チャネル領域上に絶縁膜を介し形成されて一方向に
延在するワード線と、 前記一対の不純物領域のうちの一方と接続し且つ前記一
方向と直交する方向に延在するビット線と、 前記ビット線を覆う絶縁膜を貫通して前記一対の不純物
領域のうちの他方を表出させるコンタクト・ホールとの
それぞれを共通に備えたＤＲＡＭ部分並びにＲＯＭ部分
をもち、 前記ＤＲＡＭ部分は前記コンタクト・ホールを介して前
記他方の不純物領域と接続した蓄積電極及び蓄積電極を
覆う誘電体膜及び誘電体膜を覆い一定電位に接続される
対向電極からなるメモリ・キャパシタを備えてなるこ
と、 前記ＲＯＭ部分は前記コンタクト・ホールを介して前記
他方の不純物領域と接続し且つ一定電位に接続されるか
或いは開放状態とするかで必要なプログラミングを行う
為の導電体層を備えてなることを特徴とする半導体装
置。 - 【請求項２】構造が同一であるＤＲＡＭ情報読み出し回
路及びＲＯＭ情報読み出し回路を備えてなることを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14870691A JP3128658B2 (ja) | 1991-06-20 | 1991-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14870691A JP3128658B2 (ja) | 1991-06-20 | 1991-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120889A JPH05120889A (ja) | 1993-05-18 |
| JP3128658B2 true JP3128658B2 (ja) | 2001-01-29 |
Family
ID=15458779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14870691A Expired - Fee Related JP3128658B2 (ja) | 1991-06-20 | 1991-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128658B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606193A (en) * | 1994-10-03 | 1997-02-25 | Sharp Kabushiki Kaisha | DRAM and MROM cells with similar structure |
-
1991
- 1991-06-20 JP JP14870691A patent/JP3128658B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05120889A (ja) | 1993-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001017 |
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