JP3119007B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3119007B2 JP3119007B2 JP05014336A JP1433693A JP3119007B2 JP 3119007 B2 JP3119007 B2 JP 3119007B2 JP 05014336 A JP05014336 A JP 05014336A JP 1433693 A JP1433693 A JP 1433693A JP 3119007 B2 JP3119007 B2 JP 3119007B2
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- insulating film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に半導
体装置の多層配線間のアンチヒューズの製造方法に関す
る。
体装置の多層配線間のアンチヒューズの製造方法に関す
る。
【０００２】近年の半導体装置には、高集積化、高機能
化が要求されている。それに応じて工程の増加が必要と
なっている。その為、設計から製造までに要する期間が
長くなるという問題を生じていた。
化が要求されている。それに応じて工程の増加が必要と
なっている。その為、設計から製造までに要する期間が
長くなるという問題を生じていた。
【０００３】その対策として、素子の形成や配線の接続
を事前に済ませておき、設計に応じて素子の特性や構造
を変えることにより所要の半導体装置を製造することが
考えられる。
を事前に済ませておき、設計に応じて素子の特性や構造
を変えることにより所要の半導体装置を製造することが
考えられる。
【０００４】それを実現する方法としてヒューズ切断の
手段があるが、上記の要求に応えるために、事前では絶
縁または高抵抗状態で素子を配線に接続しておいて、後
に設計に応じて低抵抗にする手段（以下アンチヒューズ
と称する）を用いる必要がある。
手段があるが、上記の要求に応えるために、事前では絶
縁または高抵抗状態で素子を配線に接続しておいて、後
に設計に応じて低抵抗にする手段（以下アンチヒューズ
と称する）を用いる必要がある。
【０００５】
【従来の技術】図４は従来の説明図である。図におい
て、21はSi基板、22は下地絶縁膜、23は下層配線膜、24
は絶縁膜、25はコンタクト窓、26はα−Si層、27は上層
配線膜である。
て、21はSi基板、22は下地絶縁膜、23は下層配線膜、24
は絶縁膜、25はコンタクト窓、26はα−Si層、27は上層
配線膜である。
【０００６】従来の多層配線間のアンチヒューズ28にお
いては、下層配線膜23、或いはSi基板21上の絶縁膜24に
コンタクト窓25を開けた後、アモルファス・シリコン
（α−Si）層26をコンタクト窓25を埋めてSi基板21上に
被覆し、アンチヒューズ28を形成したいコンタクト窓25
を覆うようにパターニングする。
いては、下層配線膜23、或いはSi基板21上の絶縁膜24に
コンタクト窓25を開けた後、アモルファス・シリコン
（α−Si）層26をコンタクト窓25を埋めてSi基板21上に
被覆し、アンチヒューズ28を形成したいコンタクト窓25
を覆うようにパターニングする。
【０００７】その後、アルミニウム（Al）を被覆しパタ
ーニングして上層配線を形成する。このアンチヒューズ
28は、或る電圧（以下書込み電圧）で電流を一定時間流
すとジュール熱によってアニールされ、α−Si層が多結
晶シリコン（ポリSi）に相転移し、絶縁破壊が無い時、
書込み電圧より小さい或る電圧（以下使用電圧）でのリ
ーク電流を一定以下に抑えなければならない。
ーニングして上層配線を形成する。このアンチヒューズ
28は、或る電圧（以下書込み電圧）で電流を一定時間流
すとジュール熱によってアニールされ、α−Si層が多結
晶シリコン（ポリSi）に相転移し、絶縁破壊が無い時、
書込み電圧より小さい或る電圧（以下使用電圧）でのリ
ーク電流を一定以下に抑えなければならない。
【０００８】ところが、書込み電圧を低くするために
は、ドープ量を増やすか、α−Si層を薄くし、抵抗値を
下げなければならないが、これはリーク電流の増加につ
ながっていた。
は、ドープ量を増やすか、α−Si層を薄くし、抵抗値を
下げなければならないが、これはリーク電流の増加につ
ながっていた。
【０００９】
【発明が解決しようとする課題】従って、書込み電圧と
使用電圧が仕様として決められて居るとき、ある使用電
圧ではリーク電流を抑えることが出来ず、アンチヒュー
ズの機能を果たさないといった問題を生じていた。
使用電圧が仕様として決められて居るとき、ある使用電
圧ではリーク電流を抑えることが出来ず、アンチヒュー
ズの機能を果たさないといった問題を生じていた。
【００１０】本発明は、以上の点を鑑み、書込み電圧印
加時には、より多くの電流が流れ、使用電圧時には、よ
り少ない電流が流れるような機構をα−Si層内に導入す
ることを目的とする。
加時には、より多くの電流が流れ、使用電圧時には、よ
り少ない電流が流れるような機構をα−Si層内に導入す
ることを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板、２は下地絶縁
膜、３は下層配線膜、４は絶縁膜、５はコンタクト窓、
６は一導電形α−Si層、７は反対導電形α−Si層、８は
サイドウォール絶縁膜、９は上層配線膜、10はアンチヒ
ューズである。
図である。図において，１は半導体基板、２は下地絶縁
膜、３は下層配線膜、４は絶縁膜、５はコンタクト窓、
６は一導電形α−Si層、７は反対導電形α−Si層、８は
サイドウォール絶縁膜、９は上層配線膜、10はアンチヒ
ューズである。
【００１２】上記の問題点は、アンチヒューズの材料で
あるα−Si層内にｐｎ接合を導入して、ダイオードとし
ての機能を持たせると良い。即ち、本発明の目的は、半
導体基板１上の下層配線膜３に被覆した絶縁膜４にコン
タクト窓５を開け、コンタクト窓５内に非導電性のアン
チヒューズ10を埋め込み、絶縁膜４上に上層配線膜８を
形成した後、アンチヒューズ10を介して、上層配線膜９
と下層配線膜３間に電流を流して、アンチヒューズ10を
局所的に加熱して導電性に変換する構造の半導体装置の
アンチヒューズ10において、図１に示すように、アンチ
ヒューズ10が一導電形アモルファスシリコン層６と反対
導電形アモルファスシリコン層７の二層からなり、ｐｎ
接合を有してしていることにより、また、半導体基板１
上、或いは該半導体基板１上の絶縁膜２上に下層配線膜
３を形成する工程と、該下層配線膜３を覆って、該半導
体基板１上に絶縁膜４を被覆する工程と、該絶縁膜４に
下層配線膜３と上層配線膜８とを導通させるためのコン
タクト窓５を開口する工程と、該半導体基板１上に一導
電型アモルファスシリコン層６と反対導電型アモルファ
スシリコン層７とを積層する工程と、該アンチヒューズ
10を形成するコンタクト窓５領域に該一導電型アモルフ
ァスシリコン層６と反対導電型アモルファスシリコン層
７とのアンチヒューズ10をパターニングする工程と、該
半導体基板１上に絶縁膜を被覆し、異方性ドライエッチ
ングを行って、該アンチヒューズ10の側壁にサイドウォ
ール絶縁膜８を形成する工程と、該半導体基板１上に上
層配線膜９を形成する工程とを含むことにより達成され
る。
あるα−Si層内にｐｎ接合を導入して、ダイオードとし
ての機能を持たせると良い。即ち、本発明の目的は、半
導体基板１上の下層配線膜３に被覆した絶縁膜４にコン
タクト窓５を開け、コンタクト窓５内に非導電性のアン
チヒューズ10を埋め込み、絶縁膜４上に上層配線膜８を
形成した後、アンチヒューズ10を介して、上層配線膜９
と下層配線膜３間に電流を流して、アンチヒューズ10を
局所的に加熱して導電性に変換する構造の半導体装置の
アンチヒューズ10において、図１に示すように、アンチ
ヒューズ10が一導電形アモルファスシリコン層６と反対
導電形アモルファスシリコン層７の二層からなり、ｐｎ
接合を有してしていることにより、また、半導体基板１
上、或いは該半導体基板１上の絶縁膜２上に下層配線膜
３を形成する工程と、該下層配線膜３を覆って、該半導
体基板１上に絶縁膜４を被覆する工程と、該絶縁膜４に
下層配線膜３と上層配線膜８とを導通させるためのコン
タクト窓５を開口する工程と、該半導体基板１上に一導
電型アモルファスシリコン層６と反対導電型アモルファ
スシリコン層７とを積層する工程と、該アンチヒューズ
10を形成するコンタクト窓５領域に該一導電型アモルフ
ァスシリコン層６と反対導電型アモルファスシリコン層
７とのアンチヒューズ10をパターニングする工程と、該
半導体基板１上に絶縁膜を被覆し、異方性ドライエッチ
ングを行って、該アンチヒューズ10の側壁にサイドウォ
ール絶縁膜８を形成する工程と、該半導体基板１上に上
層配線膜９を形成する工程とを含むことにより達成され
る。
【００１３】
【作用】本発明では、図１に示すように、アンチヒュー
ズ10はｎ型α−Si層６とｐ型α−Si層７との二層がその
界面でｐｎ接合を形成している。
ズ10はｎ型α−Si層６とｐ型α−Si層７との二層がその
界面でｐｎ接合を形成している。
【００１４】ｐ型、及びｎ型の不純物のドープ量を調整
して逆方向電圧がかかるようにして、使用電圧を超えた
時に電流が流れ出すようにすると、使用電圧以下ではリ
ーク電流が抑えられ、また、書込み電圧ではα−Si層が
結晶化する時にｐｎ接合が破壊されるので、書込み後は
使用電圧以下で電流が流れるようになる。
して逆方向電圧がかかるようにして、使用電圧を超えた
時に電流が流れ出すようにすると、使用電圧以下ではリ
ーク電流が抑えられ、また、書込み電圧ではα−Si層が
結晶化する時にｐｎ接合が破壊されるので、書込み後は
使用電圧以下で電流が流れるようになる。
【００１５】
【実施例】図２は本発明の一実施例の工程順模式断面
図、図３は本発明の半導体装置の電流電圧特性図であ
る。
図、図３は本発明の半導体装置の電流電圧特性図であ
る。
【００１６】図において、11はｐ型Si基板、12はSiO
2膜、13は下層Al配線膜、14はＣＶＤSiO2膜、15はコン
タクト窓、16はｐ型α−Si層、17はｎ形α−Si層、18は
サイドウォールSiO2膜、19は上層Al配線膜である。
2膜、13は下層Al配線膜、14はＣＶＤSiO2膜、15はコン
タクト窓、16はｐ型α−Si層、17はｎ形α−Si層、18は
サイドウォールSiO2膜、19は上層Al配線膜である。
【００１７】以下、本発明の一実施例を図２を用いて説
明する。図２（ａ）に示すように、ｐ形のSi基板11上に
絶縁層としてSiO2膜12を 4,000Åの厚さに形成し、Al膜
を 8,000Åの厚さにスパッタしたあと、パターニングし
て下層Al配線膜13を形成する。
明する。図２（ａ）に示すように、ｐ形のSi基板11上に
絶縁層としてSiO2膜12を 4,000Åの厚さに形成し、Al膜
を 8,000Åの厚さにスパッタしたあと、パターニングし
て下層Al配線膜13を形成する。
【００１８】次に、図２（ｂ）に示すように、層間絶縁
膜としてＣＶＤSiO2膜14を 4,000Åの厚さに被覆した後
コンタクト窓15を開口し、ＣＶＤ法により三弗化硼素(B
F3)を用いてボロン（Ｂ）をドープしたｐ型α- Si層16
を500 Åの厚さに被覆し、更に連続して、不純物ドープ
種を反転させて、ホスフィン(PH3) を用いて燐（Ｐ）を
ドープしたｎ型α−Si層17を 2,000Åの厚さに積層し、
必要なコンタクト窓15のみを覆ってｎ型α−Si層17とｐ
型α- Si層16をパターニングする。
膜としてＣＶＤSiO2膜14を 4,000Åの厚さに被覆した後
コンタクト窓15を開口し、ＣＶＤ法により三弗化硼素(B
F3)を用いてボロン（Ｂ）をドープしたｐ型α- Si層16
を500 Åの厚さに被覆し、更に連続して、不純物ドープ
種を反転させて、ホスフィン(PH3) を用いて燐（Ｐ）を
ドープしたｎ型α−Si層17を 2,000Åの厚さに積層し、
必要なコンタクト窓15のみを覆ってｎ型α−Si層17とｐ
型α- Si層16をパターニングする。
【００１９】そして、酸素(O2)雰囲気中、400 ℃で10秒
間のランプアニールを行って、ｎ型α−Si層17とｐ型α
- Si層16の表面に薄く200 Åの厚さにSiO2膜を形成す
る。そして、異方性ドライエッチングにより、ｎ型α−
Si層17の表面のSiO2膜のみを除去してサイドウォールSi
O2膜18を形成した後、ｐ型Si基板11上にAl膜を１μｍの
厚さにスパッタし、パターニングして上層Al配線膜19を
形成する。
間のランプアニールを行って、ｎ型α−Si層17とｐ型α
- Si層16の表面に薄く200 Åの厚さにSiO2膜を形成す
る。そして、異方性ドライエッチングにより、ｎ型α−
Si層17の表面のSiO2膜のみを除去してサイドウォールSi
O2膜18を形成した後、ｐ型Si基板11上にAl膜を１μｍの
厚さにスパッタし、パターニングして上層Al配線膜19を
形成する。
【００２０】図３は本発明の半導体装置の電流電圧（Ｖ
Ｉ）特性図である。従来技術では、図３（ａ）のに示
すような曲線を描き、使用電圧Ｖｕで或る程度の電流が
流れる。
Ｉ）特性図である。従来技術では、図３（ａ）のに示
すような曲線を描き、使用電圧Ｖｕで或る程度の電流が
流れる。
【００２１】そこで、図３（ａ）のに示すように、書
込み電圧Ｖｐとしてｎ型α−Si層17の特性をＶｐ−Ｖｕ
で書込み出来るようにしておき、それに対して、図３
（ｂ）で示すように、Ｖｕで定電圧になるように、ｐ
型α−Si層16の膜厚とドープ量を決定する。
込み電圧Ｖｐとしてｎ型α−Si層17の特性をＶｐ−Ｖｕ
で書込み出来るようにしておき、それに対して、図３
（ｂ）で示すように、Ｖｕで定電圧になるように、ｐ
型α−Si層16の膜厚とドープ量を決定する。
【００２２】この様に、形成された素子は、図３（ｂ）
の特性を持ち、Ｖｕ以下でのリーク電流がほとんど無
く、またＶｐをかなり自由に設定することができる。ま
た、書込み電圧以上で電流を流せば、ｐｎ接合部はジュ
ール熱に破壊され、導通状態となる。
の特性を持ち、Ｖｕ以下でのリーク電流がほとんど無
く、またＶｐをかなり自由に設定することができる。ま
た、書込み電圧以上で電流を流せば、ｐｎ接合部はジュ
ール熱に破壊され、導通状態となる。
【００２３】
【発明の効果】以上の説明から明らかなように，本発明
によれば、使用電圧でのリーク電流を減少させる効果を
奏し、使用電圧と書込み電圧を自由に設定することが可
能となり、半導体装置の性能、信頼性、歩留りの向上に
寄与するところが大きい。
によれば、使用電圧でのリーク電流を減少させる効果を
奏し、使用電圧と書込み電圧を自由に設定することが可
能となり、半導体装置の性能、信頼性、歩留りの向上に
寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図３】 本発明の半導体装置の電流電圧特性図
【図４】 従来例の説明図
１ 半導体基板 ２ 下地絶縁膜 ３ 下層配線膜 ４ 絶縁膜 ５ コンタクト窓 ６ 一導電形α−Si層 ７ 反対導電形α−Si層 ８ サイドウォール絶縁膜 ９ 上層配線膜 10 アンチヒューズ 11 ｐ型Si基板 12 SiO2膜 13 下層Al配線膜 14 ＣＶＤSiO2膜 15 コンタクト窓 16 ｐ型α−Si層 17 ｎ形α−Si層 18 サイドウォールSiO2膜 19 上層Al配線膜 20 アンチヒューズ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/768
Claims (3)
- 【請求項１】 半導体基板上に形成された下層配線膜
と、 該下層配線膜を覆う絶縁膜と、 該絶縁膜に形成され、該下層配線膜に達するコンタクト
窓と、 該コンタクト窓内に形成された一導電型アモルファスシ
リコン層および反対導電型アモルファスシリコン層の二
層からなる積層膜と、 該積層膜上に形成された上層配線膜とを有することを特
徴とする半導体装置。 - 【請求項２】 半導体基板上に、下層配線膜を形成する
工程と、 該下層配線膜を覆う絶縁膜を形成する工程と、 該絶縁膜に該下層配線膜と上層配線膜とを導通させるた
めのコンタクト窓を開口する工程と， 該開口内に、一導電型アモルファスシリコン層と反対導
電型アモルファスシリコン層の二層からなる積層膜を形
成する工程と、 該積層膜上に、前記上層配線膜を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記積層膜の側壁に、サイドウォール絶
縁膜を形成する工程を含むことを特徴とする請求項２記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05014336A JP3119007B2 (ja) | 1993-02-01 | 1993-02-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05014336A JP3119007B2 (ja) | 1993-02-01 | 1993-02-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232269A JPH06232269A (ja) | 1994-08-19 |
| JP3119007B2 true JP3119007B2 (ja) | 2000-12-18 |
Family
ID=11858231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05014336A Expired - Fee Related JP3119007B2 (ja) | 1993-02-01 | 1993-02-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119007B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100355075C (zh) * | 1998-09-24 | 2007-12-12 | 张国飙 | 三维掩模编程只读存储器之只读存储元 |
| DE102007046851B4 (de) | 2007-09-29 | 2019-01-10 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zum Ausbilden einer Halbleiterstruktur |
-
1993
- 1993-02-01 JP JP05014336A patent/JP3119007B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232269A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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