JP3116931B2 - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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- JP3116931B2 JP3116931B2 JP10357324A JP35732498A JP3116931B2 JP 3116931 B2 JP3116931 B2 JP 3116931B2 JP 10357324 A JP10357324 A JP 10357324A JP 35732498 A JP35732498 A JP 35732498A JP 3116931 B2 JP3116931 B2 JP 3116931B2
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Description
【０００１】
【発明の属する技術分野】この発明は、入力電圧をスイ
ッチングにより規定して一定の電圧を出力するスイッチ
ング電源回路及び一定電圧生成方法に係り、特に、回路
内で発生する電圧を低減することができるスイッチング
電源回路及び一定電圧生成方法に関する。
ッチングにより規定して一定の電圧を出力するスイッチ
ング電源回路及び一定電圧生成方法に係り、特に、回路
内で発生する電圧を低減することができるスイッチング
電源回路及び一定電圧生成方法に関する。
【０００２】
【従来の技術】リチウム二次電池等の安定化されていな
い電圧源から供給される電圧を一定の電圧に規定する回
路としてスイッチング電源回路がある。図６は、従来の
スイッチング電源回路の一例を示す模式図である。図示
するように、この回路は、昇圧部２０と降圧部２１とか
らなる。昇圧部２０は、オシレータＯＳ２０とインバー
タＩＮ２０とトランジスタＱ２０〜Ｑ２３とコンデンサ
Ｃ２０から構成される２倍圧スイッチドキャパシタであ
る。降圧部２１は、ＰＷＭコンパレータＰＣ２０と、ト
ランジスタＱ２４と、ダイオードＤ２０と、インダクタ
Ｌ２０と、コンデンサＣ２１とから構成されるステップ
ダウンコンバータである。
い電圧源から供給される電圧を一定の電圧に規定する回
路としてスイッチング電源回路がある。図６は、従来の
スイッチング電源回路の一例を示す模式図である。図示
するように、この回路は、昇圧部２０と降圧部２１とか
らなる。昇圧部２０は、オシレータＯＳ２０とインバー
タＩＮ２０とトランジスタＱ２０〜Ｑ２３とコンデンサ
Ｃ２０から構成される２倍圧スイッチドキャパシタであ
る。降圧部２１は、ＰＷＭコンパレータＰＣ２０と、ト
ランジスタＱ２４と、ダイオードＤ２０と、インダクタ
Ｌ２０と、コンデンサＣ２１とから構成されるステップ
ダウンコンバータである。
【０００３】このような構成において、昇圧部２０は、
入力電圧を２倍に昇圧して降圧部２１に印加し、降圧部
２１がスイッチングにより一定の電圧に規定して出力端
子Ｔｏ２０から出力する。これにより、例えば、入力電
圧の供給源として１セルリチウム電池を用いる場合、
１．８Ｖ〜４Ｖの入力電圧を取り込み、昇圧部２０によ
り３．６Ｖ〜８Ｖに昇圧し、降圧部２１により降圧して
マイコン／メモリＩＣ駆動用の２．２Ｖに規定する等で
きる。
入力電圧を２倍に昇圧して降圧部２１に印加し、降圧部
２１がスイッチングにより一定の電圧に規定して出力端
子Ｔｏ２０から出力する。これにより、例えば、入力電
圧の供給源として１セルリチウム電池を用いる場合、
１．８Ｖ〜４Ｖの入力電圧を取り込み、昇圧部２０によ
り３．６Ｖ〜８Ｖに昇圧し、降圧部２１により降圧して
マイコン／メモリＩＣ駆動用の２．２Ｖに規定する等で
きる。
【０００４】
【発明が解決しようとする課題】上記従来技術では、入
力電圧の大きさに関わらず、まず、昇圧部２０で２倍の
電圧に昇圧してから一定の出力電圧を得るようにしてい
るので、入力電圧が十分大きい場合にも昇圧をし、回路
の内部電圧が大きくなっていた。例えば、入力電圧の供
給源として１セルリチウム電池を用いる場合、入力電圧
は１．８Ｖ〜４Ｖであることから、昇圧部２０の出力端
であるトランジスタＱ１２のドレインは、最大８Ｖの電
圧を出力する。しかし、通常の集積回路設計では、回路
の耐圧は５Ｖが標準であるので、上記従来技術では、特
別の耐圧設計が必要となり不便であった。
力電圧の大きさに関わらず、まず、昇圧部２０で２倍の
電圧に昇圧してから一定の出力電圧を得るようにしてい
るので、入力電圧が十分大きい場合にも昇圧をし、回路
の内部電圧が大きくなっていた。例えば、入力電圧の供
給源として１セルリチウム電池を用いる場合、入力電圧
は１．８Ｖ〜４Ｖであることから、昇圧部２０の出力端
であるトランジスタＱ１２のドレインは、最大８Ｖの電
圧を出力する。しかし、通常の集積回路設計では、回路
の耐圧は５Ｖが標準であるので、上記従来技術では、特
別の耐圧設計が必要となり不便であった。
【０００５】この発明は、上記実状に鑑みてなされたも
のであり、回路内で発生する電圧を低減し、最終的には
耐圧設計が容易なスイッチング電源回路及び一定電圧生
成方法を提供することを目的とする。
のであり、回路内で発生する電圧を低減し、最終的には
耐圧設計が容易なスイッチング電源回路及び一定電圧生
成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明の第１の観点に
係るスイッチング電源回路は、入力電圧を一定電圧に規
定して出力するものであって、前記入力電圧を昇圧する
昇圧手段と、前記入力電圧又は前記昇圧手段が昇圧した
電圧を降圧して一定の電圧を出力する降圧手段と、入力
端子に接続され、前記入力電圧が基準電圧以上であるか
否かを判別する判別手段と、前記判別手段が、前記入力
電圧が前記判別手段の基準電圧以上であると判別する
と、前記入力電圧を前記降圧手段に印加して一定電圧を
出力させ、前記判別手段が、前記入力電圧が前記判別手
段の基準電圧未満であると判別すると、前記入力電圧を
前記昇圧手段に印加して前記昇圧手段の出力電圧を前記
降圧手段に印加することにより一定電圧を出力させる切
替手段とを備える、ことを特徴とする。
係るスイッチング電源回路は、入力電圧を一定電圧に規
定して出力するものであって、前記入力電圧を昇圧する
昇圧手段と、前記入力電圧又は前記昇圧手段が昇圧した
電圧を降圧して一定の電圧を出力する降圧手段と、入力
端子に接続され、前記入力電圧が基準電圧以上であるか
否かを判別する判別手段と、前記判別手段が、前記入力
電圧が前記判別手段の基準電圧以上であると判別する
と、前記入力電圧を前記降圧手段に印加して一定電圧を
出力させ、前記判別手段が、前記入力電圧が前記判別手
段の基準電圧未満であると判別すると、前記入力電圧を
前記昇圧手段に印加して前記昇圧手段の出力電圧を前記
降圧手段に印加することにより一定電圧を出力させる切
替手段とを備える、ことを特徴とする。
【０００７】前記昇圧手段は、スイッチドキャパシタに
より前記入力電圧の２倍の電圧を生成する手段を含み、
前記降圧手段は、スイッチングにより電圧を降下させて
規定する手段を含むことが望ましい。
より前記入力電圧の２倍の電圧を生成する手段を含み、
前記降圧手段は、スイッチングにより電圧を降下させて
規定する手段を含むことが望ましい。
【０００８】前記昇圧手段は、スイッチドキャパシタと
して動作するために設けたトランジスタをスイッチング
させる高周波の電圧信号を出力する発振手段を含み、前
記判別手段は、前記入力電圧が基準電圧以上であると判
別したときに、前記発振手段の動作を停止させる手段を
含むことが望ましい。これにより、入力電圧が基準電圧
以上であるときには、スイッチドキャパシタの動作を停
止することができ、消費電力を低減することができる。
して動作するために設けたトランジスタをスイッチング
させる高周波の電圧信号を出力する発振手段を含み、前
記判別手段は、前記入力電圧が基準電圧以上であると判
別したときに、前記発振手段の動作を停止させる手段を
含むことが望ましい。これにより、入力電圧が基準電圧
以上であるときには、スイッチドキャパシタの動作を停
止することができ、消費電力を低減することができる。
【０００９】前記降圧手段は、出力電圧に対応したパル
ス幅を有する実質的な矩形電圧を出力する矩形電圧生成
手段を含み、前記切替手段は、前記判別手段が判別した
結果と前記矩形電圧生成手段の出力とから前記降圧手段
がスイッチング動作するための信号を生成する手段を含
むことが望ましい。これにより、判別手段が判別した結
果による回路動作の切り替えと、スイッチングのための
回路動作の切り替えとを１つの回路で実現することがで
き、回路の構成が簡単となる。
ス幅を有する実質的な矩形電圧を出力する矩形電圧生成
手段を含み、前記切替手段は、前記判別手段が判別した
結果と前記矩形電圧生成手段の出力とから前記降圧手段
がスイッチング動作するための信号を生成する手段を含
むことが望ましい。これにより、判別手段が判別した結
果による回路動作の切り替えと、スイッチングのための
回路動作の切り替えとを１つの回路で実現することがで
き、回路の構成が簡単となる。
【００１０】前記降圧手段は、スイッチングにより前記
入力電圧の受給と遮断とを切り替える第１のＰチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｐチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が基準電圧以上である
と判別すると、低レベルの電圧”Ｌｏｗ”を出力し、前
記入力電圧が基準電圧未満であると判別すると、高レベ
ルの電圧”Ｈｉ”を出力する比較手段を含み、前記切替
手段は、インバータやＮＡＮＤゲート等から構成され
る、前記比較手段の出力を反転したものと前記矩形電圧
生成手段が出力する実質的な矩形電圧とを入力として論
理積の否定を演算し、演算結果に対応した出力電圧を前
記第１のＰチャネル型ＭＯＳトランジスタのゲートに印
加する第１の演算手段と、ＮＡＮＤゲート等から構成さ
れる、前記比較手段の出力と前記矩形電圧生成手段が出
力する実質的な矩形電圧とを入力として論理積の否定を
演算し、演算結果に対応した出力電圧を前記第２のＰチ
ャネル型ＭＯＳトランジスタのゲートに印加する第２の
演算手段とを含むことが望ましい。
入力電圧の受給と遮断とを切り替える第１のＰチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｐチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が基準電圧以上である
と判別すると、低レベルの電圧”Ｌｏｗ”を出力し、前
記入力電圧が基準電圧未満であると判別すると、高レベ
ルの電圧”Ｈｉ”を出力する比較手段を含み、前記切替
手段は、インバータやＮＡＮＤゲート等から構成され
る、前記比較手段の出力を反転したものと前記矩形電圧
生成手段が出力する実質的な矩形電圧とを入力として論
理積の否定を演算し、演算結果に対応した出力電圧を前
記第１のＰチャネル型ＭＯＳトランジスタのゲートに印
加する第１の演算手段と、ＮＡＮＤゲート等から構成さ
れる、前記比較手段の出力と前記矩形電圧生成手段が出
力する実質的な矩形電圧とを入力として論理積の否定を
演算し、演算結果に対応した出力電圧を前記第２のＰチ
ャネル型ＭＯＳトランジスタのゲートに印加する第２の
演算手段とを含むことが望ましい。
【００１１】前記降圧手段は、スイッチングにより前記
入力電圧の受給と遮断とを切り替える第１のＮチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｎチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が基準電圧以上である
と判別すると、低レベルの電圧”Ｌｏｗ”を出力し、前
記入力電圧が基準電圧未満であると判別すると、高レベ
ルの電圧”Ｈｉ”を出力する比較手段を含み、前記切替
手段は、インバータやＡＮＤゲート等から構成される、
前記比較手段の出力を反転したものと前記矩形電圧生成
手段が出力した実質的な矩形電圧とを入力として論理積
を演算し、演算結果に対応した出力電圧を前記第１のＮ
チャネル型ＭＯＳトランジスタのゲートに印加する第３
の演算手段と、ＡＮＤゲート等から構成される、前記比
較手段の出力と前記矩形電圧生成手段が出力する実質的
な矩形電圧とを入力として論理積を演算し、演算結果に
対応する出力電圧を前記第２のＮチャネル型ＭＯＳトラ
ンジスタのゲートに印加する第４の演算手段とを含んで
もよい。
入力電圧の受給と遮断とを切り替える第１のＮチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｎチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が基準電圧以上である
と判別すると、低レベルの電圧”Ｌｏｗ”を出力し、前
記入力電圧が基準電圧未満であると判別すると、高レベ
ルの電圧”Ｈｉ”を出力する比較手段を含み、前記切替
手段は、インバータやＡＮＤゲート等から構成される、
前記比較手段の出力を反転したものと前記矩形電圧生成
手段が出力した実質的な矩形電圧とを入力として論理積
を演算し、演算結果に対応した出力電圧を前記第１のＮ
チャネル型ＭＯＳトランジスタのゲートに印加する第３
の演算手段と、ＡＮＤゲート等から構成される、前記比
較手段の出力と前記矩形電圧生成手段が出力する実質的
な矩形電圧とを入力として論理積を演算し、演算結果に
対応する出力電圧を前記第２のＮチャネル型ＭＯＳトラ
ンジスタのゲートに印加する第４の演算手段とを含んで
もよい。
【００１２】前記降圧手段は、スイッチングにより前記
入力電圧の受給と遮断とを切り替える第１のＰチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｐチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が基準電圧以上である
と判別すると、低レベルの電圧”Ｌｏｗ”を出力し、前
記入力電圧が基準電圧未満であると判別すると、高レベ
ルの電圧”Ｈｉ”を出力する比較手段を含み、前記切替
手段は、インバータやＯＲゲート等から構成される、前
記比較手段の出力と前記矩形電圧生成手段が出力した実
質的な矩形電圧を反転したものとを入力として論理和を
演算し、演算結果に対応した出力電圧を前記第１のＰチ
ャネル型ＭＯＳトランジスタのゲートに印加する第５の
演算手段と、ＮＡＮＤゲート等から構成される、前記比
較手段の出力と前記矩形電圧生成手段が出力した実質的
な矩形電圧とを入力として論理積の否定を演算し、演算
結果に対応した出力電圧を前記第２のＰチャネル型ＭＯ
Ｓトランジスタのゲートに印加する第６の演算手段とを
含んでもよい。
入力電圧の受給と遮断とを切り替える第１のＰチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｐチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が基準電圧以上である
と判別すると、低レベルの電圧”Ｌｏｗ”を出力し、前
記入力電圧が基準電圧未満であると判別すると、高レベ
ルの電圧”Ｈｉ”を出力する比較手段を含み、前記切替
手段は、インバータやＯＲゲート等から構成される、前
記比較手段の出力と前記矩形電圧生成手段が出力した実
質的な矩形電圧を反転したものとを入力として論理和を
演算し、演算結果に対応した出力電圧を前記第１のＰチ
ャネル型ＭＯＳトランジスタのゲートに印加する第５の
演算手段と、ＮＡＮＤゲート等から構成される、前記比
較手段の出力と前記矩形電圧生成手段が出力した実質的
な矩形電圧とを入力として論理積の否定を演算し、演算
結果に対応した出力電圧を前記第２のＰチャネル型ＭＯ
Ｓトランジスタのゲートに印加する第６の演算手段とを
含んでもよい。
【００１３】前記降圧手段は、スイッチングにより前記
入力電圧の受給と遮断とを切り替える第１のＰチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｐチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が電圧以上であると判
別すると高レベルの電圧”Ｈｉ”を出力し、前記入力電
圧が基準電圧未満であると判別すると低レベルの電圧”
Ｌｏｗ”を出力する比較手段を含み、前記切替手段は、
ＮＡＮＤゲート等から構成される、前記比較手段の出力
と前記矩形電圧生成手段が出力した実質的な矩形電圧と
を入力として論理積の否定を演算し、演算結果に対応し
た出力電圧を前記第１のＰチャネル型ＭＯＳトランジス
タのゲートに印加する第７の演算手段と、インバータや
ＮＡＮＤゲート等から構成される、前記比較手段の出力
を反転したものと前記矩形電圧生成手段が出力した実質
的な矩形電圧とを入力として論理積の否定を演算し、演
算結果に対応した出力電圧を前記第２のＰチャネル型Ｍ
ＯＳトランジスタに印加する第８の演算手段とを含んで
もよい。
入力電圧の受給と遮断とを切り替える第１のＰチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｐチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が電圧以上であると判
別すると高レベルの電圧”Ｈｉ”を出力し、前記入力電
圧が基準電圧未満であると判別すると低レベルの電圧”
Ｌｏｗ”を出力する比較手段を含み、前記切替手段は、
ＮＡＮＤゲート等から構成される、前記比較手段の出力
と前記矩形電圧生成手段が出力した実質的な矩形電圧と
を入力として論理積の否定を演算し、演算結果に対応し
た出力電圧を前記第１のＰチャネル型ＭＯＳトランジス
タのゲートに印加する第７の演算手段と、インバータや
ＮＡＮＤゲート等から構成される、前記比較手段の出力
を反転したものと前記矩形電圧生成手段が出力した実質
的な矩形電圧とを入力として論理積の否定を演算し、演
算結果に対応した出力電圧を前記第２のＰチャネル型Ｍ
ＯＳトランジスタに印加する第８の演算手段とを含んで
もよい。
【００１４】前記降圧手段は、スイッチングにより前記
入力電圧の受給と遮断とを切り替える第１のＮチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｎチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が基準電圧以上である
と判別すると、高レベルの電圧”Ｈｉ”を出力し、前記
入力電圧が基準電圧未満であると判別すると、低レベル
の電圧”Ｌｏｗ”を出力する比較手段を含み、前記切替
手段は、ＡＮＤゲート等から構成される、前記比較手段
の出力と前記矩形電圧生成手段が出力した実質的な矩形
電圧とを入力として論理積を演算し、演算結果に対応し
た出力電圧を前記第１のＮチャネル型ＭＯＳトランジス
タのゲートに印加する第９の演算手段と、インバータや
ＡＮＤゲート等から構成される、前記比較手段の出力を
反転したものと前記矩形電圧生成手段が出力した実質的
な矩形電圧とを入力として論理積を演算し、演算結果に
対応した出力電圧を前記第２のＮチャネル型ＭＯＳトラ
ンジスタに印加する第１０の演算手段とを含んでもよ
い。
入力電圧の受給と遮断とを切り替える第１のＮチャネル
型ＭＯＳトランジスタと、スイッチングにより前記昇圧
手段が出力する電圧の受給と遮断とを切り替える第２の
Ｎチャネル型ＭＯＳトランジスタとを含み、前記判別手
段は、演算増幅器等から構成される、前記入力電圧を基
準電圧と比較して、前記入力電圧が基準電圧以上である
と判別すると、高レベルの電圧”Ｈｉ”を出力し、前記
入力電圧が基準電圧未満であると判別すると、低レベル
の電圧”Ｌｏｗ”を出力する比較手段を含み、前記切替
手段は、ＡＮＤゲート等から構成される、前記比較手段
の出力と前記矩形電圧生成手段が出力した実質的な矩形
電圧とを入力として論理積を演算し、演算結果に対応し
た出力電圧を前記第１のＮチャネル型ＭＯＳトランジス
タのゲートに印加する第９の演算手段と、インバータや
ＡＮＤゲート等から構成される、前記比較手段の出力を
反転したものと前記矩形電圧生成手段が出力した実質的
な矩形電圧とを入力として論理積を演算し、演算結果に
対応した出力電圧を前記第２のＮチャネル型ＭＯＳトラ
ンジスタに印加する第１０の演算手段とを含んでもよ
い。
【００１５】また、この発明の第２の観点に係る一定電
圧生成方法は、外部から供給された入力電圧を入力端子
に接続されたコンパレータの非反転入力の基準電圧と比
較し、入力電圧が基準電圧以上であると判別すると、入
力電圧をステップダウンコンバータにより降圧して一定
電圧を出力し、入力電圧が基準電圧未満であると判別す
ると、入力電圧をスイッチドキャパシタにより２倍に昇
圧し、昇圧した電圧を前記ステップダウンコンバータに
より降圧して一定電圧を出力する、ことを特徴とする。
圧生成方法は、外部から供給された入力電圧を入力端子
に接続されたコンパレータの非反転入力の基準電圧と比
較し、入力電圧が基準電圧以上であると判別すると、入
力電圧をステップダウンコンバータにより降圧して一定
電圧を出力し、入力電圧が基準電圧未満であると判別す
ると、入力電圧をスイッチドキャパシタにより２倍に昇
圧し、昇圧した電圧を前記ステップダウンコンバータに
より降圧して一定電圧を出力する、ことを特徴とする。
【００１６】また、入力電圧が基準電圧以上であると判
別すると、前記スイッチドキャパシタの動作を停止して
もよい。これにより、消費電力を低減することができ
る。
別すると、前記スイッチドキャパシタの動作を停止して
もよい。これにより、消費電力を低減することができ
る。
【００１７】
【発明の実施の形態】以下に、図面を参照して、この発
明の実施の形態に係るスイッチング電源回路について詳
細に説明する。
明の実施の形態に係るスイッチング電源回路について詳
細に説明する。
【００１８】図１は、この発明の実施の形態にかかるス
イッチング電源回路の構成を模式的に示す図である。図
示するように、このスイッチング電源回路は、電圧値判
別部１と、回路動作切替部２と、昇圧部３と、降圧部４
とを有している。
イッチング電源回路の構成を模式的に示す図である。図
示するように、このスイッチング電源回路は、電圧値判
別部１と、回路動作切替部２と、昇圧部３と、降圧部４
とを有している。
【００１９】電圧値判別部１は、入力電圧と基準電圧と
を比較して入力電圧が基準電圧以上であるか否かを判別
する判別部であり、コンパレータＣＰ１と基準電圧を供
給する電圧源Ｖｒとを備えている。
を比較して入力電圧が基準電圧以上であるか否かを判別
する判別部であり、コンパレータＣＰ１と基準電圧を供
給する電圧源Ｖｒとを備えている。
【００２０】コンパレータＣＰ１は、演算増幅器等から
構成され、反転入力端が入力端子Ｔｉ１に接続されると
共に、非反転入力端が電圧源Ｖｒに接続されている。こ
れにより、コンパレータＣＰ１は、入力電圧が電圧源Ｖ
ｒの供給する基準電圧以上であると判別すると、低レベ
ルの電圧である”Ｌｏｗ”を出力し、入力電圧が電圧源
Ｖｒの供給する基準電圧未満であると判別すると、高レ
ベルの電圧である”Ｈｉ”を出力する。コンパレータＣ
Ｐ１の出力端はインバータＩＮ１を介してＮＡＮＤゲー
トＮＡ１の入力端に接続されている。また、コンパレー
タ１の出力端は、ＮＡＮＤゲートＮＡ２の入力端とオシ
レータＯＳ１にも接続されている。
構成され、反転入力端が入力端子Ｔｉ１に接続されると
共に、非反転入力端が電圧源Ｖｒに接続されている。こ
れにより、コンパレータＣＰ１は、入力電圧が電圧源Ｖ
ｒの供給する基準電圧以上であると判別すると、低レベ
ルの電圧である”Ｌｏｗ”を出力し、入力電圧が電圧源
Ｖｒの供給する基準電圧未満であると判別すると、高レ
ベルの電圧である”Ｈｉ”を出力する。コンパレータＣ
Ｐ１の出力端はインバータＩＮ１を介してＮＡＮＤゲー
トＮＡ１の入力端に接続されている。また、コンパレー
タ１の出力端は、ＮＡＮＤゲートＮＡ２の入力端とオシ
レータＯＳ１にも接続されている。
【００２１】回路動作切替部２は、電圧値判別部１が、
入力電圧が基準電圧以上であるか否かを判別した結果に
従って、このスイッチング電源回路の動作を切り替える
ためのものであり、インバータＩＮ１とＮＡＮＤゲート
ＮＡ１，ＮＡ２とを備えている。
入力電圧が基準電圧以上であるか否かを判別した結果に
従って、このスイッチング電源回路の動作を切り替える
ためのものであり、インバータＩＮ１とＮＡＮＤゲート
ＮＡ１，ＮＡ２とを備えている。
【００２２】ＮＡＮＤゲートＮＡ１，ＮＡ２の入力端
は、それぞれＰＷＭコンパレータＰＣ１に接続されてい
る。ＮＡＮＤゲートＮＡ１の出力端は降圧部４のトラン
ジスタＱ２のゲートに接続されている。ＮＡＮＤゲート
ＮＡ２の出力端は降圧部４のトランジスタＱ１のゲート
に接続されている。
は、それぞれＰＷＭコンパレータＰＣ１に接続されてい
る。ＮＡＮＤゲートＮＡ１の出力端は降圧部４のトラン
ジスタＱ２のゲートに接続されている。ＮＡＮＤゲート
ＮＡ２の出力端は降圧部４のトランジスタＱ１のゲート
に接続されている。
【００２３】昇圧部３は、入力電圧を２倍の電圧に昇圧
するための２倍圧スイッチドキャパシタであり、トラン
ジスタＱ３〜Ｑ６と、インバータＩＮ２と、コンデンサ
Ｃ１と、オシレータＯＳ１とを備えている。
するための２倍圧スイッチドキャパシタであり、トラン
ジスタＱ３〜Ｑ６と、インバータＩＮ２と、コンデンサ
Ｃ１と、オシレータＯＳ１とを備えている。
【００２４】トランジスタＱ３〜Ｑ５は、Ｐチャネル型
のＭＯＳ（Metal Oxide Semiconductor；金属酸化膜半
導体）トランジスタであり、トランジスタＱ６は、Ｎチ
ャネル型のＭＯＳトランジスタである。トランジスタＱ
３，Ｑ４のソースと基板は、入力端子Ｔｉ１に接続され
ている。トランジスタＱ３のドレインはトランジスタＱ
５のソースと基板と共にコンデンサＣ１の一端に接続さ
れている。コンデンサＣ１の他の一端は、トランジスタ
Ｑ４，Ｑ６のドレインに接続されている。トランジスタ
Ｑ６のソースと基板は共通電位に接続されている。トラ
ンジスタＱ５のドレインはトランジスタＱ１のソースと
基板に接続されている。
のＭＯＳ（Metal Oxide Semiconductor；金属酸化膜半
導体）トランジスタであり、トランジスタＱ６は、Ｎチ
ャネル型のＭＯＳトランジスタである。トランジスタＱ
３，Ｑ４のソースと基板は、入力端子Ｔｉ１に接続され
ている。トランジスタＱ３のドレインはトランジスタＱ
５のソースと基板と共にコンデンサＣ１の一端に接続さ
れている。コンデンサＣ１の他の一端は、トランジスタ
Ｑ４，Ｑ６のドレインに接続されている。トランジスタ
Ｑ６のソースと基板は共通電位に接続されている。トラ
ンジスタＱ５のドレインはトランジスタＱ１のソースと
基板に接続されている。
【００２５】オシレータＯＳ１は、高周波の電圧信号を
出力してトランジスタＱ３〜Ｑ６をスイッチングさせて
スイッチドキャパシタを動作させるためのものである。
オシレータＯＳ１の出力端は、インバータＩＮ２を介し
てトランジスタＱ３のゲートに接続されていると共に、
トランジスタＱ４〜Ｑ６のゲートに接続されている。
出力してトランジスタＱ３〜Ｑ６をスイッチングさせて
スイッチドキャパシタを動作させるためのものである。
オシレータＯＳ１の出力端は、インバータＩＮ２を介し
てトランジスタＱ３のゲートに接続されていると共に、
トランジスタＱ４〜Ｑ６のゲートに接続されている。
【００２６】降圧部４は、入力電圧又は昇圧部３の出力
電圧を降圧して一定の電圧を出力するための一定電圧生
成部であり、トランジスタＱ１，Ｑ２と、ＰＷＭ（Puls
e Width Modulation；パルス幅変調）コンパレータＰＣ
１と、ダイオードＤ１と、インダクタＬ１と、コンデン
サＣ２を備えたステップダウンコンバータである。
電圧を降圧して一定の電圧を出力するための一定電圧生
成部であり、トランジスタＱ１，Ｑ２と、ＰＷＭ（Puls
e Width Modulation；パルス幅変調）コンパレータＰＣ
１と、ダイオードＤ１と、インダクタＬ１と、コンデン
サＣ２を備えたステップダウンコンバータである。
【００２７】トランジスタＱ１，Ｑ２は、Ｐチャネル型
のＭＯＳトランジスタである。トランジスタＱ１は、昇
圧部３が出力する電圧の受給と遮断とをスイッチングに
より切り替えるためのものである。また、トランジスタ
Ｑ２は、入力端子Ｔｉ１からの入力電圧の受給と遮断と
をスイッチングにより切り替えるためのものである。ト
ランジスタＱ１のドレインはトランジスタＱ２のドレイ
ンとダイオードＤ１のカソードと共に、インダクタＬ１
の一端に接続されている。インダクタＬ１の他の一端
は、コンデンサＣ２の一端と出力端子Ｔｏ１とに接続さ
れると共に、ＰＷＭコンパレータＰＣ１に接続されてい
る。コンデンサＣ２の他の一端は共通電位に接続されて
いる。また、ダイオードＤ１のアノードは共通電位に接
続されている。
のＭＯＳトランジスタである。トランジスタＱ１は、昇
圧部３が出力する電圧の受給と遮断とをスイッチングに
より切り替えるためのものである。また、トランジスタ
Ｑ２は、入力端子Ｔｉ１からの入力電圧の受給と遮断と
をスイッチングにより切り替えるためのものである。ト
ランジスタＱ１のドレインはトランジスタＱ２のドレイ
ンとダイオードＤ１のカソードと共に、インダクタＬ１
の一端に接続されている。インダクタＬ１の他の一端
は、コンデンサＣ２の一端と出力端子Ｔｏ１とに接続さ
れると共に、ＰＷＭコンパレータＰＣ１に接続されてい
る。コンデンサＣ２の他の一端は共通電位に接続されて
いる。また、ダイオードＤ１のアノードは共通電位に接
続されている。
【００２８】ＰＷＭコンパレータＰＣ１は、出力端子Ｔ
ｏ１に生じる出力電圧を検出して出力電圧の大きさに対
応したパルス幅の実質的な矩形電圧を出力するためのも
のである。
ｏ１に生じる出力電圧を検出して出力電圧の大きさに対
応したパルス幅の実質的な矩形電圧を出力するためのも
のである。
【００２９】次に、上記構成を有するスイッチング電源
回路の動作を説明する。このスイッチング電源回路は、
入力電圧の大きさに応じて回路の動作を切り替えること
により回路の内部電圧を低減して、安定化されていない
入力電圧をスイッチングにより規定して一定の電圧を出
力することができる回路である。
回路の動作を説明する。このスイッチング電源回路は、
入力電圧の大きさに応じて回路の動作を切り替えること
により回路の内部電圧を低減して、安定化されていない
入力電圧をスイッチングにより規定して一定の電圧を出
力することができる回路である。
【００３０】入力端子Ｔｉ１に接続された電源からの電
圧の供給を受けて、電圧値判別部１のコンパレータＣＰ
１は電圧源Ｖｒの供給する基準電圧と比較する。
圧の供給を受けて、電圧値判別部１のコンパレータＣＰ
１は電圧源Ｖｒの供給する基準電圧と比較する。
【００３１】コンパレータＣＰ１は、入力電圧が基準電
圧以上であると判別すると”Ｌｏｗ”を出力する。コン
パレータＣＰ１の出力が”Ｌｏｗ”であることから、回
路動作切替部２のＮＡＮＤゲートＮＡ２は、降圧部４の
ＰＷＭコンパレータＰＣ１の出力に関わらず”Ｈｉ”を
出力する。また、昇圧部３のオシレータＯＳ１は動作し
ない。これにより、入力電圧が基準値以上であるときに
は、オシレータＯＳ１の動作を停止して消費電力を低減
することができる。
圧以上であると判別すると”Ｌｏｗ”を出力する。コン
パレータＣＰ１の出力が”Ｌｏｗ”であることから、回
路動作切替部２のＮＡＮＤゲートＮＡ２は、降圧部４の
ＰＷＭコンパレータＰＣ１の出力に関わらず”Ｈｉ”を
出力する。また、昇圧部３のオシレータＯＳ１は動作し
ない。これにより、入力電圧が基準値以上であるときに
は、オシレータＯＳ１の動作を停止して消費電力を低減
することができる。
【００３２】ＮＡＮＤゲートＮＡ２の出力が”Ｈｉ”で
あることから、トランジスタＱ１は非導通となる。ＮＡ
ＮＤゲートＮＡ１の出力は、ＰＷＭコンパレータＰＣ１
の出力に従って切り替わる。即ち、ＰＷＭコンパレータ
ＰＣ１の出力が”Ｈｉ”であるとき、ＮＡＮＤゲートＮ
Ａ１は”Ｌｏｗ”を出力し、ＰＷＭコンパレータＰＣ１
の出力が”Ｌｏｗ”であるとき、ＮＡＮＤゲートＮＡ１
は”Ｈｉ”を出力する。降圧部４のトランジスタＱ２
は、ＮＡＮＤゲートＮＡ１の出力が”Ｌｏｗ”であると
導通し、ＮＡＮＤゲートＮＡ１の出力が”Ｈｉ”である
と非導通となる。
あることから、トランジスタＱ１は非導通となる。ＮＡ
ＮＤゲートＮＡ１の出力は、ＰＷＭコンパレータＰＣ１
の出力に従って切り替わる。即ち、ＰＷＭコンパレータ
ＰＣ１の出力が”Ｈｉ”であるとき、ＮＡＮＤゲートＮ
Ａ１は”Ｌｏｗ”を出力し、ＰＷＭコンパレータＰＣ１
の出力が”Ｌｏｗ”であるとき、ＮＡＮＤゲートＮＡ１
は”Ｈｉ”を出力する。降圧部４のトランジスタＱ２
は、ＮＡＮＤゲートＮＡ１の出力が”Ｌｏｗ”であると
導通し、ＮＡＮＤゲートＮＡ１の出力が”Ｈｉ”である
と非導通となる。
【００３３】ＰＷＭコンパレータＰＣ１は、出力端子Ｔ
ｏ１の出力電圧を検出し、検出した出力電圧に対応した
パルス幅の実質的な矩形電圧を出力する。これにより、
降圧部４は、入力電圧をスイッチングにより規定して一
定電圧を出力することができる。従って、入力端子Ｔｉ
１からの入力電圧が電圧源Ｖｒが供給する基準電圧以上
であるときは、入力電圧を昇圧することなく一定の出力
電圧に規定することができる。
ｏ１の出力電圧を検出し、検出した出力電圧に対応した
パルス幅の実質的な矩形電圧を出力する。これにより、
降圧部４は、入力電圧をスイッチングにより規定して一
定電圧を出力することができる。従って、入力端子Ｔｉ
１からの入力電圧が電圧源Ｖｒが供給する基準電圧以上
であるときは、入力電圧を昇圧することなく一定の出力
電圧に規定することができる。
【００３４】一方、コンパレータＣＰ１は、入力電圧が
基準電圧未満であると判別すると高レベルの電圧であ
る”Ｈｉ”を出力する。コンパレータＣＰ１の出力が”
Ｈｉ”であることから、昇圧部３のオシレータＯＳ１が
動作し、昇圧部３は、入力電圧の２倍の電圧を出力する
２倍圧スイッチドキャパシタとして機能する。これによ
り、トランジスタＱ５のドレイン電圧は、入力端子Ｔｉ
１から供給される入力電圧の２倍となる。
基準電圧未満であると判別すると高レベルの電圧であ
る”Ｈｉ”を出力する。コンパレータＣＰ１の出力が”
Ｈｉ”であることから、昇圧部３のオシレータＯＳ１が
動作し、昇圧部３は、入力電圧の２倍の電圧を出力する
２倍圧スイッチドキャパシタとして機能する。これによ
り、トランジスタＱ５のドレイン電圧は、入力端子Ｔｉ
１から供給される入力電圧の２倍となる。
【００３５】回路動作切替部２のＮＡＮＤゲートＮＡ１
は、コンパレータＣＰ１の出力が”Ｈｉ”であることか
ら、ＰＷＭコンパレータＰＣ１の出力に関わらず”Ｈ
ｉ”を出力する。ＮＡＮＤゲートＮＡ１の出力が”Ｈ
ｉ”であることから、トランジスタＱ２は非導通とな
る。ＮＡＮＤゲートＮＡ２の出力は、ＰＷＭコンパレー
タＰＣ１の出力に従って切り替わる。即ち、ＰＷＭコン
パレータＰＣ１の出力が”Ｈｉ”であるとき、ＮＡＮＤ
ゲートＮＡ２は”Ｌｏｗ”を出力し、ＰＷＭコンパレー
タＰＣ１の出力が”Ｌｏｗ”であるとき、ＮＡＮＤゲー
トＮＡ２は”Ｈｉ”を出力する。降圧部４のトランジス
タＱ１は、ＮＡＮＤゲートＮＡ２の出力が”Ｌｏｗ”で
あると導通し、ＮＡＮＤゲートＮＡ２の出力が”Ｈｉ”
であると非導通となる。
は、コンパレータＣＰ１の出力が”Ｈｉ”であることか
ら、ＰＷＭコンパレータＰＣ１の出力に関わらず”Ｈ
ｉ”を出力する。ＮＡＮＤゲートＮＡ１の出力が”Ｈ
ｉ”であることから、トランジスタＱ２は非導通とな
る。ＮＡＮＤゲートＮＡ２の出力は、ＰＷＭコンパレー
タＰＣ１の出力に従って切り替わる。即ち、ＰＷＭコン
パレータＰＣ１の出力が”Ｈｉ”であるとき、ＮＡＮＤ
ゲートＮＡ２は”Ｌｏｗ”を出力し、ＰＷＭコンパレー
タＰＣ１の出力が”Ｌｏｗ”であるとき、ＮＡＮＤゲー
トＮＡ２は”Ｈｉ”を出力する。降圧部４のトランジス
タＱ１は、ＮＡＮＤゲートＮＡ２の出力が”Ｌｏｗ”で
あると導通し、ＮＡＮＤゲートＮＡ２の出力が”Ｈｉ”
であると非導通となる。
【００３６】ＰＷＭコンパレータＰＣ１は、出力端子Ｔ
ｏ１からの出力電圧を検出し、検出した出力電圧に対応
したパルス幅の実質的な矩形電圧を出力する。これによ
り、降圧部４は、出力端子Ｔｏ１の出力電圧に応じて、
昇圧部３で昇圧された電圧の供給を調整して降圧するこ
とができる。従って、入力端子Ｔｉ１から供給される入
力電圧が電圧源Ｖｒが供給する基準電圧未満であるとき
には、入力電圧を２倍に昇圧してから降圧することで、
一定の出力電圧に規定することができる。
ｏ１からの出力電圧を検出し、検出した出力電圧に対応
したパルス幅の実質的な矩形電圧を出力する。これによ
り、降圧部４は、出力端子Ｔｏ１の出力電圧に応じて、
昇圧部３で昇圧された電圧の供給を調整して降圧するこ
とができる。従って、入力端子Ｔｉ１から供給される入
力電圧が電圧源Ｖｒが供給する基準電圧未満であるとき
には、入力電圧を２倍に昇圧してから降圧することで、
一定の出力電圧に規定することができる。
【００３７】例えば、電圧源Ｖｒが供給する基準電圧が
２．５Ｖで、入力端子Ｔｉ１に一般的な１セルリチウム
電池を接続して１．８Ｖ〜４Ｖの入力電圧を取り込み、
マイコン／メモリＩＣ駆動用の２．２Ｖの電圧を出力す
るものとする。この場合には、入力電圧が１．８Ｖ〜
２．５Ｖ未満では入力電圧が昇圧部３で２倍に昇圧され
て、トランジスタＱ５のドレインでの電圧が３．６Ｖ〜
５Ｖ未満となり、降圧部４が２．２Ｖに安定化して出力
端子Ｔｏ１に出力する。一方、入力電圧が２．５Ｖ〜４
Ｖでは、降圧部４に直接入力電圧が供給され、降圧部４
が２．２Ｖに安定化して出力端子Ｔｏ１に出力する。
２．５Ｖで、入力端子Ｔｉ１に一般的な１セルリチウム
電池を接続して１．８Ｖ〜４Ｖの入力電圧を取り込み、
マイコン／メモリＩＣ駆動用の２．２Ｖの電圧を出力す
るものとする。この場合には、入力電圧が１．８Ｖ〜
２．５Ｖ未満では入力電圧が昇圧部３で２倍に昇圧され
て、トランジスタＱ５のドレインでの電圧が３．６Ｖ〜
５Ｖ未満となり、降圧部４が２．２Ｖに安定化して出力
端子Ｔｏ１に出力する。一方、入力電圧が２．５Ｖ〜４
Ｖでは、降圧部４に直接入力電圧が供給され、降圧部４
が２．２Ｖに安定化して出力端子Ｔｏ１に出力する。
【００３８】以上説明したように、このスイッチング電
源回路によれば、電圧値判別部１が入力電圧が基準電圧
以上であると判別すると、入力電圧を昇圧せずに降圧部
４で一定の電圧に規定して出力することができる。これ
により、入力電圧の大きさに応じて回路の動作を切り替
えて回路の内部電圧を低減することができ、回路の耐圧
設計が容易となる。また、入力電圧が基準値以上である
ときには、オシレータＯＳ１の動作を停止することがで
きるので、消費電力を低減することができる。
源回路によれば、電圧値判別部１が入力電圧が基準電圧
以上であると判別すると、入力電圧を昇圧せずに降圧部
４で一定の電圧に規定して出力することができる。これ
により、入力電圧の大きさに応じて回路の動作を切り替
えて回路の内部電圧を低減することができ、回路の耐圧
設計が容易となる。また、入力電圧が基準値以上である
ときには、オシレータＯＳ１の動作を停止することがで
きるので、消費電力を低減することができる。
【００３９】この発明は、上記実施の形態に限定され
ず、様々な変形、応用が可能である。例えば、回路動作
切替部２は、電圧値検出部１の出力に従って、回路の動
作を切り替えることができるような任意の構成に変更す
ることができる。例えば、図２に示すように、ＮＡＮＤ
ゲートＮＡ１，ＮＡ２を、それぞれＡＮＤゲートＡＧ
１，ＡＧ２とし、降圧部４のトランジスタＱ１，Ｑ２
を、それぞれＮチャネル型のＭＯＳトランジスタＱ７，
Ｑ８とすることができる。このような構成においても、
入力電圧に応じて回路の動作を切り替えることにより、
回路の内部電圧を低減し、入力電圧をスイッチングによ
り規定して一定の電圧を出力することができる。
ず、様々な変形、応用が可能である。例えば、回路動作
切替部２は、電圧値検出部１の出力に従って、回路の動
作を切り替えることができるような任意の構成に変更す
ることができる。例えば、図２に示すように、ＮＡＮＤ
ゲートＮＡ１，ＮＡ２を、それぞれＡＮＤゲートＡＧ
１，ＡＧ２とし、降圧部４のトランジスタＱ１，Ｑ２
を、それぞれＮチャネル型のＭＯＳトランジスタＱ７，
Ｑ８とすることができる。このような構成においても、
入力電圧に応じて回路の動作を切り替えることにより、
回路の内部電圧を低減し、入力電圧をスイッチングによ
り規定して一定の電圧を出力することができる。
【００４０】また、例えば、図３に示すように、回路動
作切替部２をＯＲゲートＯＧ１と、インバータＩＮ３
と、ＮＡＮＤゲートＮＡ３とから構成することができ
る。この場合、電圧値判別部１のコンパレータＣＰ１の
出力端は、ＯＲゲートＯＧ１とＮＡＮＤゲートＮＡ３と
昇圧部３のオシレータＯＳ１の入力端に接続されてい
る。また、降圧部４のＰＷＭコンパレータＰＣ１の出力
端は、インバータＩＮ３を介してＯＲゲートＯＧ１の入
力端に接続されていると共に、ＮＡＮＤゲートＮＡ３の
入力端に接続されている。ＯＲゲートＯＧ１の出力端
は、トランジスタＱ２のゲートに接続されている。ＮＡ
ＮＤゲートＮＡ３の出力端は、トランジスタＱ１のゲー
トに接続されている。このような構成においても、入力
電圧に応じて回路の動作を切り替えることにより回路の
内部電圧を低減し、入力電圧をスイッチングにより規定
して一定の電圧を出力することができる。
作切替部２をＯＲゲートＯＧ１と、インバータＩＮ３
と、ＮＡＮＤゲートＮＡ３とから構成することができ
る。この場合、電圧値判別部１のコンパレータＣＰ１の
出力端は、ＯＲゲートＯＧ１とＮＡＮＤゲートＮＡ３と
昇圧部３のオシレータＯＳ１の入力端に接続されてい
る。また、降圧部４のＰＷＭコンパレータＰＣ１の出力
端は、インバータＩＮ３を介してＯＲゲートＯＧ１の入
力端に接続されていると共に、ＮＡＮＤゲートＮＡ３の
入力端に接続されている。ＯＲゲートＯＧ１の出力端
は、トランジスタＱ２のゲートに接続されている。ＮＡ
ＮＤゲートＮＡ３の出力端は、トランジスタＱ１のゲー
トに接続されている。このような構成においても、入力
電圧に応じて回路の動作を切り替えることにより回路の
内部電圧を低減し、入力電圧をスイッチングにより規定
して一定の電圧を出力することができる。
【００４１】また、例えば、図４に示すように、電圧値
判別部１と回路動作切替部２の構成を変更することもで
きる。この場合、電圧値判別部１のコンパレータＣＰ１
の非反転入力端が入力端子Ｔｉ１に接続され、反転入力
端が電圧源Ｖｒに接続されている。これにより、コンパ
レータＣＰ１は、入力電圧が電圧源Ｖｒの供給する基準
電圧以上であると判別すると”Ｈｉ”を出力し、入力電
圧が電圧源Ｖｒの供給する基準電圧未満であると判別す
ると”Ｌｏｗ”を出力する。回路動作切替部２は、ＮＡ
ＮＤゲートＮＡ４，ＮＡ５と、インバータＩＮ４とを備
えている。電圧値判別部１のコンパレータＣＰ１の出力
端は、ＮＡＮＤゲートＮＡ４の入力端に接続されている
と共に、インバータＩＮ４を介してＮＡＮＤゲートＮＡ
５とオシレータＯＳ１の入力端に接続されている。ＮＡ
ＮＤゲートＮＡ４の出力端は、トランジスタＱ２のゲー
トに接続されている。ＮＡＮＤゲートＮＡ５の出力端
は、トランジスタＱ１のゲートに接続されている。ま
た、降圧部４のＰＷＭコンパレータＰＣ１の出力端はＮ
ＡＮＤゲートＮＡ４，ＮＡ５の入力端に接続されてい
る。このような構成においても、入力電圧に応じて回路
の動作を切り替えることにより回路の内部電圧を低減
し、入力電圧をスイッチングにより規定して一定の電圧
を出力することができる。
判別部１と回路動作切替部２の構成を変更することもで
きる。この場合、電圧値判別部１のコンパレータＣＰ１
の非反転入力端が入力端子Ｔｉ１に接続され、反転入力
端が電圧源Ｖｒに接続されている。これにより、コンパ
レータＣＰ１は、入力電圧が電圧源Ｖｒの供給する基準
電圧以上であると判別すると”Ｈｉ”を出力し、入力電
圧が電圧源Ｖｒの供給する基準電圧未満であると判別す
ると”Ｌｏｗ”を出力する。回路動作切替部２は、ＮＡ
ＮＤゲートＮＡ４，ＮＡ５と、インバータＩＮ４とを備
えている。電圧値判別部１のコンパレータＣＰ１の出力
端は、ＮＡＮＤゲートＮＡ４の入力端に接続されている
と共に、インバータＩＮ４を介してＮＡＮＤゲートＮＡ
５とオシレータＯＳ１の入力端に接続されている。ＮＡ
ＮＤゲートＮＡ４の出力端は、トランジスタＱ２のゲー
トに接続されている。ＮＡＮＤゲートＮＡ５の出力端
は、トランジスタＱ１のゲートに接続されている。ま
た、降圧部４のＰＷＭコンパレータＰＣ１の出力端はＮ
ＡＮＤゲートＮＡ４，ＮＡ５の入力端に接続されてい
る。このような構成においても、入力電圧に応じて回路
の動作を切り替えることにより回路の内部電圧を低減
し、入力電圧をスイッチングにより規定して一定の電圧
を出力することができる。
【００４２】また、例えば、図５に示すように、図４に
示した回路のＮＡＮＤゲートＮＡ４，ＮＡ５を、それぞ
れＡＮＤゲートＡＧ３，ＡＧ４とし、降圧部４のトラン
ジスタＱ１，Ｑ２を、それぞれＮチャネル型のＭＯＳト
ランジスタＱ９，Ｑ１０とすることができる。このよう
な構成においても、入力電圧に応じて回路の動作を切り
替えることにより回路の内部電圧を低減し、入力電圧を
スイッチングにより規定して一定の電圧を出力すること
ができる。
示した回路のＮＡＮＤゲートＮＡ４，ＮＡ５を、それぞ
れＡＮＤゲートＡＧ３，ＡＧ４とし、降圧部４のトラン
ジスタＱ１，Ｑ２を、それぞれＮチャネル型のＭＯＳト
ランジスタＱ９，Ｑ１０とすることができる。このよう
な構成においても、入力電圧に応じて回路の動作を切り
替えることにより回路の内部電圧を低減し、入力電圧を
スイッチングにより規定して一定の電圧を出力すること
ができる。
【００４３】
【発明の効果】以上の説明のように、この発明は、入力
電圧が基準電圧以上であるときには、入力電圧を昇圧せ
ずにスイッチングにより規定して一定の電圧を出力する
ことができる。これにより、回路の内部電圧を低減する
ことができ、耐圧設計が容易になる。
電圧が基準電圧以上であるときには、入力電圧を昇圧せ
ずにスイッチングにより規定して一定の電圧を出力する
ことができる。これにより、回路の内部電圧を低減する
ことができ、耐圧設計が容易になる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係るスイッチング電源
回路の構成を示す模式図である。
回路の構成を示す模式図である。
【図２】この発明の実施の形態に係るスイッチング電源
回路の変形例の構成を示す模式図である。
回路の変形例の構成を示す模式図である。
【図３】この発明の実施の形態に係るスイッチング電源
回路の変形例の構成を示す模式図である。
回路の変形例の構成を示す模式図である。
【図４】この発明の実施の形態に係るスイッチング電源
回路の変形例の構成を示す模式図である。
回路の変形例の構成を示す模式図である。
【図５】この発明の実施の形態に係るスイッチング電源
回路の変形例の構成を示す模式図である。
回路の変形例の構成を示す模式図である。
【図６】従来のスイッチング電源回路の構成を示す模式
図である。
図である。
１ 電圧値判別部 ２ 回路動作切替部 ３，２０ 昇圧部 ４，２１ 降圧部 Ｑ１〜Ｑ１０，Ｑ２０〜Ｑ２４ ＭＯＳトランジ
スタ Ｄ１，Ｄ２０ ダイオード Ｃ１，Ｃ２，Ｃ２０，Ｃ２１ コンデンサ Ｌ１，Ｌ２０ インダクタ ＩＮ１〜ＩＮ４，ＩＮ２０ インバータ ＮＡ１〜ＮＡ５ ＮＡＮＤゲート ＡＧ１〜ＡＧ４ ＡＮＤゲート ＯＧ１ ＯＲゲート Ｔｉ１，Ｔｉ２０ 入力端子 Ｔｏ１，Ｔｏ２０ 出力端子 Ｖｒ 電圧源 ＣＰ１，ＣＰ２０ コンパレータ ＰＣ１，ＰＣ２０ ＰＷＭコンパレ
ータ ＯＳ１，ＯＳ２０ オシレータ
スタ Ｄ１，Ｄ２０ ダイオード Ｃ１，Ｃ２，Ｃ２０，Ｃ２１ コンデンサ Ｌ１，Ｌ２０ インダクタ ＩＮ１〜ＩＮ４，ＩＮ２０ インバータ ＮＡ１〜ＮＡ５ ＮＡＮＤゲート ＡＧ１〜ＡＧ４ ＡＮＤゲート ＯＧ１ ＯＲゲート Ｔｉ１，Ｔｉ２０ 入力端子 Ｔｏ１，Ｔｏ２０ 出力端子 Ｖｒ 電圧源 ＣＰ１，ＣＰ２０ コンパレータ ＰＣ１，ＰＣ２０ ＰＷＭコンパレ
ータ ＯＳ１，ＯＳ２０ オシレータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/155 H02M 3/00 H02M 3/07
Claims (8)
- 【請求項１】入力電圧を一定電圧に規定して出力するス
イッチング電源回路であって、スイッチング素子とコンデンサとから構成され、 前記入
力電圧を昇圧する昇圧手段と、 前記入力電圧を電流路の一端に受け、スイッチングして
該入力電圧を降圧し、電流路の他端に降圧した電圧を生
成する第１のトランジスタと、前記昇圧手段が昇圧した
電圧を電流路の一端に受け、スイッチングして該昇圧電
圧を降圧し、電流路の他端に降圧した電圧を生成する第
２のトランジスタと、前記第１のトランジスタの電流路
の他端の電圧と前記第２のトランジスタの電流路の他端
の電圧とを平滑化して一定電圧に変換する平滑化回路と
を備え、一定電圧を出力する降圧手段と、 前記降圧手段の出力電圧を検出し、該出力電圧の大きさ
に対応したパルス幅を有する矩形電圧を出力する矩形電
圧生成手段と、 入力端子に接続され、前記入力電圧が基準電圧以上であ
るか否かを判別する判別手段と、を備え、 前記降圧手段は、 前記判別手段及び前記矩形電圧生成手段の出力により、
第１のトランジスタをスイッチングして前記入力電圧を
降圧するか、前記入力電圧を前記昇圧手段により昇圧せ
しめ、さらに第２のトランジスタをスイッチングして降
圧するかを切り替える切替手段とを備え、 前記判別手段が、前記入力電圧が前記判別手段の基準電
圧以上であると判別すると、前記入力電圧を降圧し、 前記判別手段が、前記入力電圧が前記判別手段の基準電
圧未満であると判別すると、前記昇圧手段が昇圧した電
圧を降圧して、 一定電圧を出力する、 ことを特徴とするスイッチング電源回路。 - 【請求項２】前記昇圧手段は、スイッチドキャパシタに
より前記入力電圧の２倍の電圧を生成する手段を含む、 ことを特徴とする請求項１に記載のスイッチング電源回
路。 - 【請求項３】前記昇圧手段は、スイッチドキャパシタと
して動作するために設けたトランジスタをスイッチング
させる高周波の電圧信号を出力する発振手段を含み、 前記判別手段は、前記入力電圧が基準電圧以上であると
判別したときに、前記発振手段の動作を停止させる手段
を含む、 ことを特徴とする請求項２に記載のスイッチング電源回
路。 - 【請求項４】前記第１のトランジスタは、ソースに前記
入力電圧を受け、スイッチングにより前記入力電圧の受
給と遮断とを切り替える第１のＰチャネル型ＭＯＳトラ
ンジスタから構成され、前記第２のトランジスタは、ソースに前記昇圧手段の出
力電圧を受け、ドレインが第１のＰチャネル型ＭＯＳト
ランジスタのドレインに接続され、 スイッチングにより
前記昇圧手段が出力する電圧の受給と遮断とを切り替え
る第２のＰチャネル型ＭＯＳトランジスタから構成さ
れ、前記平滑化回路は、 前記第１と第２のＰチャネル型ＭＯＳトランジスタのド
レインにカソードが接続されたダイオードと、 一端が前記ダイオードのカソードに接続されたインダク
タンスと、 一端が前記インダクタンスの他端と出力端子に接続さ
れ、他端をＰＷＭコンパレータに接続されたコンデンサ
と、を含み、 前記判別手段は、 前記入力電圧を基準電圧と比較して、前記入力電圧が基
準電圧以上であると判別すると低レベルの電圧”Ｌｏ
ｗ”を出力し、前記入力電圧が基準電圧未満であると判
別すると高レベルの電圧”Ｈｉ”を出力する比較手段を
含み、 前記切替手段は、 前記比較手段の出力を反転したものと前記矩形電圧生成
手段が出力する矩形電圧とを入力として論理積の否定を
演算し、演算結果に対応したレベルの電圧を前記第１の
Ｐチャネル型ＭＯＳトランジスタのゲートに印加する第
１の演算手段と、 前記比較手段の出力と前記電圧生成手段が出力する矩形
電圧とを入力として論理積の否定を演算し、演算結果に
対応したレベルの電圧を前記第２のＰチャネル型ＭＯＳ
トランジスタのゲートに印加する第２の演算手段とを含
む、 ことを特徴とする請求項３に記載のスイッチング電源回
路。 - 【請求項５】前記第１のトランジスタは、ドレインに前
記入力電圧を受け、スイッチングにより前記入力電圧の
受給と遮断とを切り替える第１のＮチャネル型ＭＯＳト
ランジスタから構成され、前記第２のトランジスタは、ドレインに前記昇圧手段の
出力電圧を受け、ソースが前記第１のＮチャネル型ＭＯ
Ｓトランジスタのソースに接続され、 スイッチングによ
り前記昇圧手段が出力する電圧の受給と遮断とを切り替
える第２のＮチャネル型ＭＯＳトランジスタから構成さ
れ、前記平滑化回路は、 前記第１と第２のＮチャネル型ＭＯＳトランジスタのソ
ースにカソードが接続されたダイオードと、 一端が前記ダイオードのカソードに接続されたインダク
タンスと、 一端が前記インダクタンスの他端と出力端子に接続さ
れ、他端をＰＷＭコンパレータに接続されたコンデンサ
と、を含み、 前記判別手段は、 前記入力電圧を基準電圧と比較して、前記入力電圧が基
準電圧以上であると判別すると低レベルの電圧”Ｌｏ
ｗ”を出力し、前記入力電圧が基準電圧未満であると判
別すると高レベルの電圧”Ｈｉ”を出力する比較手段を
含み、 前記切替手段は、 前記比較手段の出力を反転したものと前記矩形電圧生成
手段が出力した矩形電圧とを入力として論理積を演算
し、演算結果に対応したレベルの電圧を前記第１のＮチ
ャネル型ＭＯＳトランジスタのゲートに印加する第３の
演算手段と、 前記比較手段の出力と前記矩形電圧生成手段が出力した
矩形電圧とを入力として論理積を演算し、演算結果に対
応したレベルの電圧を前記第２のＮチャネル型ＭＯＳト
ランジスタのゲートに印加する第４の演算手段とを含
む、 ことを特徴とする請求項３に記載のスイッチング電源回
路。 - 【請求項６】前記第１のトランジスタは、ソースに前記
入力電圧を受け、スイッチングにより前記入力電圧の受
給と遮断とを切り替える第１のＰチャネル型ＭＯＳトラ
ンジスタから構成され、前記第２のトランジスタは、ソースに前記昇圧手段の出
力電圧を受け、ドレインが前記第１のＰチャネル型ＭＯ
Ｓトランジスタのドレインに接続され、 スイッチングに
より前記昇圧手段が出力する電圧の受給と遮断とを切り
替える第２のＰチャネル型ＭＯＳトランジスタから構成
され、前記平滑化回路は、 前記第１と第２のＰチャネル型ＭＯＳトランジスタのド
レインにカソードが接続されたダイオードと、 一端が前記ダイオードのカソードに接続されたインダク
タンスと、 一端が前記インダクタンスの他端と出力端子に接続さ
れ、他端をＰＷＭコンパレータに接続されたコンデンサ
と、を含み、 前記判別手段は、 前記入力電圧を基準電圧と比較して、前記入力電圧が基
準電圧以上であると判別すると低レベルの電圧”Ｌｏ
ｗ”を出力し、前記入力電圧が基準電圧未満であると判
別すると高レベルの電圧”Ｈｉ”を出力する比較手段を
含み、 前記切替手段は、 前記比較手段の出力と前記矩形電圧生成手段が出力した
矩形電圧を反転したものとを入力として論理和を演算
し、演算結果に対応したレベルの電圧を前記第１のＰチ
ャネル型ＭＯＳトランジスタのゲートに印加する第５の
演算手段と、 前記比較手段の出力と前記矩形電圧生成手段が出力した
矩形電圧とを入力として論理積の否定を演算し、演算結
果に対応したレベルの電圧を前記第２のＰチャネル型Ｍ
ＯＳトランジスタのゲートに印加する第６の演算手段と
を含む、 ことを特徴とする請求項３に記載のスイッチング電源回
路。 - 【請求項７】前記第１のトランジスタは、ソースに前記
入力電圧を受け、スイッチングにより前記入力電圧の受
給と遮断とを切り替える第１のＰチャネル型ＭＯＳトラ
ンジスタから構成され、前記第２のトランジスタは、ソースに前記昇圧手段の出
力電圧を受け、ドレインが第１のＰチャネル型ＭＯＳト
ランジスタのドレインに接続され、 スイッチングにより
前記昇圧手段が出力する電圧の受給と遮断とを切り替え
る第２のＰチャネル型ＭＯＳトランジスタから構成さ
れ、前記平滑化回路は、 前記第１と第２のＰチャネル型ＭＯＳトランジスタのド
レインにカソードが接続されたダイオードと、 一端が前記ダイオードのカソードに接続されたインダク
タンスと、 一端が前記インダクタンスの他端と出力端子に接続さ
れ、他端をＰＷＭコンパレータに接続されたコンデンサ
と、を含み、 前記判別手段は、 前記入力電圧を基準電圧と比較して、前記入力電圧が基
準電圧以上であると判別すると高レベルの電圧”Ｈｉ”
を出力し、前記入力電圧が基準電圧未満であると判別す
ると低レベルの電圧”Ｌｏｗ”を出力する比較手段を含
み、 前記切替手段は、 前記比較手段の出力と前記矩形電圧生成手段が出力した
矩形電圧とを入力として論理積の否定を演算し、演算結
果に対応したレベルの電圧を前記第１のＰチャネル型Ｍ
ＯＳトランジスタのゲートに印加する第７の演算手段
と、 前記比較手段の出力を反転したものと前記矩形電圧生成
手段が出力した矩形電圧とを入力として論理積の否定を
演算し、演算結果に対応したレベルの電圧を前記第２の
Ｐチャネル型ＭＯＳトランジスタに印加する第８の演算
手段とを含む、ことを特徴とする請求項３に記載のスイ
ッチング電源回路。 - 【請求項８】前記第１のトランジスタは、ドレインに前
記入力電圧を受け、スイッチングにより前記入力電圧の
受給と遮断とを切り替える第１のＮチャネル型ＭＯＳト
ランジスタから構成され、前記第２のトランジスタは、ドレインに前記昇圧手段の
出力電圧を受け、ソースが前記第１のＮチャネル型ＭＯ
Ｓトランジスタのソースに接続され、 スイッチングによ
り前記昇圧手段が出力する電圧の受給と遮断とを切り替
える第２のＮチャネル型ＭＯＳトランジスタから構成さ
れ、前記平滑化回路は、 前記第１と第２のＮチャネル型ＭＯＳトランジスタのソ
ースにカソードが接続されたダイオードと、 一端が前記ダイオードのカソードに接続されたインダク
タンスと、 一端が前記インダクタンスの他端と出力端子に接続さ
れ、他端をＰＷＭコンパレータに接続されたコンデンサ
と、を含み、 前記判別手段は、 前記入力電圧を基準電圧と比較して、前記入力電圧が基
準電圧以上であると判別すると、高レベルの電圧”Ｈ
ｉ”を出力し、前記入力電圧が基準電圧未満であると判
別すると、低レベルの電圧”Ｌｏｗ”を出力する比較手
段を含み、 前記切替手段は、 前記比較手段の出力と前記矩形電圧生成手段が出力した
矩形電圧とを入力として論理積を演算し、演算結果に対
応したレベルの電圧を前記第１のＮチャネル型ＭＯＳト
ランジスタのゲートに印加する第９の演算手段と、 前記比較手段の出力を反転したものと前記矩形電圧生成
手段が出力した矩形電圧とを入力として論理積を演算
し、演算結果に対応したレベルの電圧を前記第２のＮチ
ャネル型ＭＯＳトランジスタに印加する第１０の演算手
段とを含む、 ことを特徴とする請求項３に記載のスイッチング電源回
路。
Priority Applications (1)
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|---|---|---|---|
| JP10357324A JP3116931B2 (ja) | 1998-12-16 | 1998-12-16 | スイッチング電源回路 |
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|---|---|---|---|
| JP10357324A JP3116931B2 (ja) | 1998-12-16 | 1998-12-16 | スイッチング電源回路 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10357324A Expired - Fee Related JP3116931B2 (ja) | 1998-12-16 | 1998-12-16 | スイッチング電源回路 |
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- 1998-12-16 JP JP10357324A patent/JP3116931B2/ja not_active Expired - Fee Related
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