JP3115897B2 - 接続装置 - Google Patents
接続装置Info
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- JP3115897B2 JP3115897B2 JP07524580A JP52458095A JP3115897B2 JP 3115897 B2 JP3115897 B2 JP 3115897B2 JP 07524580 A JP07524580 A JP 07524580A JP 52458095 A JP52458095 A JP 52458095A JP 3115897 B2 JP3115897 B2 JP 3115897B2
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- analog
- voltage
- connection device
- control voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/28—Impedance matching networks
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Networks Using Active Elements (AREA)
- Dc Digital Transmission (AREA)
- Hydraulic Clutches, Magnetic Clutches, Fluid Clutches, And Fluid Joints (AREA)
- Mechanical Operated Clutches (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Non-Reversible Transmitting Devices (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
Description
【発明の詳細な説明】 技術分野 この発明は一般に接続装置に関し、より特定すると、
多数のトランジスタを備える接続装置に関する。前記ト
ランジスタはトランジスタの制御端子に接続された制御
信号により活動化または非活動化することができ、この
制御信号により、抵抗特性と抵抗値を持つ回路を２本の
導体の間に形成する。
多数のトランジスタを備える接続装置に関する。前記ト
ランジスタはトランジスタの制御端子に接続された制御
信号により活動化または非活動化することができ、この
制御信号により、抵抗特性と抵抗値を持つ回路を２本の
導体の間に形成する。
より特定すると、この回路は制御信号の値たとえば電
圧値に対応する抵抗値を示す。これにより、電圧値が増
加するとこれに対応して抵抗値が増加するというよう
に、他の電圧値を選択するに従って所定の抵抗値を変え
ることができる。
圧値に対応する抵抗値を示す。これにより、電圧値が増
加するとこれに対応して抵抗値が増加するというよう
に、他の電圧値を選択するに従って所定の抵抗値を変え
ることができる。
以下の説明とクレームにおいて用いる「抵抗特性」と
いう語は、純粋な抵抗特性だけでなく実質的な抵抗特性
も指す。
いう語は、純粋な抵抗特性だけでなく実質的な抵抗特性
も指す。
また「トランジスタ」という語は、単一のトランジス
タだけでなく、並列または直列に接続した、またはその
他の任意の構成の、単一のトランジスタと同様な機能お
よび／または特性を示す、１個または数個のトランジス
タを指す。
タだけでなく、並列または直列に接続した、またはその
他の任意の構成の、単一のトランジスタと同様な機能お
よび／または特性を示す、１個または数個のトランジス
タを指す。
さらに特定すると、この発明は終端インピーダンスと
して用いられるもので、抵抗特性を持ち、受信回路に属
し、信号を伝送する１本または２本の導体に現れる電圧
パルスを受信する。電圧パルスのビットレイトは150Mb/
sを超えてよい。
して用いられるもので、抵抗特性を持ち、受信回路に属
し、信号を伝送する１本または２本の導体に現れる電圧
パルスを受信する。電圧パルスのビットレイトは150Mb/
sを超えてよい。
従来の技術の説明 CMOS技術で製造したトランジスタ、たとえばNMOSトラ
ンジスタの特性として、ゲート・ソース電圧（VGS）の
種々の値に対するドレン・ソース電圧（VDS）の初期の
電圧範囲内では、トランジスタのドレン・ソース部は抵
抗特性または実質的な抵抗特性を持つことが知られてお
り、したがってこの特性は種々の回路接続に用いられて
いる。
ンジスタの特性として、ゲート・ソース電圧（VGS）の
種々の値に対するドレン・ソース電圧（VDS）の初期の
電圧範囲内では、トランジスタのドレン・ソース部は抵
抗特性または実質的な抵抗特性を持つことが知られてお
り、したがってこの特性は種々の回路接続に用いられて
いる。
したがって従来知られているように、１個または数個
のトランジスタを用いて、２本の導体の間に接続され
た、抵抗特性および抵抗値を示す回路を形成すると、ト
ランジスタのゲート端子に接続する制御信号の選択され
た電圧値に従って電流抵抗値が決まる。
のトランジスタを用いて、２本の導体の間に接続され
た、抵抗特性および抵抗値を示す回路を形成すると、ト
ランジスタのゲート端子に接続する制御信号の選択され
た電圧値に従って電流抵抗値が決まる。
これも知られていることであるが、受信回路は抵抗特
性の整合インピーダンスを持ち、送信導体に与えられる
信号に適応する。整合インピーダンスの抵抗値は調整可
能であって、信号伝送の瞬時のインピーダンス条件に対
応して瞬時の抵抗を示す。
性の整合インピーダンスを持ち、送信導体に与えられる
信号に適応する。整合インピーダンスの抵抗値は調整可
能であって、信号伝送の瞬時のインピーダンス条件に対
応して瞬時の抵抗を示す。
この発明に関連する測度と特性を考慮すれば、専用の
制御回路を用いて送信装置の整合インピーダンスをディ
ジタル的に制御できることは、すでに米国特許第5,194,
765号により、知られている。
制御回路を用いて送信装置の整合インピーダンスをディ
ジタル的に制御できることは、すでに米国特許第5,194,
765号により、知られている。
ナイト（Knight）他の論文、「自己終端低電圧スイン
グCMOS出力ドライバ（Aself−Terminating Low−Voltag
e−Swing CMOS Output Driver）」、IEEE Journal of S
olid State Circuites,vol.23,pp.457−464（1988年４
月）は、特定の制御された出力インピーダンスを持つ出
力端子にディジタル信号を生成するCMOS回路について説
明している。
グCMOS出力ドライバ（Aself−Terminating Low−Voltag
e−Swing CMOS Output Driver）」、IEEE Journal of S
olid State Circuites,vol.23,pp.457−464（1988年４
月）は、特定の制御された出力インピーダンスを持つ出
力端子にディジタル信号を生成するCMOS回路について説
明している。
ここで説明する回路装置は、このようにディジタル的
であり、送信装置に関係するものである。
であり、送信装置に関係するものである。
発明の開示 技術上の問題 上述のような既知の技術で技術的問題と考えなければ
ならないのは、アナログ制御電圧で調節できる受信装置
を備える回路を作り、１つまたはいくつかのアナログ制
御信号を１個または数個のトランジスタの１個または数
個の制御端子に接続することにより、回路の抵抗特性を
ある限度内で変えられるようにすることである。
ならないのは、アナログ制御電圧で調節できる受信装置
を備える回路を作り、１つまたはいくつかのアナログ制
御信号を１個または数個のトランジスタの１個または数
個の制御端子に接続することにより、回路の抵抗特性を
ある限度内で変えられるようにすることである。
技術的な問題は、これらのどの制御信号も或るグルー
プのトランジスタのゲート端子に接続し（ただしトラン
ジスタのドレン端子とソース端子は２本の受信装置関係
の送信導体に接続されている）、同時に制御電圧の形の
制御信号を選択して、トランジスタの動作点が、トラン
ジスタが抵抗特性を示す領域内または少なくともその近
くにあるようにすることの重要性を理解することであ
る。
プのトランジスタのゲート端子に接続し（ただしトラン
ジスタのドレン端子とソース端子は２本の受信装置関係
の送信導体に接続されている）、同時に制御電圧の形の
制御信号を選択して、トランジスタの動作点が、トラン
ジスタが抵抗特性を示す領域内または少なくともその近
くにあるようにすることの重要性を理解することであ
る。
また別の技術的な問題は、第１制御信号用の第１制御
接続を第１グループのトランジスタと共に動作させ、第
２制御信号用の第２接続を第２グループのトランジスタ
と共に動作させるなどして、種々の組み合わせを作って
抵抗値の利用可能な領域を拡大することの重要性を理解
することである。
接続を第１グループのトランジスタと共に動作させ、第
２制御信号用の第２接続を第２グループのトランジスタ
と共に動作させるなどして、種々の組み合わせを作って
抵抗値の利用可能な領域を拡大することの重要性を理解
することである。
また別の技術的な問題は、第１グループ内のトランジ
スタの数を第２グループ内のトランジスタの数と異なる
ように選択し、抵抗値の利用可能な領域をさらに拡大す
ることの重要性を理解することである。
スタの数を第２グループ内のトランジスタの数と異なる
ように選択し、抵抗値の利用可能な領域をさらに拡大す
ることの重要性を理解することである。
また技術的な問題と考えなければならないのは、受信
装置関係の終端抵抗として上に述べたような抵抗特性を
示す接続装置が、システム内でディジタル電圧パルスと
高周波の情報搬送信号を、選択されたトランジスタ（好
ましくはNMOSトランジスタ）で伝送することの重要性を
理解することである。
装置関係の終端抵抗として上に述べたような抵抗特性を
示す接続装置が、システム内でディジタル電圧パルスと
高周波の情報搬送信号を、選択されたトランジスタ（好
ましくはNMOSトランジスタ）で伝送することの重要性を
理解することである。
また技術的な問題は、２本の導体の間に接続された回
路が、送信導体と基準ポテンシャル（VT）の間または導
体間に接続された、実質的な抵抗特性を持つ終端インピ
ーダンスとして動作するとき、上に述べたような接続装
置から得られる利点を理解することである。
路が、送信導体と基準ポテンシャル（VT）の間または導
体間に接続された、実質的な抵抗特性を持つ終端インピ
ーダンスとして動作するとき、上に述べたような接続装
置から得られる利点を理解することである。
その他の技術的な問題は、ゲートマトリクスと、ゲー
トマトリスクのベースバーから終端回路へのエッジ関係
のマクロ回路を用いることにより得られる利点を理解す
ることである。
トマトリスクのベースバーから終端回路へのエッジ関係
のマクロ回路を用いることにより得られる利点を理解す
ることである。
また別の技術的な問題は、２本の導体の内の第２の導
体を、電圧基準を示す導体たとえば接地ポテンシャルに
接続する導体にすることにより得られる利点を理解する
ことである。
体を、電圧基準を示す導体たとえば接地ポテンシャルに
接続する導体にすることにより得られる利点を理解する
ことである。
また技術的な問題と考えなければならないのは、金属
層をかぶせたベースバーから、抵抗特性を持つ受信装置
関係の終端インピーダンスとして接続できかつ「単一端
（single−ended）」送信で用いることができる回路を
受信装置内に作り、また「差動」送信に適した活動的な
並列終端インピーダンスを受信装置内に作ることであ
る。
層をかぶせたベースバーから、抵抗特性を持つ受信装置
関係の終端インピーダンスとして接続できかつ「単一端
（single−ended）」送信で用いることができる回路を
受信装置内に作り、また「差動」送信に適した活動的な
並列終端インピーダンスを受信装置内に作ることであ
る。
また技術的な問題と考えなければならないのは、制御
信号を特定の接続手段により制御することの重要性を理
解することである。
信号を特定の接続手段により制御することの重要性を理
解することである。
またさらに技術的な問題と考えなければならないの
は、接続手段を制御して、所定の抵抗値用のディジタル
信号を、および／または利用可能な抵抗範囲内の任意の
抵抗値を選択するアナログ信号を、生成することができ
る条件を作ることである。
は、接続手段を制御して、所定の抵抗値用のディジタル
信号を、および／または利用可能な抵抗範囲内の任意の
抵抗値を選択するアナログ信号を、生成することができ
る条件を作ることである。
またさらに技術的な問題と考えなければならないの
は、接続手段は多数のアナログ伝送ゲートであって、そ
れぞれ活動状態または非活動状態に制御できるようにす
ることの重要性を理解することである。
は、接続手段は多数のアナログ伝送ゲートであって、そ
れぞれ活動状態または非活動状態に制御できるようにす
ることの重要性を理解することである。
また別の技術的問題は、アナログ伝送ゲートを信号反
転回路により活動化または非活動化することの重要性を
理解することである。
転回路により活動化または非活動化することの重要性を
理解することである。
またさらに技術的な問題と考えなければならないの
は、アナログ伝送ゲートは或るグループのトランジスタ
たとえばNMOSトランジスタの制御接続と協調しなければ
ならないことの重要性と必要性を理解することである。
は、アナログ伝送ゲートは或るグループのトランジスタ
たとえばNMOSトランジスタの制御接続と協調しなければ
ならないことの重要性と必要性を理解することである。
また別の技術的な問題は、各アナログ伝送ゲートを通
る制御電圧に所定のディジタル化された電圧値またはア
ナログ電圧値を与えることにより得られる利点と利用可
能な抵抗値を理解することである。
る制御電圧に所定のディジタル化された電圧値またはア
ナログ電圧値を与えることにより得られる利点と利用可
能な抵抗値を理解することである。
またさらに別の技術的な問題は、あるグループに関す
るトランジスタたとえばNMOSトランジスタをディジタル
化された電圧値用に選択し、またある別のグループに関
するトランジスタをアナログ電圧値用に選択して、選択
されたインピーダンス値または抵抗値を作ることの重要
性を理解することである。
るトランジスタたとえばNMOSトランジスタをディジタル
化された電圧値用に選択し、またある別のグループに関
するトランジスタをアナログ電圧値用に選択して、選択
されたインピーダンス値または抵抗値を作ることの重要
性を理解することである。
別の技術的な問題は、選択された終端基準に対応する
電圧値を制御接続に与え、また特別に作られた調節回路
でこれを調節することの重要性を理解することである。
電圧値を制御接続に与え、また特別に作られた調節回路
でこれを調節することの重要性を理解することである。
さらに技術的な問題は、選択されたトランジスタおよ
び／またはトランジスタ接続が抵抗特性を持つ大きな領
域になり、これにより大きな調節領域になるような条件
を作ることである。
び／またはトランジスタ接続が抵抗特性を持つ大きな領
域になり、これにより大きな調節領域になるような条件
を作ることである。
このための技術的な問題は、ドレン端子とソース端子
の間の電圧を選択して最大1.5Vまたはそれよりやや低く
できるという条件を作ることである。
の間の電圧を選択して最大1.5Vまたはそれよりやや低く
できるという条件を作ることである。
またさらに技術的な問題と考えなければならないの
は、抵抗の変化をすべてディジタルシリーズに従って重
み付けした、種々の選択された抵抗値の接続を、トラン
ジスタの１つまたはいくつかの選択されたグループの接
続により行うという条件を作ることである。
は、抵抗の変化をすべてディジタルシリーズに従って重
み付けした、種々の選択された抵抗値の接続を、トラン
ジスタの１つまたはいくつかの選択されたグループの接
続により行うという条件を作ることである。
別の技術的な問題は、以上の他に、アナログ制御電圧
を選択して、抵抗の変化が選択された値になるように連
続的に制御できることを理解することである。
を選択して、抵抗の変化が選択された値になるように連
続的に制御できることを理解することである。
解決 １つまたは複数の上述の要求を満たすために、この発
明は多数のトランジスタを備える接続装置を与える。た
だし前記トランジスタはトランジスタの制御端子に接続
された、制御信号として働く制御電圧により活動化また
は非活動化することができる。この場合、２本の導体の
間に接続する回路を形成する。前記回路は抵抗特性と抵
抗値を示し、抵抗特性を持つ終端インピーダンスとして
用いられ、好ましくは受信装置でも送信装置でもアナロ
グ制御電圧で調整することができる。
明は多数のトランジスタを備える接続装置を与える。た
だし前記トランジスタはトランジスタの制御端子に接続
された、制御信号として働く制御電圧により活動化また
は非活動化することができる。この場合、２本の導体の
間に接続する回路を形成する。前記回路は抵抗特性と抵
抗値を示し、抵抗特性を持つ終端インピーダンスとして
用いられ、好ましくは受信装置でも送信装置でもアナロ
グ制御電圧で調整することができる。
このような接続装置を備えるこの発明の一態様では、
用いるアナログ制御信号は制御電圧の形であって、多数
の利用可能な制御接続の１つまたはいくつかに接続する
ことができる。各制御接続は或るグループのトランジス
タの制御端子に接続し、トランジスタの他の端子は導体
に接続し、また制御電圧を選択して、トランジスタの動
作点が、トランジスタが抵抗特性を示す領域内または少
なくともその近くにあるようにする。
用いるアナログ制御信号は制御電圧の形であって、多数
の利用可能な制御接続の１つまたはいくつかに接続する
ことができる。各制御接続は或るグループのトランジス
タの制御端子に接続し、トランジスタの他の端子は導体
に接続し、また制御電圧を選択して、トランジスタの動
作点が、トランジスタが抵抗特性を示す領域内または少
なくともその近くにあるようにする。
この発明の一実施態様では、制御端子はCMOSトランジ
スタのゲート端子であり、他の端子はドレン端子および
ソース端子である。
スタのゲート端子であり、他の端子はドレン端子および
ソース端子である。
制御電圧はトランジスタの活動的な領域内で通常は高
く選択され、ドレン端子とソース端子にかかる電圧はト
ランジスタの活動的な領域内で低く選択される。
く選択され、ドレン端子とソース端子にかかる電圧はト
ランジスタの活動的な領域内で低く選択される。
第１制御接続は第１グループのトランジスタと共に動
作し、第２制御接続は第２グループのトランジスタと共
に動作する、など。
作し、第２制御接続は第２グループのトランジスタと共
に動作する、など。
第１グループ内のトランジスタの数は他のグループ内
のトランジスタの数と異なる。
のトランジスタの数と異なる。
利用可能なグループ内のトランジスタたとえばNMOSト
ランジスタの数と大きさはグループ間で選択するので、
１つまたはいくつかの選択されたグループを接続する
と、好ましくは抵抗の変化にすべてディジタルシリーズ
に従って重みを付けて種々の抵抗値を作ることができ、
これとアナログ制御電圧を組み合わせると、連続的に変
わる抵抗から抵抗値を選択できる。
ランジスタの数と大きさはグループ間で選択するので、
１つまたはいくつかの選択されたグループを接続する
と、好ましくは抵抗の変化にすべてディジタルシリーズ
に従って重みを付けて種々の抵抗値を作ることができ、
これとアナログ制御電圧を組み合わせると、連続的に変
わる抵抗から抵抗値を選択できる。
一方の導体はディジタルの情報搬送電圧パルスを伝送
する送信導体でよく、２本の導体の内の他方は電圧基準
たとえば接地基準を示す導体でよい。
する送信導体でよく、２本の導体の内の他方は電圧基準
たとえば接地基準を示す導体でよい。
回路は、「単一端」送信に適した受信装置の、抵抗特
性または実質的な抵抗特性を持つ終端インピーダンスと
して、または「差動」送信に適した受信装置の終端イン
ピーダンスとして接続することができる。
性または実質的な抵抗特性を持つ終端インピーダンスと
して、または「差動」送信に適した受信装置の終端イン
ピーダンスとして接続することができる。
１つまたはいくつかの制御接続に現れる制御信号は、
回路に予め接続された接続手段を通して制御する。
回路に予め接続された接続手段を通して制御する。
このような接続手段は好ましくは多数のアナログ伝送
ゲートであって、制御回路たとえば信号反転回路により
活動化または非活動化できることが好ましい。
ゲートであって、制御回路たとえば信号反転回路により
活動化または非活動化できることが好ましい。
１個のアナログ伝送ゲートが、１グループのトランジ
スタの各制御接続と共に動作する。
スタの各制御接続と共に動作する。
多数の選択されたアナログ伝送ゲートの制御電圧の値
は、ディジタル化された電圧値か、またはアナログ電圧
値である。
は、ディジタル化された電圧値か、またはアナログ電圧
値である。
制御接続に調節回路からアナログ電圧値を与えて、終
端基準に対応する調節された制御電圧を生成することが
できる。
端基準に対応する調節された制御電圧を生成することが
できる。
トランジスタの大きさの選択は、抵抗特性を持つ領域
が大きくなるように、ドレン端子とソース端子の間の電
圧は最大1.5Vまたはそれ以下になるようにする。
が大きくなるように、ドレン端子とソース端子の間の電
圧は最大1.5Vまたはそれ以下になるようにする。
利点 この発明の抵抗特性および抵抗値を示す接続装置と回
路が持つ主な利点は、受信および／または送信装置内の
整合インピーダンスとして、回路の瞬時的な抵抗値を、
好ましくは制御電圧の形のアナログ制御信号に従って選
択できることである。
路が持つ主な利点は、受信および／または送信装置内の
整合インピーダンスとして、回路の瞬時的な抵抗値を、
好ましくは制御電圧の形のアナログ制御信号に従って選
択できることである。
さらに分かったことは、この種の回路を受信装置の、
抵抗特性を持つ終端インピーダンスとして接続すること
ができ（この回路はゲートマトリクス内に統合してよ
い）、またベースバーの上に金属層を形成することによ
りこの回路を設計し製作して、エッジ関係のマクロ表面
を構成することができることである。
抵抗特性を持つ終端インピーダンスとして接続すること
ができ（この回路はゲートマトリクス内に統合してよ
い）、またベースバーの上に金属層を形成することによ
りこの回路を設計し製作して、エッジ関係のマクロ表面
を構成することができることである。
制御信号を１つまたはいくつかの制御接続に接続する
には、多数のアナログ伝送ゲートを備える接続手段を用
いる。この伝送ゲートも、ベースバー上に金属層を形成
して作る。
には、多数のアナログ伝送ゲートを備える接続手段を用
いる。この伝送ゲートも、ベースバー上に金属層を形成
して作る。
この発明の接続装置の主な特徴は、クレーム１の特徴
を述べた部分に規定されている。
を述べた部分に規定されている。
図面の簡単な説明 抵抗特性と抵抗値を示す回路を備える接続装置の例示
の実施態様と、情報搬送信号用の受信回路への応用を、
添付の図面を参照して詳細に説明する。
の実施態様と、情報搬送信号用の受信回路への応用を、
添付の図面を参照して詳細に説明する。
第１図は、この接続装置を組み込むことのできるゲー
トマトリクスの平面図である。
トマトリクスの平面図である。
第２図は第１図のゲートマトリスクの断面で、ベース
バーとその上の金属層を備えるこの種のゲートマトリク
スの主な構造を示す。
バーとその上の金属層を備えるこの種のゲートマトリク
スの主な構造を示す。
第３図は、制御電圧を生成する回路の主な配線図であ
る。
る。
第４図は、この発明に従って回路の終端負荷または整
合インピーダンスを調節し適応させる、いくつかの利用
可能な受信回路の１つの簡単な配線図である。
合インピーダンスを調節し適応させる、いくつかの利用
可能な受信回路の１つの簡単な配線図である。
第５図は、第４図の永久終端負荷または整合インピー
ダンスの代わりになる、抵抗特性を示す回路の詳細な配
線図である。
ダンスの代わりになる、抵抗特性を示す回路の詳細な配
線図である。
第６図は、１つまたはいくつかのアナログおよびディ
ジタル制御信号を伝送する接続手段の例示の実施態様で
ある。
ジタル制御信号を伝送する接続手段の例示の実施態様で
ある。
第７図は、NMOSトランジスタに関する特性図である。
第８図は、第５図と第６図のトランジスタ接続により
得られる種々の抵抗値での電圧対時間の図である。
得られる種々の抵抗値での電圧対時間の図である。
好ましい実施態様の説明 第１図に、ゲートマトリクス１すなわち集積回路の平
面図を示す。この回路はベースバー20と、これにかぶせ
た金属層を備える。金属層は、ベースバー内に形成され
たNMOSおよびPMOSトランジスタや抵抗の間の必要な接続
導体を形成する。ベースバー20には、製造中に中央部の
ゲート海10を形成する。
面図を示す。この回路はベースバー20と、これにかぶせ
た金属層を備える。金属層は、ベースバー内に形成され
たNMOSおよびPMOSトランジスタや抵抗の間の必要な接続
導体を形成する。ベースバー20には、製造中に中央部の
ゲート海10を形成する。
他の機能装置11・12・13・14、たとえば記憶装置、計
算回路、プロセッサなどもゲート海10の中または周囲に
設けることができるが、これらはこの発明の必須部分で
はないので説明を省く。
算回路、プロセッサなどもゲート海10の中または周囲に
設けることができるが、これらはこの発明の必須部分で
はないので説明を省く。
第１図に示す実施態様では、ゲートマトリクス１は多
数のエッジ関係の接続表面すなわちパッド（ボンドパッ
ド）を備え、その中の最も左上のエッジにあるものの番
号を15とする。
数のエッジ関係の接続表面すなわちパッド（ボンドパッ
ド）を備え、その中の最も左上のエッジにあるものの番
号を15とする。
このボンドパッド15はエッジ関係の回路16の一部であ
る。
る。
回路16はNMOSトランジスタおよび／または同等のもの
で作った制御電圧生成回路で、これを第３図に示す。
で作った制御電圧生成回路で、これを第３図に示す。
回路16は外部接続用の１つの接続表面すなわちボンド
パッド15を備える。これは選択された基準抵抗に接続す
る。基準抵抗の一方の接続はボンドパッド15に接続し、
他方の接続は回路外の接地ポテンシャルまたは同等のも
の（図示せず）に接続する。
パッド15を備える。これは選択された基準抵抗に接続す
る。基準抵抗の一方の接続はボンドパッド15に接続し、
他方の接続は回路外の接地ポテンシャルまたは同等のも
の（図示せず）に接続する。
回路16の次には１つまたはいくつかの入出力回路があ
り、その最初の回路の番号を17とする。
り、その最初の回路の番号を17とする。
入出力回路17はどれも受信回路用および送信回路用の
１個または２個をボンドパッド17a,17bを備え、外部導
体（L1,L2）に接続する。
１個または２個をボンドパッド17a,17bを備え、外部導
体（L1,L2）に接続する。
入出力回路17は２個の外部ボンドパッド17a,17bを備
え、それぞれ、情報搬送信号および「差動」信号伝送用
の導体（L1,L2）と共に動作する。
え、それぞれ、情報搬送信号および「差動」信号伝送用
の導体（L1,L2）と共に動作する。
どの入出力回路も、入力する情報搬送信号用に必要な
ボンドパッド（17a,17b）と、出力する情報搬送信号用
に必要なボンドパッドを備えてよい。
ボンドパッド（17a,17b）と、出力する情報搬送信号用
に必要なボンドパッドを備えてよい。
これらのボンドパッドの数および位置とボンドパッド
の分布はこの発明の一部ではないので、これらのボンド
パッドについてはこれ以上説明しない。
の分布はこの発明の一部ではないので、これらのボンド
パッドについてはこれ以上説明しない。
この発明の基本は、受信回路である入力回路に、終端
インピーダンスとしての種々の選択された抵抗値を与え
ることである。
インピーダンスとしての種々の選択された抵抗値を与え
ることである。
回路17に属するエッジ関係の表面領域と入力回路は隣
接の表面領域18にアクセスする必要がある。表面領域18
に、第５図の終端インピーダンスと回路60を形成する。
これについては以下に詳細に説明する。
接の表面領域18にアクセスする必要がある。表面領域18
に、第５図の終端インピーダンスと回路60を形成する。
これについては以下に詳細に説明する。
第２図はベースバー20を備えるゲートマトリクス１の
断面を示す。ベースバー20には既知のように、多数のNM
OSトランジスタや、PMOSトランジスタや、「標準的化さ
れた」または特注設計のゲートマトリクスに必要なその
他の接続要素を形成する。
断面を示す。ベースバー20には既知のように、多数のNM
OSトランジスタや、PMOSトランジスタや、「標準的化さ
れた」または特注設計のゲートマトリクスに必要なその
他の接続要素を形成する。
ベースバー20の上には、第１金属層21および第１絶縁
層22と、第２金属層23および第２絶縁層24と、さらに第
３金属層25がある。
層22と、第２金属層23および第２絶縁層24と、さらに第
３金属層25がある。
金属層21は主として、ベースバー内のPMOSおよび／ま
たはNMOSトランジスタの間の必要な接続導体を形成し
て、これらのトランジスタの所定の接続を行う。
たはNMOSトランジスタの間の必要な接続導体を形成し
て、これらのトランジスタの所定の接続を行う。
絶縁層22はこれらの導体を第２金属層23から分離す
る。第２金属層23は主として、金属層21の選択された部
分に電力を供給する。
る。第２金属層23は主として、金属層21の選択された部
分に電力を供給する。
回路16に用いるNMOSおよびPMOSトランジスタおよび必
要な接続導体は主として、使用する差動演算増幅器に用
いられるものであって、ゲートマトリクス１のベースバ
ー20により供給され、その機械的および電気的接続は主
として金属層21により行うが、金属層23によっても行
う。
要な接続導体は主として、使用する差動演算増幅器に用
いられるものであって、ゲートマトリクス１のベースバ
ー20により供給され、その機械的および電気的接続は主
として金属層21により行うが、金属層23によっても行
う。
以上をふまえて、この発明について説明する。
第３図に示す回路16は、ボンドパッド16と接地ポテン
シャルの間に接続されている外部の基準抵抗35と、内部
の調整可能な抵抗37との、並列接続によって得られる基
準の抵抗値を与え、また調節可能な制御電圧すなわち変
化が非常に小さい制御電圧を与える。この制御電圧は、
入出力回路17の中の受信装置内の受信回路40に属する入
力インピーダンスすなわち入力抵抗の瞬時抵抗値を制御
する。
シャルの間に接続されている外部の基準抵抗35と、内部
の調整可能な抵抗37との、並列接続によって得られる基
準の抵抗値を与え、また調節可能な制御電圧すなわち変
化が非常に小さい制御電圧を与える。この制御電圧は、
入出力回路17の中の受信装置内の受信回路40に属する入
力インピーダンスすなわち入力抵抗の瞬時抵抗値を制御
する。
このように制御電圧は調節可能であって、信号の整合
に適した値の、入力インピーダンスの抵抗要素を与え
る。ここで制御電圧は短期間では一定で長期間では可変
と考えてよく、温度変化などのゆっくりした傾向を補償
することができる。
に適した値の、入力インピーダンスの抵抗要素を与え
る。ここで制御電圧は短期間では一定で長期間では可変
と考えてよく、温度変化などのゆっくりした傾向を補償
することができる。
この回路の機能の基本は、制御電圧が少々変化して
も、抵抗特性を示しかつ受信回路に属する整合回路の抵
抗値は余り変化しないということである。
も、抵抗特性を示しかつ受信回路に属する整合回路の抵
抗値は余り変化しないということである。
導体30に制御電圧を生成させる回路31は、第３図に示
すように、２入力端子32a,32bと１出力端子32cを持つ差
動演算増幅器32を備える。
すように、２入力端子32a,32bと１出力端子32cを持つ差
動演算増幅器32を備える。
また回路31は、電流生成器として動作する２つの電流
回路33,34（抵抗でよい）を備える。一方の回路33は抵
抗35を通して電流を流し、またこの回路は接地ポテンシ
ャル36に接続して基準の役目をすることが好ましい。
回路33,34（抵抗でよい）を備える。一方の回路33は抵
抗35を通して電流を流し、またこの回路は接地ポテンシ
ャル36に接続して基準の役目をすることが好ましい。
抵抗35の両端の電圧「U1」は、演算増幅器32の２入力
端子の一方の入力32aに接続する。
端子の一方の入力32aに接続する。
２つの電流回路の他方の回路34はNMOSトランジスタ37
を通して接地ポテンシャルに電流を流し、NMOSトランジ
スタのドレン端子とソース端子の間の電圧「U2」は他方
の入力端子32bに接続する。
を通して接地ポテンシャルに電流を流し、NMOSトランジ
スタのドレン端子とソース端子の間の電圧「U2」は他方
の入力端子32bに接続する。
制御電圧は演算増幅器32の出力端子32Cに出て、導体3
7aを通ってNMOSトランジスタ37のゲート端子37gに接続
する。
7aを通ってNMOSトランジスタ37のゲート端子37gに接続
する。
第４図は、入出力回路17に属して受信回路（図示せ
ず）を備える受信装置40を示す。これに、ボンドパッド
17a,17bをそれぞれ持つ導体L1,L2が接続する。ディジタ
ル情報搬送信号を表す電圧変化は導体に現れ、両導体は
NMOSトランジスタ42,43の形の終端負荷41にそれぞれ接
続する。
ず）を備える受信装置40を示す。これに、ボンドパッド
17a,17bをそれぞれ持つ導体L1,L2が接続する。ディジタ
ル情報搬送信号を表す電圧変化は導体に現れ、両導体は
NMOSトランジスタ42,43の形の終端負荷41にそれぞれ接
続する。
注目すべきことは、第４図に示す実施態様では、受信
する情報搬送電圧パルスすなわち電圧変化が非常に低周
波数であれば、受信および信号処理の質は良好であるこ
とである。
する情報搬送電圧パルスすなわち電圧変化が非常に低周
波数であれば、受信および信号処理の質は良好であるこ
とである。
周波数が増加してもキロヘルツ（kHz）範囲であれ
ば、必要に受信および信号処理にはなんら問題は起こら
ない。
ば、必要に受信および信号処理にはなんら問題は起こら
ない。
しかしこの発明の回路の実際の応用においてこの発明
を「差動」または「単一端」送信システムに応用した場
合、導体L1,L2に現れる電圧パルスはメガヘルツ（MHz）
範囲からギガヘルツ（GHz）範囲になる。
を「差動」または「単一端」送信システムに応用した場
合、導体L1,L2に現れる電圧パルスはメガヘルツ（MHz）
範囲からギガヘルツ（GHz）範囲になる。
「単一端」送信システムを用いた場合は、一方の導体
たとえばL2を基準電圧に接続し、または単に切り離して
NMOSトランジスタ43を省く。
たとえばL2を基準電圧に接続し、または単に切り離して
NMOSトランジスタ43を省く。
第４図は、制御電圧30′を入出力回路17の終端負荷41
だけでなく、隣接する入出力回路の終端負荷41aなどの
別の終端負荷に接続する可能性があることを示す。この
別の終端負荷は図示せず、あることだけを示している。
だけでなく、隣接する入出力回路の終端負荷41aなどの
別の終端負荷に接続する可能性があることを示す。この
別の終端負荷は図示せず、あることだけを示している。
これらの並列に接続された終端負荷は、図示のゲート
マトリクス１に含まれる残りの入出力回路に属する。
マトリクス１に含まれる残りの入出力回路に属する。
導体30に生成し調整された制御電圧は導体30′にも現
れ、また基準抵抗35と並列の、NMOSトランジスタ37の調
整された抵抗値は、制御電圧30で制御されるNMOSトラン
ジスタ42,43の抵抗値に対応する。
れ、また基準抵抗35と並列の、NMOSトランジスタ37の調
整された抵抗値は、制御電圧30で制御されるNMOSトラン
ジスタ42,43の抵抗値に対応する。
したがって、NMOSトランジスタ42,43の抵抗値は、回
路16内の調整された抵抗値の複製と考えることができ
る。
路16内の調整された抵抗値の複製と考えることができ
る。
制御電圧が生成され基準抵抗35の値が選択されたとき
に、NMOSトランジスタ42,43の抵抗値と伝送媒体（導体L
1,L2）が整合しない場合は、基準抵抗35の値を変えるこ
とにより整合させることができる。
に、NMOSトランジスタ42,43の抵抗値と伝送媒体（導体L
1,L2）が整合しない場合は、基準抵抗35の値を変えるこ
とにより整合させることができる。
接地ポテンシャルまたはゼロポテンシャルまたは回路
31の選択された終端電圧36（VT）は、回路41の対応する
ポテンシャルと同じである。
31の選択された終端電圧36（VT）は、回路41の対応する
ポテンシャルと同じである。
この発明の接続装置は、第３図では図示のトランジス
タ37の代わりに用いてよく、または以下に説明し第４図
に示す例ではトランジスタ42および／またはトランジス
タ43の代わりに用いてよい。またこの発明の接続装置
は、第４図に示す抵抗「R1」を用いることができる。
タ37の代わりに用いてよく、または以下に説明し第４図
に示す例ではトランジスタ42および／またはトランジス
タ43の代わりに用いてよい。またこの発明の接続装置
は、第４図に示す抵抗「R1」を用いることができる。
第５図の接続装置は、「Ｎ」行にした多数のNMOSトラ
ンジスタを備え、これらのトランジスタのすべてのゲー
ト端子は左向きであり、トランジスタのドレン端子とソ
ース端子は右向きである。
ンジスタを備え、これらのトランジスタのすべてのゲー
ト端子は左向きであり、トランジスタのドレン端子とソ
ース端子は右向きである。
第５図に示すパターンでは、後者は、電圧基準（VT）
を示す導体「０」（通常は接地基準の形）や、信号導体
「L1」や、信号導体「L2」に接続する。
を示す導体「０」（通常は接地基準の形）や、信号導体
「L1」や、信号導体「L2」に接続する。
図示のように、電圧基準（VT）すなわち終端電圧はゼ
ロポテンシャルおよび／または接地ポテンシャルでもよ
いが、その他の負または正のポテンシャルでもよい。
ロポテンシャルおよび／または接地ポテンシャルでもよ
いが、その他の負または正のポテンシャルでもよい。
以下の説明を簡単にするために、基準ポテンシャルは
ゼロポテンシャルと仮定する。
ゼロポテンシャルと仮定する。
第５図のNMOSトランジスタの番号は、各トランジスタ
のゲート端子の横に示すようにNT50からNT74である。
のゲート端子の横に示すようにNT50からNT74である。
動作する際はこの発明は、番号51,52,53,54で示す１
つまたはいくつかの制御接続に接続する少なくとも１つ
のアナログ制御信号を用いる。
つまたはいくつかの制御接続に接続する少なくとも１つ
のアナログ制御信号を用いる。
各接続制御は或るグループのNMOSトランジスタのゲー
ト端子に接続し、トランジスタのドレン端子とソース端
子は導体L1,L2,「０」にそれぞれ接続する。制御電圧の
形の制御信号と、用いるトランジスタの残りのパラメー
タは、トランジスタのドレン・ソース部分の抵抗領域内
または少なくともその近くにあるように選択する。
ト端子に接続し、トランジスタのドレン端子とソース端
子は導体L1,L2,「０」にそれぞれ接続する。制御電圧の
形の制御信号と、用いるトランジスタの残りのパラメー
タは、トランジスタのドレン・ソース部分の抵抗領域内
または少なくともその近くにあるように選択する。
第５図に示すように、第１制御接続51は第１グループ
のトランジスタと共に動作する。ここでグループNT54,N
T55は電圧基準導体「０」と導体L1の間に接続し、グル
ープNT52,NT58は導体「０」と導体L2の間に接続する。
のトランジスタと共に動作する。ここでグループNT54,N
T55は電圧基準導体「０」と導体L1の間に接続し、グル
ープNT52,NT58は導体「０」と導体L2の間に接続する。
第２制御接続52は、第２グループのトランジスタ、す
なわち１つずつグループ化したNT50,NT52と共に動作す
る。
なわち１つずつグループ化したNT50,NT52と共に動作す
る。
第３制御接続53は第３グループのトランジスタと共に
動作する。第３グループはトランジスタNT56,NT57;NT6
0,NT61;NT64,NT65;NT68,NT69の直列接続で、対になった
トランジスタNT64,NT65とNT60,NT61（およびNT53）は、
ドレン端子とソース端子が導体「０」に接続しているの
で非活動状態である。
動作する。第３グループはトランジスタNT56,NT57;NT6
0,NT61;NT64,NT65;NT68,NT69の直列接続で、対になった
トランジスタNT64,NT65とNT60,NT61（およびNT53）は、
ドレン端子とソース端子が導体「０」に接続しているの
で非活動状態である。
最後に第５図に示す第４制御接続54は、第４グループ
のトランジスタ、すなわちNT62,NT63,NT66,NT67;および
NT70,NT71,NT72,NT73と共に動作する。
のトランジスタ、すなわちNT62,NT63,NT66,NT67;および
NT70,NT71,NT72,NT73と共に動作する。
図で、トランジスタNT74は切り離されている。
第１グループすなわち接続51に関係するグループ内の
トランジスタの数は、第２グループすなわち接続52に関
係するグループ内のトランジスタの数と異なる。接続53
および54に関係するトランジスタの場合も同様である。
トランジスタの数は、第２グループすなわち接続52に関
係するグループ内のトランジスタの数と異なる。接続53
および54に関係するトランジスタの場合も同様である。
第５図に示す実施態様では、NMOSトランジスタの数は
1/2個と４個の間で選ぶことができる。
1/2個と４個の間で選ぶことができる。
1/2個のトランジスタとは２個のトランジスタの直列
接続のことであり、2,3,4個のトランジスタは2,3,4個の
トランジスタの並列接続のことである。
接続のことであり、2,3,4個のトランジスタは2,3,4個の
トランジスタの並列接続のことである。
グループ化して用いたトランジスタの数と構成によ
り、接続51,52,53,54の選択された電圧値に従って特定
の抵抗値が得られる。
り、接続51,52,53,54の選択された電圧値に従って特定
の抵抗値が得られる。
導体は送信導体であって、電圧パルスの形のディジタ
ル情報を伝送する。
ル情報を伝送する。
受信回路が高速の、たとえば200Mb/sを超える電圧パ
ルスを評価できる条件を作るには、いわゆる終端抵抗の
パラメータ変化に従う、良く整合されたインピーダンス
が必要である。
ルスを評価できる条件を作るには、いわゆる終端抵抗の
パラメータ変化に従う、良く整合されたインピーダンス
が必要である。
この発明の第５図および第６図の回路は、受信装置内
の終端インピーダンスとして接続するのに適している。
の終端インピーダンスとして接続するのに適している。
回路50は、「単一端」送信の場合でも、導体（L1また
はL2）の一方を固定基準電圧に接続しまたは単に切り離
した場合でも、第５図の配線図に示すような「差動」送
信の場合でも用いることができる。
はL2）の一方を固定基準電圧に接続しまたは単に切り離
した場合でも、第５図の配線図に示すような「差動」送
信の場合でも用いることができる。
接続51,52,53,54に電圧値として現れる必要な制御信
号は、第６図に示す接続手段60が調整する。
号は、第６図に示す接続手段60が調整する。
接続手段60は多数のアナログ伝送ゲート61,62,63,64
を備え、各アナログ伝送ゲートは互いに並列に接続され
た１個のNMOSトランジスタと１個のPMOSトランジスタで
構成する。
を備え、各アナログ伝送ゲートは互いに並列に接続され
た１個のNMOSトランジスタと１個のPMOSトランジスタで
構成する。
各アナログ伝送ゲート61−64は、互いに直列に接続さ
れた１個のNMOSトランジスタと１個のPMOSトランジスタ
を備える信号反転回路65により、活動化または非活動化
される。
れた１個のNMOSトランジスタと１個のPMOSトランジスタ
を備える信号反転回路65により、活動化または非活動化
される。
反転回路65への導体66に高信号が来るとアナログ伝送
ゲート61−64はすべて切り離され、導体66に低信号が来
るとアナログ伝送ゲート61−64は接続される。
ゲート61−64はすべて切り離され、導体66に低信号が来
るとアナログ伝送ゲート61−64は接続される。
伝送ゲートが切り離されると、信号接続51−54のポテ
ンシャルはトランジスタ61a,62a,63a,64aを通して
「０」導体のポテンシャルに接続する。
ンシャルはトランジスタ61a,62a,63a,64aを通して
「０」導体のポテンシャルに接続する。
アナログ伝送ゲート61は、第１グループのトランジス
タに関係する第１制御接続51と共に動作する。第２アナ
ログ伝送ゲート62は、第２グループのトランジスタに関
係する第２制御接続52と共に動作する、など。
タに関係する第１制御接続51と共に動作する。第２アナ
ログ伝送ゲート62は、第２グループのトランジスタに関
係する第２制御接続52と共に動作する、など。
アナログ伝送ゲート61用として導体67に入る制御電圧
はディジタル電圧値で与えてよい。この場合は、トラン
ジスタNT54,NT55;NT51,NT58は所定の抵抗値を示す。
はディジタル電圧値で与えてよい。この場合は、トラン
ジスタNT54,NT55;NT51,NT58は所定の抵抗値を示す。
アナログ伝送ゲート61に入る制御電圧をアナログ電圧
値で与えた場合は、トランジスタNT54,NT55;NT51,NT58
は導体67の電圧値に対応する抵抗値を示す。
値で与えた場合は、トランジスタNT54,NT55;NT51,NT58
は導体67の電圧値に対応する抵抗値を示す。
これらの条件は、導体68を備えるアナログ伝送ゲート
62、導体69を備えるアナログ伝送ゲート63、導体70を備
えるアナログ伝送ゲート64にも当てはまる。
62、導体69を備えるアナログ伝送ゲート63、導体70を備
えるアナログ伝送ゲート64にも当てはまる。
この例示の実施態様は、導体30′に現れる電圧値は第
３図に示す回路16が生成する選択された終端基準に対応
することを示す。
３図に示す回路16が生成する選択された終端基準に対応
することを示す。
所定の要件と与えられた可能性に従って、ディジタル
またはアナログ制御電圧を任意の伝送ゲートに接続でき
ることは明らかである。
またはアナログ制御電圧を任意の伝送ゲートに接続でき
ることは明らかである。
したがって導体30′の電圧変化を、１つまたはいくつ
かの導体67−70に接続することができる。
かの導体67−70に接続することができる。
優れている点は、用いる供給電圧またはその他のパラ
メータに従って、導体30′の電圧変化を１つまたはいく
つかの導体67−70に接続し、現在の条件、たとえば温度
やプロセスパラメータや供給電圧などに対して調整でき
る終端抵抗を作るということである。
メータに従って、導体30′の電圧変化を１つまたはいく
つかの導体67−70に接続し、現在の条件、たとえば温度
やプロセスパラメータや供給電圧などに対して調整でき
る終端抵抗を作るということである。
回路50は、好ましくは受信装置のマクロ領域または回
路16のマクロ領域のすぐ隣に、自分のマクロ領域を必要
とする。
路16のマクロ領域のすぐ隣に、自分のマクロ領域を必要
とする。
トランジスタの数すなわちゲート幅を選択して、制御
電圧を増幅器の現在の供給電圧および出力電圧内ででき
るだけ高くするようにすることができる。
電圧を増幅器の現在の供給電圧および出力電圧内ででき
るだけ高くするようにすることができる。
電圧VDSが高すぎてトランジスタのドレン・ソース部
分が抵抗特性を示さない場合は、トランジスタは電流発
生器として動作する。
分が抵抗特性を示さない場合は、トランジスタは電流発
生器として動作する。
第８図は、第５図のトランジスタ接続により得られる
種々の選択された抵抗での、電圧対時間の図を示す。
種々の選択された抵抗での、電圧対時間の図を示す。
時間間隔Ａ−Ｐの間に用いた抵抗値は次の通りであ
る。
る。
このディジタル接続のシーケンス（ディジタル値
「１」は、いろいろの利用可能な値の１つを表す）は、
利用可能なグループ内のトランジスタの数と大きさをグ
ループの間から選択して、ここに示したグループを上述
のように一連の接続を行うことにより0.5オーム間隔で
一連の抵抗値を与える方法を示す。
「１」は、いろいろの利用可能な値の１つを表す）は、
利用可能なグループ内のトランジスタの数と大きさをグ
ループの間から選択して、ここに示したグループを上述
のように一連の接続を行うことにより0.5オーム間隔で
一連の抵抗値を与える方法を示す。
これは、抵抗の変化をすべてディジタルシリーズに従
って重み付けすることにより行う。
って重み付けすることにより行う。
アナログ制御電圧を選択して１つまたはいくつかの接
続51−54に与え、これにより得られる連続的に変わる抵
抗から抵抗値を選択することができる。
続51−54に与え、これにより得られる連続的に変わる抵
抗から抵抗値を選択することができる。
0.25Vの電圧が欲しい場合は、時間間隔ＥまたはＦの
抵抗値を選択するか、またはこれらの２つの間の調整さ
れた抵抗値を選択すればよい。
抵抗値を選択するか、またはこれらの２つの間の調整さ
れた抵抗値を選択すればよい。
この発明の装置は、受信装置だけでなく送信装置や整
合インピーダンスを必要とするその他の装置に関係する
終端インピーダンスとして用いるのに適している。ただ
しこの説明の例示の実施態様では受信装置に関する装置
について説明した。
合インピーダンスを必要とするその他の装置に関係する
終端インピーダンスとして用いるのに適している。ただ
しこの説明の例示の実施態様では受信装置に関する装置
について説明した。
この発明は上述および図示の例示の実施態様に限定さ
れるものではなく、また以下のクレームの範囲内で変更
できるものである。
れるものではなく、また以下のクレームの範囲内で変更
できるものである。
フロントページの続き (56)参考文献 特開 平４−115567（ＪＰ，Ａ) 特開 平５−297073（ＪＰ，Ａ) 特開 平４−183015（ＪＰ，Ａ) ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ Ｓ ＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ Ｓ，ＶＯＬ．27，ＮＯ．８，ＡＵＧＵＳ Ｔ 1992，ｐ．1776〜1185 (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/24 H03H 11/28
Claims (21)
- 【請求項１】２本の導体の間に接続される複数のトラン
ジスタ組み合わせを有し、 第１のトランジスタ組み合わせをなす第１のトランジス
タ群と接続されアナログ制御電圧を有する少なくとも一
本の第１制御信号ラインを有し、該第１制御信号ライン
上のアナログ制御電圧に応答して前記第１のトランジス
タ組み合わせを付勢あるいは消勢するようにし、 アナログあるいはディジタル制御電圧を有し、少なくと
も第２のトランジスタ組み合わせをなす第２のトランジ
スタ群に接続された少なくとも一本の第２制御信号ライ
ンを備え、前記第２のトランジスタ組み合わせは前記ア
ナログあるいはディジタル制御電圧に応答して付勢ある
いは消勢されるようにし、 前記アナログ制御電圧及び前記アナログまたはディジタ
ル制御電圧が、第１及び第２のトランジスタ組み合わせ
が抵抗特性を示すほぼ領域内で第１及び第２のトランジ
スタ組み合わせ内の各トランジスタの動作電圧点を与え
るようにした、 抵抗特性及び値を示す接続装置。 - 【請求項２】複数のトランジスタ組み合わせ内の各トラ
ンジスタはドレイン端子、ソース端子及びゲート端子を
有するCMOSトランジスタであり、複数のトランジスタ組
み合わせ内の各トランジスタの前記ゲート端子が前記第
１あるいは第２制御信号ラインと接続される制御端子で
ある請求項１記載の接続装置。 - 【請求項３】制御電圧は複数のトランジスタ組み合わせ
内の各トランジスタの活性領域内でできるだけ高く設定
され、各トランジスタが抵抗特性を示す請求項１記載の
接続装置。 - 【請求項４】ドレイン端子及びソース端子間の電圧は複
数のトランジスタ組み合わせ内の各トランジスタの活性
領域内で十分に低く、各トランジスタのドレイン及びソ
ース部分が抵抗特性を示す請求項２記載の接続装置。 - 【請求項５】第１群内のトランジスタの数が第２群内の
トランジスタの数とは異る請求項１の接続装置。 - 【請求項６】前記複数のトランジスタ組み合わせ内の各
トランジスタがNMOSトランジスタであり、前記第１及び
第２のトランジスタ群の少なくとも一方が前記２導体間
に直列に接続して抵抗特性を与えるようにした請求項１
記載の接続装置。 - 【請求項７】前記導体の一方はディジタル情報搬送電圧
パルスを搬送する請求項１記載の接続装置。 - 【請求項８】前記導体の他方は電圧規準を示す請求項７
記載の接続装置。 - 【請求項９】前記接続装置は、受信装置に関する終端イ
ンピーダンスとして接続した請求項１記載の接続装置。 - 【請求項１０】前記アナログ制御電圧または前記アナロ
グまたはディジタル制御電圧が接続手段により前記第１
あるいは第２制御信号ラインに対し与えられる請求項１
記載の接続装置。 - 【請求項１１】前記接続手段は複数のアナログ伝送ゲー
トを備える請求項10記載の接続装置。 - 【請求項１２】前記アナログ伝送ゲートは制御回路によ
り付勢及び消勢される請求項11記載の接続装置。 - 【請求項１３】前記制御回路は信号反転回路を備える請
求項12記載の接続装置。 - 【請求項１４】前記第１及び第２制御信号ラインがそれ
ぞれのアナログ伝送ゲートに接続された請求項12記載の
接続装置。 - 【請求項１５】各前記制御接続は調整回路から電圧値を
与えられ、選択された終端基準に対応する調整された制
御電圧を生成する請求項１または14記載の接続装置。 - 【請求項１６】前記複数のトランジスタ組み合わせ内の
各トランジスタのサイズは前記各トランジスタが抵抗特
性を示すように設定された請求項１記載の接続装置。 - 【請求項１７】前記複数のトランジスタ組み合わせ内の
各トランジスタのドレイン端子とソース端子との間の電
圧が1.5Vより低い請求項２記載の接続装置。 - 【請求項１８】２本の導体の間に接続される複数のトラ
ンジスタ組み合わせを有し、 第１のトランジスタ組み合わせをなす第１のトランジス
タ群と接続されアナログ制御電圧を有する少なくとも一
本の第１制御信号ラインを有し、該第１制御信号ライン
上のアナログ制御電圧に応答して前記第１のトランジス
タ組み合わせを付勢あるいは消勢するようにし、 アナログまたはディジタル制御電圧を有し、少なくとも
第２のトランジスタ組み合わせをなす第２のトランジス
タ群に接続された少なくとも一本の第２制御信号ライン
を有し、前記第２のトランジスタ組み合わせを前記アナ
ログあるいはディジタル制御電圧に応答して付勢あるい
は消勢するようにし、 前記アナログ制御電圧及び前記アナログまたはディジタ
ル制御電圧が、第１及び第２のトランジスタ組み合わせ
が抵抗特性を示すほぼ領域内で第１及び第２のトランジ
スタ組み合わせ内の各トランジスタの動作電圧点を与え
るようにし、しかも、前記導体の一方はディジタル情報
搬送電圧パルスを搬送するようにした、 抵抗特性及び値を示す接続装置。 - 【請求項１９】２本の導体の間に並列に接続される複数
のトランジスタ組み合わせを有し、 第１のトランジスタ組み合わせをなす第１のトランジス
タ群と接続されアナログ制御電圧を有する少なくとも一
本の第１制御信号ラインを有し、該第１制御信号ライン
上のアナログ制御電圧に応答して前記第１のトランジス
タ組み合わせを付勢あるいは消勢するようにし、 アナログあるいはディジタル制御電圧を有し、少なくと
も第２のトランジスタ組み合わせをなす第２のトランジ
スタ群に接続された少なくとも一本の第２制御信号ライ
ンを有し、前記アナログまたはディジタル制御電圧に応
答して前記第２のトランジスタ組み合わせを付勢あるい
は消勢するようにし、前記アナログ制御電圧及び前記ア
ナログまたはディジタル制御電圧が、第１及び第２のト
ランジスタ組み合わせが抵抗特性を示すと共に前記制御
電圧は接続手段により制御されるほぼ領域内で第１及び
第２のトランジスタ組み合わせ内の各トランジスタの動
作電圧点を与えるようにし、しかも前記制御手段が複数
のアナログ伝送ゲートを備えた、 抵抗特性及び値を示す接続装置。 - 【請求項２０】少なくとも一方の第２制御信号ラインは
多数の制御信号ラインからなり、各ラインが関連するト
ランジスタ組み合わせを有してなる請求項１記載の接続
装置。 - 【請求項２１】少なくとも一方のトランジスタ組み合わ
せが他のトランジスタ組み合わせにより与えられる抵抗
値とは異る抵抗値を与えるようにした請求項20記載の接
続装置。
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