JP3114401U - 遊技機 - Google Patents

Abstract

【課題】 弾球遊技機において、主制御基板から払出制御基板に送信する情報の取りこぼしを防止すること。
【解決手段】 電源投入時処理後に実行される残余処理中にＩＮＴ割込があると、割込禁止が解除（Ｓ１３）された後に割込（ＩＮＴ）処理にジャンプして本処理を行う。電源投入時処理後に入賞口への入賞があった場合には、即座に払い出しはできないものの、入賞があったことを検出して主制御基板１０が記憶することができる。賞球コマンドは、払出制御基板２０の払出制御ＣＰＵ２１の立ち上がり後に送信されるので、これを払出制御基板２０が取りこぼすことがない。よって、遊技者は、入賞したのに賞球が払い出されないという不利益を被らない。
【選択図】図１

Description

本考案は、遊技機の技術分野に属する。

パチンコ機等の遊技機においては、近年、多種多様な処理を行わなければならない主制御基板と遊技球やメダル等の遊技媒体の払い出しに関する制御を行う払出制御基板とに異なる処理速度のＣＰＵを搭載している。

これは各々のＣＰＵに要求される処理量を考慮して、その処理速度を相違させたのだが、処理速度の差がＣＰＵの価格差に反映されることから、処理速度が遅い方の単価を下げることが可能であり、コスト面での効果がある。

一般に主制御基板と払出制御基板を比較した場合、主制御基板の方が多くの処理を実行しているため処理速度の速いＣＰＵを、払出制御基板に処理速度の遅いＣＰＵを搭載している。

このため、電源投入時等には、給電検出回路によって給電を検出すると、先ず処理速度の遅いＣＰＵに先にリセット信号を送信し、所定時間を経過してから処理速度の早いＣＰＵにリセット信号を送信することで、両ＣＰＵをほぼ同タイミングで立ち上がるよう構成した発明がなされていた。

しかし、リセット信号の送信を所定時間遅らせるためには、給電検出回路を有する基板又は主制御基板に遅延回路を備える必要があり、ＣＰＵの処理速度を相違させることによって得られたコスト面の効果を打ち消すこととなる。

そのため、遅延回路を設けない構成として同一タイミングで立ち上げ動作を行うと、処理速度の早いＣＰＵが先に立ち上がってしまうため、主制御基板が通常時処理を開始して払出制御基板に何らかの情報を送信しても、払出制御基板の処理速度の遅いＣＰＵが立ち上がっておらず、送信された情報を受信できない状態が発生することがあるため、主制御基板が払出制御基板の立ち上がりを通常時処理を実行することなく待つ状態が発生していた。
特開２００１−３２７６６４号公報

本考案は、遅延回路を設けない構成として上述のコスト面でのメリットを維持した上で、主制御基板が払出制御基板の立ち上がりまで通常時処理を実行することなく待つ状態を解消し、主制御基板から払出制御基板に送信する情報の取りこぼしを防止することを目的としている。

請求項１記載の遊技機は、
遊技の進行を司る遊技制御ＣＰＵを搭載した主制御基板と、遊技媒体の払出しを行う払出装置を制御する払出制御ＣＰＵを搭載した払出制御基板と、これら主制御基板及び払出制御基板に給電する電源基板と、該電源基板による前記給電の有無を検出する給電検出回路とを備えた遊技機において、
前記払出制御ＣＰＵよりも処理速度が高速のＣＰＵを前記遊技制御ＣＰＵとして前記主制御基板に搭載し、
該主制御基板に、
前記給電検出回路が前記給電を検出したことを通知されると前記遊技制御ＣＰＵのセキュリティーチェックを実行するセキュリティーチェック実行手段１と、
該セキュリティーチェック実行手段１によるセキュリティーチェックが終了した後に電源投入時処理を実行する起動処理実行手段１と、
該起動処理実行手段１による前記電源投入時処理中に計時を開始するタイマ手段と、
前記起動処理実行手段１による前記電源投入時処理の終了した後に本処理及び残余処理から構成される通常時処理を実行する遊技処理実行手段とを備え、
該主制御基板を、
前記タイマ手段による計時が予め設定されている所定時間を経過するまでの間であっても前記通常時処理を実行すると共に該通常時処理により得られたデータを記憶し、
該記憶したデータ中の前記遊技媒体の払出しに関わる払出データを前記タイマ手段による計時が前記所定時間を経過した後に前記払出制御基板に送信する
構成とした。

主制御基板に給電検出回路が給電を検出したことが通知されると、セキュリティーチェック実行手段１が遊技制御ＣＰＵのセキュリティーチェックを実行する。
このセキュリティーチェック実行手段１によるセキュリティーチェックが終了した後に、起動処理実行手段１が電源投入時処理を実行する。

また、タイマ手段は、起動処理実行手段１による電源投入時処理中に計時を開始する。
そして、遊技処理実行手段は、起動処理実行手段１による電源投入時処理の終了した後に本処理及び残余処理から構成される通常時処理を実行する。

しかも、この主制御基板は、タイマ手段による計時が予め設定されている所定時間を経過するまでの間であっても通常時処理を実行すると共に通常時処理により得られたデータを記憶し、その記憶したデータ中の遊技媒体の払出しに関わる払出データをタイマ手段による計時が所定時間を経過した後に払出制御基板に送信する構成になっている。

主制御基板の遊技制御ＣＰＵがセキュリティーチェックと電源投入時処理を実行後ただちに通常時処理を開始しても、その通常時処理の際に得られた払出データは即座に払出制御基板に送信せず、所定時間を経過した後に払出制御基板に送信するので、セキュリティーチェックと電源投入時処理の後に通常時処理を実行することなく待つ状態を解消することができる。

例えばパチンコ機等の弾球遊技機で遊技中、すなわち遊技盤面上に遊技球が多数存在している状態のときに瞬停が発生した場合、
復電に伴って電源基板から主制御基板及び払出制御基板に給電され、給電検出回路がこの給電を検出すると、上述のように、セキュリティーチェック実行手段１によるセキュリティーチェックと起動処理実行手段１による電源投入時処理が実行され、遊技制御ＣＰＵが通常時処理動作を開始する。

従来構成の主制御基板では、遊技制御ＣＰＵの処理速度によって一律ではないが、復電にともなうリセット信号を受信してから通常時処理が実行されるまでにおおよそ750ms（セキュリティーチェック94ms＋待機時間650ms）前後の時間を必要としていた。

従って、遊技中に瞬停が発生すると、その750msの間に遊技盤面上の遊技球が、大当たり抽選のための検出スイッチや賞球の払い出しが行われる検出スイッチを通過しても、主制御基板の通常時処理が実行されていないため、大当たり抽選や賞球の払い出し等の遊技上の報償が行われないという不利益を遊技者に与えることになる。

本考案を利用して待機時間を無くすことで、遊技球が検出スイッチを通過したにもかかわらず、それに対応した報償が行われない期間をおおよそ100ms（セキュリティーチェック94ms＋電源投入時処理5ms）程度に短縮することができ、遊技者が不利益を被るのを極力抑えることができる。

請求項２記載の遊技機は、請求項１記載の遊技機において、
前記払出制御基板には、前記給電検出回路が前記給電を検出したことを通知されると前記払出制御ＣＰＵのセキュリティーチェックを実行するセキュリティーチェック実行手段２と、該セキュリティーチェック実行手段２によるセキュリティーチェックが終了した後に電源投入時処理を実行する起動処理実行手段２とを備え、
前記所定時間は、前記セキュリティーチェック実行手段２による払出制御ＣＰＵのセキュリティーチェックに必要な時間から前記セキュリティーチェック実行手段１による遊技制御ＣＰＵのセキュリティーチェックに必要な時間を減じた時間以上に設定されている
ことを特徴とする。

遊技制御ＣＰＵのセキュリティーチェックに要する時間と払出制御ＣＰＵのセキュリティーチェックに要する時間との差を考慮して、上記のように所定時間を設定することで、主制御基板から払出制御基板に送信する払出データを払出制御基板が取りこぼすのをより確実に防止できる。

請求項３記載の遊技機は、請求項１または２記載の遊技機において、前記給電検出回路は前記電源基板に設けられ、該電源基板は、前記給電検出回路が前記給電を検出すると給電検出信号を前記主制御基板及び払出制御基板に送信することを特徴とする。

電源基板に給電検出回路を設けてあり、給電検出信号を電源基板から主制御基板及び払出制御基板に同時に送信するので、遊技制御ＣＰＵと払出制御ＣＰＵとが同一タイミングで立ち上げ動作を開始することができる。これにより、請求項１又は２の効果が向上する。

請求項４記載の遊技機は、請求項１または２記載の遊技機において、前記給電検出回路は前記電源基板に設けられ、該電源基板は、前記給電検出回路が前記給電を検出すると給電検出信号を前記主制御基板に送信し、前記主制御基板は、該給電検出信号を受信すると、前記通常時処理を実行する以前に、前記給電検出回路が前記給電を検出したことを通知する信号を前記払出制御基板に送信することを特徴とする。

電源基板に給電検出回路を設けて給電検出信号を電源基板から主制御基板に送信するが、払出制御基板へは給電検出信号が送られず、給電検出信号を受けた主制御基板が、通常時処理を実行する以前に、給電検出回路が給電を検出したことを通知する信号を送信するので、遊技制御ＣＰＵと払出制御ＣＰＵが同一タイミングで立ち上げ動作を開始しない。両ＣＰＵの立ち上がりのタイミングに差が生じていても、主制御基板は通常時処理を実行しているため遊技に影響を与えないという効果がある。

次に、本考案の実施例等により考案の実施の形態を説明する。なお、本考案は下記の実施例等に限定されるものではなく、本考案の要旨を逸脱しない範囲でさまざまに実施できることは言うまでもない。
［実施例１］
本願の考案を遊技機であるパチンコ機に適用した例を実施例１として説明する。
なお、以下に説明する主制御基板、払出制御基板及び電源基板以外のパチンコ機の構成は公知技術に従っているので図示と説明を省略する。

図１に示すように、主制御基板１０は、遊技制御ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３等を搭載している。
主制御基板１０には、遊技盤に設けられた入賞口、通過口、入賞口内部に設けられた各種領域等に設置されている検出スイッチからの遊技球検出信号及び枠装置に設けられたスイッチ類からの信号等が入力される。

遊技制御ＣＰＵ１１は、ＲＯＭ１２に格納されているプログラムにて動作して、遊技の進行を司る。具体的には、上述の検出信号などに基づいて、大当たり等の抽選を行い、大当たり抽選の結果を表示する特別図柄表示装置の表示を制御し、アタッカーや電動チューリップ等の可変入賞口の開閉を制御し、遊技の進行に関わる各種のコマンドやデータを生成して払出制御基板２０を始めとするサブ制御基板に出力する。

払出制御基板２０は、払出制御ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３等を搭載している。
払出制御ＣＰＵ２１は、ＲＯＭ２２に格納されているプログラムにて動作して、主制御基板１０から送られてくるコマンドやデータに応じて払出装置（図示は省略）を稼働させて賞球としての遊技球を払出させる。また、パチンコ機にプリペイドカードユニット（ＣＲユニット）が付属する場合には、球貸用の払出装置を制御して貸球としての遊技球を払出させる。

電源基板３０にはパチンコ機の外部からの交流２４Ｖ電源が与えられており、電源基板３０は、これを例えば直流１２Ｖに整流して、主制御基板１０、払出制御基板２０、その他パチンコ機の各部に給電する。

この電源基板３０には、ＲＡＭクリアスイッチ３１、給電検出回路３２、停電検出回路３３等が設けられている。
ＲＡＭクリアスイッチ３１は、これをオン操作すると電源基板３０がＲＡＭクリア信号を出力する。この信号は主制御基板１０に入力される。

給電検出回路３２は、電源基板３０から主制御基板１０、払出制御基板２０等への給電の有無を検出し、電源基板３０から主制御基板１０等へ給電されると給電検出信号を出力する。この信号はリセット信号として主制御基板１０及び払出制御基板２０に入力される。

停電検出回路３３は停電を検出するための回路であり、停電を検出すると（厳密には電源基板３０から主制御基板１０等へ給電される電圧が閾値以下になると）、停電検出信号を出力する。この信号は主制御基板１０に入力される。

なお、給電検出回路３２及び停電検出回路３３は電源基板３０以外の基板に設けてもよい。電源基板３０から払出制御基板２０への給電は、主制御基板１０経由で行われてもよい。停電検出信号は、主制御基板１０経由で払出制御基板２０に与えられてもよい。

次に、主制御基板１０の遊技制御ＣＰＵ１１の動作を説明する。
パチンコ機の電源が投入されると（或いは停電から復帰すると）、給電検出回路３２が電源基板３０による給電を検出して給電検出信号を出力する。この給電検出信号がリセット信号として主制御基板１０に入力されると、セキュリティーチェックプログラムが作動して、遊技制御ＣＰＵ１１のセキュリティーチェックが実行される（セキュリティーチェック実行手段１）。

このセキュリティーチェックの後に、遊技制御ＣＰＵ１１は図２〜４に示す電源投入時処理、本処理、残余処理、停電時処理等を実行する。
また、給電検出信号（リセット信号）は払出制御基板２０にも入力される。このリセット信号が入力されると、セキュリティーチェックプログラムが作動して、払出制御ＣＰＵ２１のセキュリティーチェックを実行する（セキュリティーチェック実行手段２）。そして、払出制御ＣＰＵ２１も、セキュリティーチェックが終了した後に電源投入時処理を実行してから（起動処理実行手段２）、通常時処理を行う。

以下、主制御基板１０の遊技制御ＣＰＵ１１の動作を詳しく説明する。
図２に示すように、セキュリティーチェック実行手段１によるセキュリティーチェックが終了した後には、遊技制御ＣＰＵ１１は先ず電源投入時処理を実行する（起動処理実行手段１）。

ここでは、ＲＡＭ初期設定処理（Ｓ１）を行ってから、ＲＡＭクリア信号が入力されたか否か、すなわちＲＡＭ消去か否かを判断する（Ｓ２）。肯定判断なら、ＲＡＭ消去（Ｓ６）を行う。

否定判断のときは、ＲＡＭ保証値が１か否かを判断する（Ｓ３）。
ＲＡＭ保証値が１でなければ（Ｓ３：ＮＯ）ＲＡＭ消去（Ｓ６）を行う。
ＲＡＭ保証値が１なら（Ｓ３：ＹＥＳ）、ＳＵＭ値作成処理（Ｓ４）を行い、ＳＵＭ値が０か否かを判断する（Ｓ５）。

ＳＵＭ値が０でなければ（Ｓ５：ＮＯ）ＲＡＭ消去（Ｓ６）を行う。
ＳＵＭ値が０なら（Ｓ５：ＹＥＳ）電源復帰処理（Ｓ７）を行う。
Ｓ６又はＳ７の実行で電源投入時処理が終了し、残余処理が始まる。

ここでは、割込を禁止し（Ｓ８）、ＮＭＩフラグが０か否かを判断する（Ｓ９）。
ＮＭＩフラグが０なら（Ｓ９：ＹＥＳ）、初期値乱数更新処理１（Ｓ１０）、初期値乱数更新処理２（Ｓ１１）、初期値乱数更新処理３（Ｓ１２）を実行して、割込禁止を解除する（Ｓ１３）。

この残余処理中にＩＮＴ割込があると、割込禁止が解除（Ｓ１３）された後に図３に示す割込（ＩＮＴ）処理にジャンプして本処理を行う。
この処理では、大当たり抽選等に使用する各種の乱数値を更新し（Ｓ２１）、タイマのカウントを更新し（Ｓ２２）、入賞口等に設置されている検出スイッチからの遊技球検出信号や枠装置に設けられたスイッチ類からの信号等の入力処理を行い（Ｓ２３）、大当たり抽選及び大当たり遊技の実行に関わる特別図柄遊技処理（Ｓ２４）、普通図柄抽選及び普通電動役物の制御に関わる普通図柄遊技処理（Ｓ２５）、演出画像の表示、電飾、音声出力などを制御するサブ制御基板への演出制御コマンド送信処理（Ｓ２６）、特別図柄表示装置の表示制御や可変入賞口の開閉制御のためのデータ出力処理（Ｓ２７）を行う。

そして、割込回数カウンタを＋１して（Ｓ２８）、割込回数が所定回数を超えたか否かを判断する（Ｓ２９）。ＩＮＴ割込はタイマによって定期的に行われるので、その割込回数を計数すれば、電源投入時処理（図２参照）が行われた後の経過時間を測定したのと同じことになる。すなわち、Ｓ２８〜Ｓ２９の処理はタイマ手段に該当する。

割込回数が所定回数を超えていれば（Ｓ２９：ＹＥＳ）、すなわち「タイマ手段による計時が所定時間を経過した」ことになる。この所定時間（所定回数）は、払出制御ＣＰＵ２１のセキュリティーチェックに必要な時間から遊技制御ＣＰＵ１１のセキュリティーチェックに必要な時間を減じた時間以上に設定されている。

そして、割込回数が所定回数を超えていれば（Ｓ２９：ＹＥＳ）、払出制御基板２０に賞球コマンドを送信する（Ｓ３０）。賞球コマンドは、入賞口に設置されている検出スイッチからの遊技球検出信号（Ｓ２３参照）に基づいて生成されるコマンドであり、払出個数（賞球数）を特定可能なデータ構成になっており、払出データに該当する。

払出制御基板２０の払出制御ＣＰＵ２１は、賞球コマンドが主制御基板１０から送られてくると、払出装置を稼働させて、賞球コマンドで指定された個数の賞球を払出させる。
割込回数が所定回数を超えていないときは（Ｓ２９：ＮＯ）、上記のように生成した賞球コマンドを例えばＲＡＭ１３に記憶する（Ｓ３１）。なお、ここでは賞球コマンドを記憶する代わりに、賞球数を記憶してもよい。その場合、複数の入賞分の賞球数を加算記憶してもよい。

Ｓ３０又はＳ３１を実行すると割込（ＩＮＴ）処理から残余処理にリターンする。
一方、停電検出回路３３が停電を検出して停電検出信号を出力し、この信号が主制御基板１０に入力されると、遊技制御ＣＰＵ１１にＮＭＩ信号が与えられる。

遊技制御ＣＰＵ１１は、残余処理中にＮＭＩ信号があると、直ちに現在のプログラムを中断して、図４に示す割込（ＮＭＩ）処理へとジャンプする。
この割込（ＮＭＩ）処理では、現在のプログラムのアドレスをレジスタに記憶して（Ｓ３５）、ＮＭＩフラグを１にセットしてから（Ｓ３６）、レジスタに記憶したアドレスから残余処理を再開する（Ｓ３７）。

図２に示すように、この再開後の残余処理においてＳ９を実行すると、ＮＭＩフラグが１になっているので（Ｓ９：ＮＯ）、停電時処理に移行して、ＳＵＭ値を作成し（Ｓ１４）、ＲＡＭ保証値を１にして（Ｓ１５）、ＲＡＭライトプロテクト処理（Ｓ１６）によりＲＡＭの書き込みを禁止する。

このように停電時処理が行われた後に復電すれば、電源投入時処理が行われるが、ここではＲＡＭ保証値が１であるから（Ｓ３：ＹＥＳ）、上述のＳ４、Ｓ５が実行され、またＳＵＭ値が０ではないから（Ｓ５：ＹＥＳ）電源復帰処理（Ｓ７）を行う。

電源投入時処理後に実行される残余処理中にＩＮＴ割込があると、割込禁止が解除（Ｓ１３）された後に割込（ＩＮＴ）処理にジャンプして本処理を行うので、電源投入時処理の終了後に入賞口への入賞があった場合には、即座に払い出しはできないものの、入賞があったことを検出して主制御基板１０が記憶することができる。その検出した入賞に関しては、払出制御基板２０の払出制御ＣＰＵ２１の立ち上がりに要する時間を経過した後に、賞球コマンドが主制御基板１０から払出制御基板２０に送信されるので、賞球コマンドを払出制御基板２０が取りこぼすことがない。よって、遊技者は、入賞したのに賞球が払い出されないという不利益を被らない。

パチンコ機の電源投入（或いは復電）に伴う主制御基板１０及び払出制御基板２０の動作をタイミングチャートで表すと、図５、６のようになる。
図５はＲＡＭクリアスイッチ３１がオン操作されていないとき、図６はＲＡＭクリアスイッチ３１がオン操作されたときであるが、いずれの場合も、給電検出回路３２のリセット信号が主制御基板１０に入力されて、遊技制御ＣＰＵ１１のセキュリティーチェック（所要時間は９２ｍｓ）が実行され、電源投入時処理（所要時間は４ｍｓ）が実行されれば、主制御基板１０で通常時処理が行われ、上述したとおり入賞を検出して記憶できる。

一方、従来技術に従って、給電検出回路３２からのリセット信号が主制御基板１０に入力されるタイミングを遅らせる遅延回路を備えて、主制御基板１０（遊技制御ＣＰＵ１１）で通常時処理が開始されるタイミングと払出制御基板２０（払出制御ＣＰＵ２１）で通常時処理が開始されるタイミングとを揃えた場合には、図７に例示するように、遅延回路による遅延時間分だけ電源投入後に入賞を検出できない期間ができてしまう。

また、同様に従来技術に従って、主制御基板１０（遊技制御ＣＰＵ１１）の電源投入時処理中に待機時間を設けて、主制御基板１０（遊技制御ＣＰＵ１１）で通常時処理が開始されるタイミングと払出制御基板２０（払出制御ＣＰＵ２１）で通常時処理が開始されるタイミングとを揃えた場合にも、図８に例示するように、待機時間分だけ電源投入後に入賞を検出できない期間ができてしまう。
［実施例２］
実施例１では停電検出信号及びＲＡＭクリア信号を払出制御基板２０に入力しない構成であるが、図９に示すように、これらの信号を払出制御基板２０に入力する構成にもできる。また、ＲＡＭクリアスイッチ３１は、電源基板３０に設けてもよいし（図９（ａ））、主制御基板１０に設けてもよい（図９（ｂ））。

図９に例示するようにＲＡＭクリア信号を主制御基板１０から払出制御基板２０に入力する場合、主制御基板１０の遊技制御ＣＰＵ１１が実行する起動処理を図１０、１１により説明する。なお、図２、図３と同じ処理については同符号を使用して説明を省略する。

図１０に示すように、ＲＡＭ消去であれば（Ｓ２：ＹＥＳ）、払出制御基板２０の払出制御ＣＰＵ２１が通常時処理を開始した後にＲＡＭクリア信号を送信するために遅延処理（Ｓ４１）を行い、その後にＲＡＭクリア信号を送信して（Ｓ４２）、ＲＡＭ消去（Ｓ６）を行う。そして、ＲＡＭクリアフラグを１にする（Ｓ４３）。

残余処理（Ｓ８〜Ｓ１３）及び停電時処理（Ｓ１４〜Ｓ１６）は実施例１（図２）と同じである。また、残余処理中にＮＭＩ信号があったときの割込（ＮＭＩ）処理も実施例１（図４）と同じである。

残余処理中にＩＮＴ割込があると、割込禁止が解除（Ｓ１３）された後に実行する割込（ＩＮＴ）処理は、図１１に示すとおりである。
Ｓ２１〜Ｓ２８は実施例１と同様である。

本実施例では、Ｓ２８に続いてＲＡＭクリアフラグが０か否かを判断する（Ｓ４５）。
ここで肯定判断なら、割込回数が所定回数ａを超えたか否かを判断する（Ｓ４６）。このＳ４５の判断処理は実施例１のＳ２９と同じ役割であり、電源投入時処理（図１０参照）が行われた後の経過時間を測定するためのタイマ手段に該当する。

一方、否定判断のとき、すなわちＲＡＭクリアスイッチ３１がオン操作されていたときは、割込回数が所定回数ｂ以下か否かを判断する（Ｓ４７）。この処理も一種のタイマ手段であり、電源投入時処理（図１０）が行われた後の経過時間を測定している。

割込回数が所定回数ｂ以下であれば（Ｓ４７：ＹＥＳ）、払出制御ＣＰＵ２１の立ち上がりに要する時間を経過していないのでＳ３１を実行し、割込回数が所定回数ｂを超えていれば（Ｓ４７：ＮＯ）、払出制御ＣＰＵ２１が立ち上がっているからＳ３０を実行する。

実施例２において、電源投入（或いは復電）時にＲＡＭクリアスイッチ３１がオン操作されたときの主制御基板１０及び払出制御基板２０の動作をタイミングチャートで表すと、図１２のようになる。なお、ＲＡＭクリアスイッチ３１がオン操作されていないときは実施例１（図５）と同様である。

電源投入時にＲＡＭクリアスイッチ３１をオン操作してＲＡＭクリアを実行させる場合、ＲＡＭクリアスイッチ３１の操作は遊技店員が行うはずであり、遊技盤面上に遊技球が存在することは考えられないから、遊技制御ＣＰＵ１１の通常時処理を早く実行する必要性はなく、遅延時間を設けても問題はない。

本実施例のように構成しても、実施例１と同様の効果が得られる。
［実施例３］
実施例１では給電検出信号を電源基板３０から払出制御基板２０に入力する構成としているが、図１３に示すように、この信号を主制御基板１０から払出制御基板２０に入力する構成にもできる。また、この場合、給電検出回路３２を電源基板３０に設けてもよいし（図１３（ａ）〜（ｃ））、主制御基板１０に設けてもよい（図１３（ｃ））。ＲＡＭクリアスイッチ３１及びＲＡＭクリア信号については実施例２で説明したとおりである。

図１３に例示するように給電検出信号（リセット信号）及びＲＡＭクリア信号を主制御基板１０から払出制御基板２０に入力する場合、主制御基板１０の遊技制御ＣＰＵ１１が実行する起動処理は図１４に示す通りである。すなわち、ＲＡＭ所期設定処理（Ｓ１）に先だって給電信号送信処理（Ｓ４９）を行って、ここで給電検出信号（リセット信号）を払出制御基板２０に送信する。以下の処理は、割込（ＩＮＴ）処理及び割込（ＮＭＩ）処理も含めて実施例２と同じである。

実施例３における電源投入（或いは復電）に伴う主制御基板１０及び払出制御基板２０の動作をタイミングチャートで表すと、図１５、１６のようになる。
図１５はＲＡＭクリアスイッチ３１がオン操作されていないときのタイミングチャートであり、払出制御基板２０の払出制御ＣＰＵ２１は主制御基板１０からのリセット信号を受けてセキュリティーチェックを開始する。このため、払出制御ＣＰＵ２１が通常時処理を開始するタイミングは、実施例１（図５）との比較では９６ｍｓ遅れることになる。しかし、図１１に示されるＳ４６の所定回数ａ及びＳ４７の所定回数ｂをこの遅れに対応させて設定することにより、払出制御ＣＰＵ２１が通常時処理を開始するまでは、Ｓ４６又はＳ４７で否定判断となるので、実施例１で説明したように、遊技者が、入賞したのに賞球が払い出されないという不利益を被るおそれはない。

図１６はＲＡＭクリアスイッチ３１がオン操作されたときのタイミングチャートであるが、実施例２で説明したように、電源投入時にＲＡＭクリアスイッチ３１をオン操作してＲＡＭクリアを実行させる場合、ＲＡＭクリアスイッチ３１の操作は遊技店員が行うはずであり、遊技盤面上に遊技球が存在することは考えられないから、遊技制御ＣＰＵ１１の通常時処理を早く実行する必要性はなく、遅延時間を設けても問題はない。

本実施例のように構成しても、実施例１と同様の効果が得られる。

実施例１のパチンコ機の主要部のブロック図。 実施例１の遊技制御ＣＰＵが実行する起動処理のフローチャート。 実施例１の遊技制御ＣＰＵが実行する割込（ＩＮＴ）処理のフローチャート。 実施例１の遊技制御ＣＰＵが実行する割込（ＮＭＩ）処理のフローチャート。 実施例１のパチンコ機の電源投入に伴う主制御基板及び払出制御基板の動作のタイミングチャート（ＲＡＭクリア無し）。 実施例１のパチンコ機の電源投入に伴う主制御基板及び払出制御基板の動作のタイミングチャート（ＲＡＭクリア有り）。 従来例のパチンコ機の電源投入に伴う主制御基板及び払出制御基板の動作のタイミングチャート（その１）。 従来例のパチンコ機の電源投入に伴う主制御基板及び払出制御基板の動作のタイミングチャート（その２）。 実施例２のパチンコ機の主要部のブロック図。 実施例２の遊技制御ＣＰＵが実行する起動処理のフローチャート。 実施例２の遊技制御ＣＰＵが実行する割込（ＩＮＴ）処理のフローチャート。 実施例２のパチンコ機の電源投入に伴う主制御基板及び払出制御基板の動作のタイミングチャート（ＲＡＭクリア有り）。 実施例３のパチンコ機の主要部のブロック図。 実施例３の遊技制御ＣＰＵが実行する起動処理のフローチャート。 実施例３のパチンコ機の電源投入に伴う主制御基板及び払出制御基板の動作のタイミングチャート（ＲＡＭクリア無し）。 実施例３のパチンコ機の電源投入に伴う主制御基板及び払出制御基板の動作のタイミングチャート（ＲＡＭクリア有り）。

符号の説明

１０・・・主制御基板、
１１・・・遊技制御ＣＰＵ、
２０・・・払出制御基板、
２１・・・払出制御ＣＰＵ、
３０・・・電源基板、
３１・・・ＲＡＭクリアスイッチ、
３２・・・給電検出回路、
３３・・・停電検出回路。

Claims (4)

1. 遊技の進行を司るＣＰＵ（以下、「遊技制御ＣＰＵ」）を搭載した主制御基板と、
   遊技媒体の払出しを行う払出装置を制御するＣＰＵ（以下、「払出制御ＣＰＵ」）を搭載した払出制御基板と、
   これら主制御基板及び払出制御基板に給電する電源基板と、
   該電源基板による前記給電の有無を検出する給電検出回路と
   を備えた遊技機において、
   前記払出制御ＣＰＵよりも処理速度が高速のＣＰＵを前記遊技制御ＣＰＵとして前記主制御基板に搭載し、
   該主制御基板に、
   前記給電検出回路が前記給電を検出したことを通知されると前記遊技制御ＣＰＵのセキュリティーチェックを実行するセキュリティーチェック実行手段１と、
   該セキュリティーチェック実行手段１によるセキュリティーチェックが終了した後に電源投入時処理を実行する起動処理実行手段１と、
   該起動処理実行手段１による前記電源投入時処理中に計時を開始するタイマ手段と、
   前記起動処理実行手段１による前記電源投入時処理の終了した後に本処理及び残余処理から構成される通常時処理を実行する遊技処理実行手段とを備え、
   該主制御基板を、
   前記タイマ手段による計時が予め設定されている所定時間を経過するまでの間であっても前記通常時処理を実行すると共に該通常時処理により得られたデータを記憶し、
   該記憶したデータ中の前記遊技媒体の払出しに関わる払出データを前記タイマ手段による計時が前記所定時間を経過した後に前記払出制御基板に送信する
   構成とした
   ことを特徴とする遊技機。
2. 請求項１記載の遊技機において、
   前記払出制御基板には、
   前記給電検出回路が前記給電を検出したことを通知されると前記払出制御ＣＰＵのセキュリティーチェックを実行するセキュリティーチェック実行手段２と、
   該セキュリティーチェック実行手段２によるセキュリティーチェックが終了した後に電源投入時処理を実行する起動処理実行手段２とを備え、
   前記所定時間は、前記セキュリティーチェック実行手段２による払出制御ＣＰＵのセキュリティーチェックに必要な時間から前記セキュリティーチェック実行手段１による遊技制御ＣＰＵのセキュリティーチェックに必要な時間を減じた時間以上に設定されている
   ことを特徴とする遊技機。
3. 請求項１または２記載の遊技機において、
   前記給電検出回路は前記電源基板に設けられ、
   該電源基板は、前記給電検出回路が前記給電を検出すると給電検出信号を前記主制御基板及び払出制御基板に送信する
   ことを特徴とする遊技機。
4. 請求項１または２記載の遊技機において、
   前記給電検出回路は前記電源基板に設けられ、
   該電源基板は、前記給電検出回路が前記給電を検出すると給電検出信号を前記主制御基板に送信し、
   前記主制御基板は、該給電検出信号を受信すると、前記通常時処理を実行する以前に、前記給電検出回路が前記給電を検出したことを通知する信号を前記払出制御基板に送信する
   ことを特徴とする遊技機。

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