JP3111919B2 - 記憶媒体及びそのデータ格納方法 - Google Patents
記憶媒体及びそのデータ格納方法Info
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- JP3111919B2 JP3111919B2 JP09034176A JP3417697A JP3111919B2 JP 3111919 B2 JP3111919 B2 JP 3111919B2 JP 09034176 A JP09034176 A JP 09034176A JP 3417697 A JP3417697 A JP 3417697A JP 3111919 B2 JP3111919 B2 JP 3111919B2
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Description
【０００１】
【発明の属する技術分野】本発明は記憶媒体及びそのデ
ータ格納方法に関し、特に半導体記憶素子により構成さ
れる半導体記憶媒体及びそのデータ格納方法に関するも
のである。
ータ格納方法に関し、特に半導体記憶素子により構成さ
れる半導体記憶媒体及びそのデータ格納方法に関するも
のである。
【０００２】
【従来の技術】半導体記憶素子の記憶容量の飛躍的な増
大に伴い、従来のテープ、ディスク型記憶媒体に加え
て、半導体素子で構成される記憶媒体を用いたオーディ
オあるいはビデオデータの記憶再生装置の実現が可能と
なってきている。その際に、記録再生時間あたりのコス
トが相対的に高い半導体記憶素子のための効率の良い、
データの格納方法が重要である。
大に伴い、従来のテープ、ディスク型記憶媒体に加え
て、半導体素子で構成される記憶媒体を用いたオーディ
オあるいはビデオデータの記憶再生装置の実現が可能と
なってきている。その際に、記録再生時間あたりのコス
トが相対的に高い半導体記憶素子のための効率の良い、
データの格納方法が重要である。
【０００３】半導体記憶媒体において格納の対象となる
データは、目次に対応する制御データと内容に対応する
演奏データの２種類に分けられる。図１０は従来の半導
体記憶媒体のデータ格納方法に係るメモリマップを示し
ている（例えば特開平７−３２５６００号公報参照）。
図１０によれば、内容テーブル領域５８には内容テーブ
ルデータと称する制御データ、データ領域６０には演奏
データであるチャプター＃１〜＃ｎを夫々アドレスの昇
順に格納することとしている。
データは、目次に対応する制御データと内容に対応する
演奏データの２種類に分けられる。図１０は従来の半導
体記憶媒体のデータ格納方法に係るメモリマップを示し
ている（例えば特開平７−３２５６００号公報参照）。
図１０によれば、内容テーブル領域５８には内容テーブ
ルデータと称する制御データ、データ領域６０には演奏
データであるチャプター＃１〜＃ｎを夫々アドレスの昇
順に格納することとしている。
【０００４】
【発明が解決しようとする課題】こうした従来の格納方
法では、２種類のデータを共にアドレスの昇順で格納す
るので、先に格納するデータ、従来例においては制御デ
ータのために予めメモリスペースを固定的に確保し、そ
れに引き続いて演奏データのためのメモリスペースを設
けることになり、制御データに比して演奏データが少
量、あるいはその逆であるというような相対的なデータ
数量の変動に柔軟に対処することができず、メモリスペ
ースに過不足が生ずることは避けられない。
法では、２種類のデータを共にアドレスの昇順で格納す
るので、先に格納するデータ、従来例においては制御デ
ータのために予めメモリスペースを固定的に確保し、そ
れに引き続いて演奏データのためのメモリスペースを設
けることになり、制御データに比して演奏データが少
量、あるいはその逆であるというような相対的なデータ
数量の変動に柔軟に対処することができず、メモリスペ
ースに過不足が生ずることは避けられない。
【０００５】データをマスクＲＯＭ(READ ONLY MEMORY)
等を用いた再生専用型の半導体記憶媒体に、半導体素子
の製造工程で一括して格納する際には、メモリスペース
を過不足なく算定して確保することが可能であるが、そ
の場合には演奏データの格納開始アドレスが半導体記憶
素子毎に異なるパラメータとなるために、データの格納
あるいは読出しに際しての制御が煩雑となる等の不都合
が生ずる。
等を用いた再生専用型の半導体記憶媒体に、半導体素子
の製造工程で一括して格納する際には、メモリスペース
を過不足なく算定して確保することが可能であるが、そ
の場合には演奏データの格納開始アドレスが半導体記憶
素子毎に異なるパラメータとなるために、データの格納
あるいは読出しに際しての制御が煩雑となる等の不都合
が生ずる。
【０００６】本発明の目的は、半導体記憶素子における
メモリアクセスのフレキシビリティを活用した、半導体
記憶媒体のためのメモリスペースの利用効率が高く、格
納あるいは読出しに際しての制御が簡易な記憶媒体及び
そのデータ格納方法を提供することである。
メモリアクセスのフレキシビリティを活用した、半導体
記憶媒体のためのメモリスペースの利用効率が高く、格
納あるいは読出しに際しての制御が簡易な記憶媒体及び
そのデータ格納方法を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、演奏デ
ータがアドレスの降順及び昇順の一方の態様で格納さ
れ、この格納された演奏データの再生制御に必要な制御
データがアドレスの降順及び昇順の他方の態様で格納さ
れてなる記憶媒体であって、前記制御データは、前記一
群の演奏データの先頭部分と終了部分とを除く中間部分
のみが格納されているときは、ブランクを含むことを特
徴とする記憶媒体が得られる。
ータがアドレスの降順及び昇順の一方の態様で格納さ
れ、この格納された演奏データの再生制御に必要な制御
データがアドレスの降順及び昇順の他方の態様で格納さ
れてなる記憶媒体であって、前記制御データは、前記一
群の演奏データの先頭部分と終了部分とを除く中間部分
のみが格納されているときは、ブランクを含むことを特
徴とする記憶媒体が得られる。
【０００８】また、本発明によれば、一群の演奏データ
をアドレスの降順及び昇順の一方の態様で格納するステ
ップと、この一群の演奏データの再生制御のための制御
データをアドレス降順及び昇順の他方の態様で格納する
ステップと、前記一群の演奏データの格納開始アドレス
を前記制御データとして前記アドレス降順及び昇順の他
方の態様で格納するステップと、しかる後に前記一群の
演奏データをアドレスの降順及び昇順の一方の態様で格
納するステップとを含む記憶媒体の格納方法であって、
前記一群の演奏データの前記一方の態様で格納するステ
ップにおいて前記制御データの格納アドレスに達したと
きに未格納のデータが存在する場合には、次に続く新た
な媒体に前記一方の態様で格納するステップと、前記一
群の演奏データの格納が終了したときに、前記新たな媒
体の前記制御データに前記演奏データの終了アドレスに
対応したアドレスを格納するステップとを含むことを特
徴とする記憶媒体の格納方法が得られる。
をアドレスの降順及び昇順の一方の態様で格納するステ
ップと、この一群の演奏データの再生制御のための制御
データをアドレス降順及び昇順の他方の態様で格納する
ステップと、前記一群の演奏データの格納開始アドレス
を前記制御データとして前記アドレス降順及び昇順の他
方の態様で格納するステップと、しかる後に前記一群の
演奏データをアドレスの降順及び昇順の一方の態様で格
納するステップとを含む記憶媒体の格納方法であって、
前記一群の演奏データの前記一方の態様で格納するステ
ップにおいて前記制御データの格納アドレスに達したと
きに未格納のデータが存在する場合には、次に続く新た
な媒体に前記一方の態様で格納するステップと、前記一
群の演奏データの格納が終了したときに、前記新たな媒
体の前記制御データに前記演奏データの終了アドレスに
対応したアドレスを格納するステップとを含むことを特
徴とする記憶媒体の格納方法が得られる。
【０００９】本発明の作用を述べる。本発明では、演奏
データは記憶媒体の最大アドレスからアドレスの降順に
または最小アドレスからアドレスの昇順に格納し、その
制御データは演奏データとは逆の方法でアドレスの降順
にまたは昇順に格納するようにしたものであり、かかる
格納方法により、格納データ量が変動する、制御データ
及び演奏データの２種類のデータを、メモリスペースの
過不足を生じさせることなく格納することが可能とな
り、かつデータの格納開始アドレス及び読出し開始アド
レスが記憶媒体の素子毎に一義的に定まるので、制御が
容易となる。
データは記憶媒体の最大アドレスからアドレスの降順に
または最小アドレスからアドレスの昇順に格納し、その
制御データは演奏データとは逆の方法でアドレスの降順
にまたは昇順に格納するようにしたものであり、かかる
格納方法により、格納データ量が変動する、制御データ
及び演奏データの２種類のデータを、メモリスペースの
過不足を生じさせることなく格納することが可能とな
り、かつデータの格納開始アドレス及び読出し開始アド
レスが記憶媒体の素子毎に一義的に定まるので、制御が
容易となる。
【００１０】
【発明の実施の形態】以下に図面を用いて本発明の実施
例について説明する。
例について説明する。
【００１１】図１は本発明の半導体記憶媒体のデータ格
納の一例を示す図である。図１においては、４つのメモ
リチップ１〜４を用いて３つのプログラム演奏データ
（第１〜第３群の演奏データ）ＰＤ１〜ＰＤ３の格納を
行う際のメモリマップを示している。
納の一例を示す図である。図１においては、４つのメモ
リチップ１〜４を用いて３つのプログラム演奏データ
（第１〜第３群の演奏データ）ＰＤ１〜ＰＤ３の格納を
行う際のメモリマップを示している。
【００１２】メモリチップ１〜４の各々は４Ｍバイト／
チップの記憶容量を有しているものとし、１バイト／ワ
ード（語）により構成されているものとする。演奏デー
タＰＤ１〜ＰＤ３の各々は各チップのアドレスの降順に
格納され、これ等演奏データの格納読出し（再生）制御
のための制御データ１０，２０，３０，４０の各々は各
チップのアドレスの昇順に格納されている。
チップの記憶容量を有しているものとし、１バイト／ワ
ード（語）により構成されているものとする。演奏デー
タＰＤ１〜ＰＤ３の各々は各チップのアドレスの降順に
格納され、これ等演奏データの格納読出し（再生）制御
のための制御データ１０，２０，３０，４０の各々は各
チップのアドレスの昇順に格納されている。
【００１３】各チップの制御データ１０，２０，３０，
４０の各々の先頭には、チップの最大容量を示す最大ア
ドレス１１，２１，３１，４１が、夫々３バイト（３ワ
ード）にて格納されており、本例では、この最大アドレ
ス値は「4194303 」である。それに続いて、ＩＤコード
１２，２２，３２，４２の各々と制御パラメータ１３，
２３，３３，４３の各々とが互いに対となって格納され
る。
４０の各々の先頭には、チップの最大容量を示す最大ア
ドレス１１，２１，３１，４１が、夫々３バイト（３ワ
ード）にて格納されており、本例では、この最大アドレ
ス値は「4194303 」である。それに続いて、ＩＤコード
１２，２２，３２，４２の各々と制御パラメータ１３，
２３，３３，４３の各々とが互いに対となって格納され
る。
【００１４】ＩＤコードはそれに続くデータが制御パラ
メータであることを示す識別用コードであり、よってこ
のＩＤコードと制御パラメータとは必ず一対となって格
納されることになる。尚、ＩＤコードと制御パラメータ
との対が何対格納されるかは、そのチップにおける演奏
データの格納態様により変化するものであり、図１の例
では、（Ａ）〜（Ｄ）に各チップのメモリマップに示す
如く、チップ１は２対、チップ２〜４は夫々１対ずつ格
納されている。
メータであることを示す識別用コードであり、よってこ
のＩＤコードと制御パラメータとは必ず一対となって格
納されることになる。尚、ＩＤコードと制御パラメータ
との対が何対格納されるかは、そのチップにおける演奏
データの格納態様により変化するものであり、図１の例
では、（Ａ）〜（Ｄ）に各チップのメモリマップに示す
如く、チップ１は２対、チップ２〜４は夫々１対ずつ格
納されている。
【００１５】ＩＤコードはそれに続くものが制御パラメ
ータであることを示すためのものであるから、演奏デー
タの中に通常生起し得ないような、例えば図２に示す如
き１ワードの８ビットが全て“１”の「オール１」と、
全て“０”の「オール０」とが、交互に１ワードずつ並
んだ、合計４ワードからなるコードが設定されているも
のとする。
ータであることを示すためのものであるから、演奏デー
タの中に通常生起し得ないような、例えば図２に示す如
き１ワードの８ビットが全て“１”の「オール１」と、
全て“０”の「オール０」とが、交互に１ワードずつ並
んだ、合計４ワードからなるコードが設定されているも
のとする。
【００１６】それに続く制御パラメータには、各種制御
に必要なプログラム演奏データの名称等の種々の項目
（ディレクトリ）が含まれるが、ここでは、簡単化のた
めに、演奏データの格納開始アドレス，格納終了アドレ
ス，最後の群（第３群）の演奏データの終了を示す終了
マーク（図２の１３１）、ブランクの５種の制御パラメ
ータがあるものとする。
に必要なプログラム演奏データの名称等の種々の項目
（ディレクトリ）が含まれるが、ここでは、簡単化のた
めに、演奏データの格納開始アドレス，格納終了アドレ
ス，最後の群（第３群）の演奏データの終了を示す終了
マーク（図２の１３１）、ブランクの５種の制御パラメ
ータがあるものとする。
【００１７】これ等５種の制御パラメータのうちいずれ
が格納されるかは、前述した如く、そのチップにおける
演奏データの格納態様に従うものである。
が格納されるかは、前述した如く、そのチップにおける
演奏データの格納態様に従うものである。
【００１８】尚、図３は図２に示したＩＤコードを検出
するためのアルゴリズムの例を示しており、このアルゴ
リズムにより最終的に“ＹＥＳ”が検出されると、ＩＤ
コードであることが判定され、それに続く制御パラメー
タが検出されることになる。よって、この図３に示した
ＩＤコード検出アルゴリズムはチップ１〜４の格納デー
タの読出し時に用いられるものであり、後において述べ
る図７〜図９の読出し時のフローチャートにて使用され
ることになる。
するためのアルゴリズムの例を示しており、このアルゴ
リズムにより最終的に“ＹＥＳ”が検出されると、ＩＤ
コードであることが判定され、それに続く制御パラメー
タが検出されることになる。よって、この図３に示した
ＩＤコード検出アルゴリズムはチップ１〜４の格納デー
タの読出し時に用いられるものであり、後において述べ
る図７〜図９の読出し時のフローチャートにて使用され
ることになる。
【００１９】再び図１を参照すると、第１のチップ１
（図１（Ａ））には、先ず、最初の３バイト１１に最大
アドレス(4194303) が格納される。そして、ＩＤコード
１２が格納され、続いて第１番目のプログラムの格納開
始アドレス（最大アドレスに相当）が制御パラメータ１
３に格納される。その後この演奏データ（第１群）ＰＤ
１がチップ１の最大アドレスから降順に格納される。
（図１（Ａ））には、先ず、最初の３バイト１１に最大
アドレス(4194303) が格納される。そして、ＩＤコード
１２が格納され、続いて第１番目のプログラムの格納開
始アドレス（最大アドレスに相当）が制御パラメータ１
３に格納される。その後この演奏データ（第１群）ＰＤ
１がチップ１の最大アドレスから降順に格納される。
【００２０】演奏データＰＤ１の格納がアドレスＡａ＋
１で終了すると、第２番目のプログラムの演奏データＰ
Ｄ２の格納ためのＩＤコード１４が格納され、続いて制
御パラメータ１５には演奏データＰＤ２の格納開始アド
レス値Ａａが格納される。
１で終了すると、第２番目のプログラムの演奏データＰ
Ｄ２の格納ためのＩＤコード１４が格納され、続いて制
御パラメータ１５には演奏データＰＤ２の格納開始アド
レス値Ａａが格納される。
【００２１】アドレスＡａから演奏データＰＤ２の格納
が開始され、前記の制御パラメータ１５の格納アドレス
Ａｂに到達しても、演奏データＰＤ２は終了しないの
で、次のメモリチップ２の最大アドレスに継続して降順
に格納され、アドレスＡｃ＋１で終了する。メモリチッ
プ２の制御パラメータ２３に、第３番目のプログラムの
演奏データＰＤ３の格納開始アドレス値Ａｃが格納さ
れ、演奏データＰＤ３の格納が開始される。
が開始され、前記の制御パラメータ１５の格納アドレス
Ａｂに到達しても、演奏データＰＤ２は終了しないの
で、次のメモリチップ２の最大アドレスに継続して降順
に格納され、アドレスＡｃ＋１で終了する。メモリチッ
プ２の制御パラメータ２３に、第３番目のプログラムの
演奏データＰＤ３の格納開始アドレス値Ａｃが格納さ
れ、演奏データＰＤ３の格納が開始される。
【００２２】演奏データＰＤ３はアドレスＡｄに至って
も終了せず、よって、次のメモリチップ３の最大アドレ
スに継続し、アドレスＡｅに至っても格納が完了しない
ので、更に次のメモリチップ４に継続して格納される。
この場合メモリチップ３の制御パラメータ３３にはブラ
ンクが格納される。
も終了せず、よって、次のメモリチップ３の最大アドレ
スに継続し、アドレスＡｅに至っても格納が完了しない
ので、更に次のメモリチップ４に継続して格納される。
この場合メモリチップ３の制御パラメータ３３にはブラ
ンクが格納される。
【００２３】演奏データＰＤ３の格納がアドレスＡｆ＋
１で終了すると、これが最後の演奏データであるので、
制御パラメータ４３にはアドレスＡｆが格納されると共
に、演奏データの格納の終了を示す終了マーク（図２の
１３１）が付加される。
１で終了すると、これが最後の演奏データであるので、
制御パラメータ４３にはアドレスＡｆが格納されると共
に、演奏データの格納の終了を示す終了マーク（図２の
１３１）が付加される。
【００２４】図４〜図６は上述したデータ格納方法の一
般的な処理の流れを示す概略フロー図である。先ず、メ
モリチップの番号Ｃを「１」に設定する（Ｓ１）。また
昇順アドレスカウンタを最小値「０」に設定して、この
メモリチップ１の制御データ１０をアドレス昇順に格納
する（Ｓ２）。この時、図１の例では、最大アドレス１
１が先ず格納される。
般的な処理の流れを示す概略フロー図である。先ず、メ
モリチップの番号Ｃを「１」に設定する（Ｓ１）。また
昇順アドレスカウンタを最小値「０」に設定して、この
メモリチップ１の制御データ１０をアドレス昇順に格納
する（Ｓ２）。この時、図１の例では、最大アドレス１
１が先ず格納される。
【００２５】次に、降順アドレスカウンタを最大アドレ
ス値に設定し（Ｓ３）、第１番目のプログラム演奏デー
タＰＤ１を降順に（−１しつつ）格納する（Ｓ４）。こ
の演奏データＰＤ１が終了すると（Ｓ５）、後続の演奏
データがあるかどうか判定され（Ｓ６）、なければ、制
御データにＩＤコードと終了マーク付きの降順アドレス
カウンタ値とが格納されて終了となる（Ｓ７）。この場
合の例が図１（Ｄ）に示されたものである。
ス値に設定し（Ｓ３）、第１番目のプログラム演奏デー
タＰＤ１を降順に（−１しつつ）格納する（Ｓ４）。こ
の演奏データＰＤ１が終了すると（Ｓ５）、後続の演奏
データがあるかどうか判定され（Ｓ６）、なければ、制
御データにＩＤコードと終了マーク付きの降順アドレス
カウンタ値とが格納されて終了となる（Ｓ７）。この場
合の例が図１（Ｄ）に示されたものである。
【００２６】ステップＳ５において、演奏データが終了
していなければ、降順アドレスカウンタ値が昇順カウン
タ値と比較され（Ｓ８）、等しくなければ、まだ演奏デ
ータの格納領域が残っているのでステップＳ４へ戻り、
更に演奏データが降順に格納される。
していなければ、降順アドレスカウンタ値が昇順カウン
タ値と比較され（Ｓ８）、等しくなければ、まだ演奏デ
ータの格納領域が残っているのでステップＳ４へ戻り、
更に演奏データが降順に格納される。
【００２７】ステップＳ６において、後続演奏データが
あれば、その時の降順アドレスカウンタ値を制御データ
の制御パラメータ（ＩＤコードと対に昇順に）を格納す
る（Ｓ１１，Ｓ１２）。そして、ステップＳ４へ戻り、
後続演奏データの降順格納が続行される。
あれば、その時の降順アドレスカウンタ値を制御データ
の制御パラメータ（ＩＤコードと対に昇順に）を格納す
る（Ｓ１１，Ｓ１２）。そして、ステップＳ４へ戻り、
後続演奏データの降順格納が続行される。
【００２８】ステップＳ８において、降順アドレスカウ
ンタ値と昇順アドレスカウンタ値とが比較され、両アド
レスカウンタ値が等しくなると、次のチップ（Ｃ＋１）
へ格納する必要があるので、次のチップがあるかどうか
判定される（Ｓ９，Ｓ１０）。なければ（図１の例では
Ｃ＝５になると）、終了となる。そうでなければ、次の
チップに格納すべく、このチップの制御データの昇順の
格納がなされる（Ｓ２）。
ンタ値と昇順アドレスカウンタ値とが比較され、両アド
レスカウンタ値が等しくなると、次のチップ（Ｃ＋１）
へ格納する必要があるので、次のチップがあるかどうか
判定される（Ｓ９，Ｓ１０）。なければ（図１の例では
Ｃ＝５になると）、終了となる。そうでなければ、次の
チップに格納すべく、このチップの制御データの昇順の
格納がなされる（Ｓ２）。
【００２９】以降は、上述と同じ手順が繰返されて格納
処理が進められることになる。
処理が進められることになる。
【００３０】次に、再び図１のメモリマップを参照し
て、データの読出しについて説明する。先ずはじめにメ
モリチップ１の最小アドレスに格納されている最大アド
レス値１１に続いて最初のＩＤコード１２を確認して制
御パラメータ１３に格納されている最大アドレス値が読
出される。更に、次のＩＤコード１４が確認され、続く
制御パラメータ１５の内容Ａａは第２番目のプログラム
の演奏データＰＤ２の格納開始番地と判定され、演奏デ
ータＰＤ１は最大アドレスから降順にアドレスＡａ＋１
に亘って読出される。
て、データの読出しについて説明する。先ずはじめにメ
モリチップ１の最小アドレスに格納されている最大アド
レス値１１に続いて最初のＩＤコード１２を確認して制
御パラメータ１３に格納されている最大アドレス値が読
出される。更に、次のＩＤコード１４が確認され、続く
制御パラメータ１５の内容Ａａは第２番目のプログラム
の演奏データＰＤ２の格納開始番地と判定され、演奏デ
ータＰＤ１は最大アドレスから降順にアドレスＡａ＋１
に亘って読出される。
【００３１】演奏データＰＤ１の読出しが終了すると次
の識別コードが検索されるが、メモリチップ１には存在
しないので、次のメモリチップ２の制御パラメータ２３
の内容Ａｃを第３番目のプログラムの演奏データＰＤ３
の格納開始アドレスと判定し、演奏データＰＤ２はアド
レスＡａからＡｂ、更にメモリチップ２の最大アドレス
に継続してアドレスＡｃ＋１に亘って降順に読出され
る。
の識別コードが検索されるが、メモリチップ１には存在
しないので、次のメモリチップ２の制御パラメータ２３
の内容Ａｃを第３番目のプログラムの演奏データＰＤ３
の格納開始アドレスと判定し、演奏データＰＤ２はアド
レスＡａからＡｂ、更にメモリチップ２の最大アドレス
に継続してアドレスＡｃ＋１に亘って降順に読出され
る。
【００３２】同様に、第３番目のプログラムの演奏デー
タＰＤ３はアドレスＡｃから始まり、アドレスＡｄ、メ
モリチップ３に継続し、制御パラメータ３３がブランク
であるので、アドレスＡｅから更にメモリチップ４に継
続し、アドレスＡｆ＋１に亘って読出される。制御パラ
メータ４３の終了マークを検出して、全ての演奏データ
の読出しを終了する。
タＰＤ３はアドレスＡｃから始まり、アドレスＡｄ、メ
モリチップ３に継続し、制御パラメータ３３がブランク
であるので、アドレスＡｅから更にメモリチップ４に継
続し、アドレスＡｆ＋１に亘って読出される。制御パラ
メータ４３の終了マークを検出して、全ての演奏データ
の読出しを終了する。
【００３３】図７〜９は上述したデータ読出し方法の一
般的な処理の流れを示す概略フロー図である。先ず、読
出すべきメモリチップの番号Ｃを「１」に設定する（Ｓ
２０）。このチップの制御データを昇順に読出し（Ｓ２
１）、降順アドレスカウンタ値を最大アドレスに設定す
る（Ｓ２２）。そして、制御パラメータがブランクであ
るかどうか判定される（Ｓ２３）。
般的な処理の流れを示す概略フロー図である。先ず、読
出すべきメモリチップの番号Ｃを「１」に設定する（Ｓ
２０）。このチップの制御データを昇順に読出し（Ｓ２
１）、降順アドレスカウンタ値を最大アドレスに設定す
る（Ｓ２２）。そして、制御パラメータがブランクであ
るかどうか判定される（Ｓ２３）。
【００３４】ブランクでなければ、制御パラメータに終
了マークがあるかどうか判定され（Ｓ２４）、なければ
そのままステップＳ３０へ移り、あれば、終了マーク検
出スイッチＳＷ（フラグ）に「１」を設定してステップ
３０へ移る（Ｓ２５）。
了マークがあるかどうか判定され（Ｓ２４）、なければ
そのままステップＳ３０へ移り、あれば、終了マーク検
出スイッチＳＷ（フラグ）に「１」を設定してステップ
３０へ移る（Ｓ２５）。
【００３５】ステップＳ３０において、後続の演奏デー
タの読出し開始アドレス値（ＮＰＤＡとする）を図示せ
ぬ他のメモリ等に設定して演奏データを降順に読出す
（Ｓ３１）。この降順アドレスカウンタ値がＮＰＤＡに
等しくなるまで、演奏データの読出しが行われ（Ｓ３
２，Ｓ３１）、等しくなると、ＳＷ＝１の判定がなされ
る（Ｓ３３）。
タの読出し開始アドレス値（ＮＰＤＡとする）を図示せ
ぬ他のメモリ等に設定して演奏データを降順に読出す
（Ｓ３１）。この降順アドレスカウンタ値がＮＰＤＡに
等しくなるまで、演奏データの読出しが行われ（Ｓ３
２，Ｓ３１）、等しくなると、ＳＷ＝１の判定がなされ
る（Ｓ３３）。
【００３６】ＳＷ＝１であれば、終了マーク検出済みで
あるから、演奏データは全て終了となり、動作終了とな
る。そうでなければ、ステップ２３へ戻ることになる。
あるから、演奏データは全て終了となり、動作終了とな
る。そうでなければ、ステップ２３へ戻ることになる。
【００３７】ステップＳ２３において、制御パラメータ
がブランクであれば、降順アドレスカウンタ値が昇順ア
ドレスカウンタ値と等しくなるまで演奏データの降順読
出しがなされる（Ｓ２６，Ｓ２７）。等しくなると、次
のチップへの読出しとなるので、チップ番号Ｃが「＋
１」され（Ｓ２８）、残りのチップが存在するかどうか
判定される（Ｓ２９）。残りのチップがなければ読出し
は停止となり、存在すれば、ステップＳ２１へ戻ること
になる。
がブランクであれば、降順アドレスカウンタ値が昇順ア
ドレスカウンタ値と等しくなるまで演奏データの降順読
出しがなされる（Ｓ２６，Ｓ２７）。等しくなると、次
のチップへの読出しとなるので、チップ番号Ｃが「＋
１」され（Ｓ２８）、残りのチップが存在するかどうか
判定される（Ｓ２９）。残りのチップがなければ読出し
は停止となり、存在すれば、ステップＳ２１へ戻ること
になる。
【００３８】尚、上記実施例では、制御データを昇順
に、演奏データを降順に夫々格納する例を示したが、こ
の逆とすることは勿論可能であり、メモリチップのアド
レスの降順，昇順は、アドレスの設定の仕方により定ま
るもので、特許請求の範囲はこれ等両ケースを含むもの
である。
に、演奏データを降順に夫々格納する例を示したが、こ
の逆とすることは勿論可能であり、メモリチップのアド
レスの降順，昇順は、アドレスの設定の仕方により定ま
るもので、特許請求の範囲はこれ等両ケースを含むもの
である。
【００３９】また、上記実施例では、制御データ及び演
奏データを順次実時間に従って格納する例を説明した
が、マスクＲＯＭ等を用いた再生専用の半導体記憶媒体
に、これ等データを半導体素子の製造工程で一度に一括
して格納する際にも、図１に示した如き格納態様とされ
るものである。
奏データを順次実時間に従って格納する例を説明した
が、マスクＲＯＭ等を用いた再生専用の半導体記憶媒体
に、これ等データを半導体素子の製造工程で一度に一括
して格納する際にも、図１に示した如き格納態様とされ
るものである。
【００４０】
【発明の効果】以上述べた如く、本発明によれば、メモ
リスペースの過不足の発生を防止してメモリの有効利用
を図ることができると共に、データの格納，読出しの際
の制御を簡易にし得るという効果がある。
リスペースの過不足の発生を防止してメモリの有効利用
を図ることができると共に、データの格納，読出しの際
の制御を簡易にし得るという効果がある。
【図１】本発明の実施例のデータ格納態様及び格納方法
を示す図である。
を示す図である。
【図２】制御データの例を示す図である。
【図３】ＩＤコードの検出アルゴリズムを示す図であ
る。
る。
【図４】本発明の実施例のデータ格納方法のフローチャ
ートである。
ートである。
【図５】本発明の実施例のデータ格納方法のフローチャ
ートである。
ートである。
【図６】本発明の実施例のデータ格納方法のフローチャ
ートである。
ートである。
【図７】本発明の実施例のデータ読出し方法のフローチ
ャートである。
ャートである。
【図８】本発明の実施例のデータ読出し方法のフローチ
ャートである。
ャートである。
【図９】本発明の実施例のデータ読出し方法のフローチ
ャートである。
ャートである。
【図１０】従来のメモリチップのデータ格納方法に係わ
るメモリマップを示す図である。
るメモリマップを示す図である。
１〜４ メモリチップ １０，２０，３０，４０ 制御データ １２，１４，２２，３２，４２ ＩＤコード １３，１５，２３，３３，４３ 制御パラメータ ＰＤ１〜ＰＤ３ プログラムの演奏データ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−121199（ＪＰ，Ａ) 特開 平７−325600（ＪＰ，Ａ) 特開 平５−233000（ＪＰ，Ａ) 特開 平８−194607（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G10L 19/00 G06F 12/02 510
Claims (5)
- 【請求項１】 一群の演奏データがアドレスの降順及び
昇順の一方の態様で格納され、この格納された演奏デー
タの再生制御に必要な制御データがアドレスの降順及び
昇順の他方の態様で格納されてなる記憶媒体であって、
前記制御データは、前記一群の演奏データの先頭部分と
終了部分とを除く中間部分のみが格納されているとき
は、ブランクを含むことを特徴とする記憶媒体。 - 【請求項２】 前記制御データは、この制御データであ
ることを識別するための識別コードを含むことを特徴と
する請求項１記載の記憶媒体。 - 【請求項３】 一群の演奏データをアドレスの降順及び
昇順の一方の態様で格納するステップと、この一群の演
奏データの再生制御のための制御データをアドレス降順
及び昇順の他方の態様で格納するステップと、前記一群
の演奏データの格納開始アドレスを前記制御データとし
て前記アドレス降順及び昇順の他方の態様で格納するス
テップと、しかる後に前記一群の演奏データをアドレス
の降順及び昇順の一方の態様で格納するステップとを含
む記憶媒体の格納方法であって、 前記一群の演奏データの前記一方の態様で格納するステ
ップにおいて前記制御データの格納アドレスに達したと
きに未格納のデータが存在する場合には、次に続く新た
な媒体に前記一方の態様で格納するステップと、前記一
群の演奏データの格納が終了したときに、前記新たな媒
体の前記制御データに前記演奏データの終了アドレスに
対応したアドレスを格納するステップとを含むことを特
徴とする記憶媒体の格納方法。 - 【請求項４】 前記一群の演奏データの格納が終了した
ときには、前記制御データとして格納終了アドレスに対
応したアドレスを格納するステップを含むことを特徴と
する請求項３記載の記憶媒体の格納方法。 - 【請求項５】 前記一群の演奏データに続く他の演奏デ
ータが存在するときにはその他の演奏データの格納開始
アドレスを前記制御データとして前記他方の態様で格納
し、存在しないときには前記制御データとして前記一群
の演奏データの格納終了アドレスに対応したアドレスと
終了マークとを格納するステップを含むことを特徴とす
る請求項３または４記載の記憶媒体の格納方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09034176A JP3111919B2 (ja) | 1997-02-19 | 1997-02-19 | 記憶媒体及びそのデータ格納方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09034176A JP3111919B2 (ja) | 1997-02-19 | 1997-02-19 | 記憶媒体及びそのデータ格納方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10232700A JPH10232700A (ja) | 1998-09-02 |
| JP3111919B2 true JP3111919B2 (ja) | 2000-11-27 |
Family
ID=12406907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09034176A Expired - Fee Related JP3111919B2 (ja) | 1997-02-19 | 1997-02-19 | 記憶媒体及びそのデータ格納方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111919B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067807A (ja) * | 1999-08-25 | 2001-03-16 | Sanyo Electric Co Ltd | 音声再生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3448085B2 (ja) * | 1993-10-26 | 2003-09-16 | シャープ株式会社 | 情報記録再生装置 |
-
1997
- 1997-02-19 JP JP09034176A patent/JP3111919B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10232700A (ja) | 1998-09-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |