JP3108443B2 - 表示装置駆動用半導体装置 - Google Patents
表示装置駆動用半導体装置Info
- Publication number
- JP3108443B2 JP3108443B2 JP03032827A JP3282791A JP3108443B2 JP 3108443 B2 JP3108443 B2 JP 3108443B2 JP 03032827 A JP03032827 A JP 03032827A JP 3282791 A JP3282791 A JP 3282791A JP 3108443 B2 JP3108443 B2 JP 3108443B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- line
- power supply
- analog switch
- drive power
- Prior art date
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- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に表示
データを供給するためのＬＳＩ（大規模集積回路）等の
半導体装置に関する。
データを供給するためのＬＳＩ（大規模集積回路）等の
半導体装置に関する。
【０００２】
【従来の技術】図２にカラー液晶表示装置に表示データ
を供給する駆動回路の一例を示す。同図において、Ｖ０
及びＶ１は２階調表示を行うための駆動電圧、Ｓ１〜Ｓ
６はアナログスイッチ、ＤＭ１〜ＤＭ３は入力信号Ｒ、
Ｇ、及びＢを取り込むためのデータメモリ、ＤＬ１〜Ｄ
Ｌ３はデータメモリＤＭ１〜ＤＭ３の出力をラッチする
ためのディスプレイラッチであり、アナログスイッチＳ
１〜Ｓ６はディスプレイラッチＤＬ１〜ＤＬ３の非反転
出力（以下、Ｑ出力と呼ぶ）または反転出力（以下、反
転Ｑ出力と呼ぶ）から供給される信号がハイレベルのと
きオン（導通）し、ローレベルのときオフとなる。
を供給する駆動回路の一例を示す。同図において、Ｖ０
及びＶ１は２階調表示を行うための駆動電圧、Ｓ１〜Ｓ
６はアナログスイッチ、ＤＭ１〜ＤＭ３は入力信号Ｒ、
Ｇ、及びＢを取り込むためのデータメモリ、ＤＬ１〜Ｄ
Ｌ３はデータメモリＤＭ１〜ＤＭ３の出力をラッチする
ためのディスプレイラッチであり、アナログスイッチＳ
１〜Ｓ６はディスプレイラッチＤＬ１〜ＤＬ３の非反転
出力（以下、Ｑ出力と呼ぶ）または反転出力（以下、反
転Ｑ出力と呼ぶ）から供給される信号がハイレベルのと
きオン（導通）し、ローレベルのときオフとなる。
【０００３】図３のタイミングチャートに示すように、
データメモリを制御するための信号ＳＲがハイレベルの
とき、入力信号Ｒ、Ｇ、ＢはそのままデータメモリＤＭ
１〜ＤＭ３のＱ出力から出力される。信号ＳＲがハイレ
ベルからローレベルに立ち下がったときデータメモリＤ
Ｍ１〜ＤＭ３のＱ出力にはその時点の入力信号Ｒ、Ｇ、
Ｂの値が保持され、信号ＳＲがローレベルの期間は入力
信号Ｒ、Ｇ、Ｂが変化してもデータメモリＤＭ１〜ＤＭ
３のＱ出力は変化しない。
データメモリを制御するための信号ＳＲがハイレベルの
とき、入力信号Ｒ、Ｇ、ＢはそのままデータメモリＤＭ
１〜ＤＭ３のＱ出力から出力される。信号ＳＲがハイレ
ベルからローレベルに立ち下がったときデータメモリＤ
Ｍ１〜ＤＭ３のＱ出力にはその時点の入力信号Ｒ、Ｇ、
Ｂの値が保持され、信号ＳＲがローレベルの期間は入力
信号Ｒ、Ｇ、Ｂが変化してもデータメモリＤＭ１〜ＤＭ
３のＱ出力は変化しない。
【０００４】また、ディスプレイラッチＤＬ１〜ＤＬ３
を制御するための信号ＬＳがハイレベルのときはディス
プレイラッチＤＬ１〜ＤＬ３のＱ出力にはデータメモリ
ＤＭ１〜ＤＭ３のＱ出力から出力される信号がそのまま
現れる。信号ＬＳがハイレベルからローレベルに立ち下
がったとき、ディスプレイラッチＤＬ１〜ＤＬ３のＱ出
力にはその時点でデータメモリＤＭ１〜ＤＭ３のＱ出力
から出力されている信号が保持される。信号ＬＳがロー
レベルとなっている期間はデータメモリＤＭ１〜ＤＭ３
のＱ出力が変化してもディスプレイラッチＤＬ１〜ＤＬ
３のＱ出力は変化しない。ディスプレイラッチＤＬ１〜
ＤＬ３のＱ出力及び反転Ｑ出力のレベルに応じてオンま
たはオフとなるアナログスイッチＳ１〜Ｓ６の出力が表
示データとして液晶表示装置に供給される。
を制御するための信号ＬＳがハイレベルのときはディス
プレイラッチＤＬ１〜ＤＬ３のＱ出力にはデータメモリ
ＤＭ１〜ＤＭ３のＱ出力から出力される信号がそのまま
現れる。信号ＬＳがハイレベルからローレベルに立ち下
がったとき、ディスプレイラッチＤＬ１〜ＤＬ３のＱ出
力にはその時点でデータメモリＤＭ１〜ＤＭ３のＱ出力
から出力されている信号が保持される。信号ＬＳがロー
レベルとなっている期間はデータメモリＤＭ１〜ＤＭ３
のＱ出力が変化してもディスプレイラッチＤＬ１〜ＤＬ
３のＱ出力は変化しない。ディスプレイラッチＤＬ１〜
ＤＬ３のＱ出力及び反転Ｑ出力のレベルに応じてオンま
たはオフとなるアナログスイッチＳ１〜Ｓ６の出力が表
示データとして液晶表示装置に供給される。
【０００５】図５は上記の液晶駆動回路の形成された従
来のＬＳＩの１出力当たり（アナログスイッチＳ１及び
Ｓ２部分）のレイアウトパターンを示している。同図に
おいて、アナログスイッチＳ１はＰチャネルトランジス
タ22及びＮチャネルトランジスタ23から構成され、アナ
ログスイッチＳ２はＰチャネルトランジスタ24及びＮチ
ャネルトランジスタ25から構成されている。
来のＬＳＩの１出力当たり（アナログスイッチＳ１及び
Ｓ２部分）のレイアウトパターンを示している。同図に
おいて、アナログスイッチＳ１はＰチャネルトランジス
タ22及びＮチャネルトランジスタ23から構成され、アナ
ログスイッチＳ２はＰチャネルトランジスタ24及びＮチ
ャネルトランジスタ25から構成されている。
【０００６】11は電圧Ｖ０の入力ライン（ソースライ
ン）、12は電圧Ｖ１の入力ライン（ソースライン）、13
はアナログスイッチＳ１の制御信号入力ライン、14はア
ナログスイッチＳ２の制御信号入力ライン、17はアナロ
グスイッチＳ１及びＳ２の共通の出力ライン（ドレイン
ライン）、15は拡散層18及び19を入力ライン11、12及び
出力ライン17を形成するメタルに接続するコンタクト、
16はゲート26〜29を制御信号入力ライン13または14に接
続するためのコンタクト、20及び21は夫々電圧Ｖ０及び
Ｖ１の駆動電源ラインである。
ン）、12は電圧Ｖ１の入力ライン（ソースライン）、13
はアナログスイッチＳ１の制御信号入力ライン、14はア
ナログスイッチＳ２の制御信号入力ライン、17はアナロ
グスイッチＳ１及びＳ２の共通の出力ライン（ドレイン
ライン）、15は拡散層18及び19を入力ライン11、12及び
出力ライン17を形成するメタルに接続するコンタクト、
16はゲート26〜29を制御信号入力ライン13または14に接
続するためのコンタクト、20及び21は夫々電圧Ｖ０及び
Ｖ１の駆動電源ラインである。
【０００７】
【発明が解決しようとする課題】上記の従来の液晶表示
装置駆動用のＬＳＩは、駆動電源ライン、入力ライン及
び出力ラインを１層のメタルから形成する単層金属構造
を有しているので、駆動電源ライン20及び21をトランジ
スタの形成されていない領域に配置する必要がある。従
って、集積度を上げ、ＬＳＩのチップサイズを縮小する
には駆動電源ライン20及び21の幅を狭くする必要がある
が、幅を狭くすると、駆動電源ライン20及び21に電位勾
配が発生し各出力回路の特性が均一でなくなってしま
う。これはＬＳＩの出力数が多い程大きな問題となる。
装置駆動用のＬＳＩは、駆動電源ライン、入力ライン及
び出力ラインを１層のメタルから形成する単層金属構造
を有しているので、駆動電源ライン20及び21をトランジ
スタの形成されていない領域に配置する必要がある。従
って、集積度を上げ、ＬＳＩのチップサイズを縮小する
には駆動電源ライン20及び21の幅を狭くする必要がある
が、幅を狭くすると、駆動電源ライン20及び21に電位勾
配が発生し各出力回路の特性が均一でなくなってしま
う。これはＬＳＩの出力数が多い程大きな問題となる。
【０００８】本発明の目的は、出力特性を均一に保った
まま集積度を上げることの可能な表示装置駆動用の半導
体装置を提供することにある。
まま集積度を上げることの可能な表示装置駆動用の半導
体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の前記目的は、各
々が相補的トランジスタ対から構成され、階調表示のた
めの所定の表示駆動電圧を夫々出力する複数のアナログ
スイッチと、各アナログスイッチに前記階調表示のため
の所定の表示駆動電圧を供給するための表示駆動電源ラ
インとを含んでおり、各アナログスイッチの入力と前記
表示駆動電源ラインとを夫々接続する入力ライン及び各
アナログスイッチの出力ラインが下層配線から形成さ
れ、前記表示駆動電源ラインが上層配線から形成されて
おり、前記アナログスイッチを構成するトランジスタの
形成された領域上に、該トランジスタ形成領域全体を覆
う形状の幅広の前記表示駆動電源ラインが配列されてい
ることを特徴とする表示装置駆動用半導体装置によって
達成される。
々が相補的トランジスタ対から構成され、階調表示のた
めの所定の表示駆動電圧を夫々出力する複数のアナログ
スイッチと、各アナログスイッチに前記階調表示のため
の所定の表示駆動電圧を供給するための表示駆動電源ラ
インとを含んでおり、各アナログスイッチの入力と前記
表示駆動電源ラインとを夫々接続する入力ライン及び各
アナログスイッチの出力ラインが下層配線から形成さ
れ、前記表示駆動電源ラインが上層配線から形成されて
おり、前記アナログスイッチを構成するトランジスタの
形成された領域上に、該トランジスタ形成領域全体を覆
う形状の幅広の前記表示駆動電源ラインが配列されてい
ることを特徴とする表示装置駆動用半導体装置によって
達成される。
【００１０】
【作用】表示駆動電源ラインを形成する上層配線は、ア
ナログスイッチを構成するトランジスタが形成されてい
る領域の上部に形成される。上層配線と下層配線とは層
間絶縁膜によって分離される。このような多層配線構造
を用いることにより、表示駆動電源ラインの幅を狭くす
ることなく、集積度を上げることができる。
ナログスイッチを構成するトランジスタが形成されてい
る領域の上部に形成される。上層配線と下層配線とは層
間絶縁膜によって分離される。このような多層配線構造
を用いることにより、表示駆動電源ラインの幅を狭くす
ることなく、集積度を上げることができる。
【００１１】
【実施例】以下図面を用いて本発明の実施例を詳細に説
明する。図１は、前述の図２の駆動回路の形成されたＬ
ＳＩの１出力当たり（アナログスイッチＳ１及びＳ２部
分）のレイアウトパターンを示している。
明する。図１は、前述の図２の駆動回路の形成されたＬ
ＳＩの１出力当たり（アナログスイッチＳ１及びＳ２部
分）のレイアウトパターンを示している。
【００１２】同図において、アナログスイッチＳ１はＰ
チャネルトランジスタ42及びＮチャネルトランジスタ43
から構成され、アナログスイッチＳ２はＰチャネルトラ
ンジスタ44及びＮチャネルトランジスタ45から構成され
ている。
チャネルトランジスタ42及びＮチャネルトランジスタ43
から構成され、アナログスイッチＳ２はＰチャネルトラ
ンジスタ44及びＮチャネルトランジスタ45から構成され
ている。
【００１３】31は電圧Ｖ０の入力ライン（ソースライ
ン）、32は電圧Ｖ１の入力ライン（ソースライン）、33
はアナログスイッチＳ１の制御信号入力ライン、34はア
ナログスイッチＳ２の制御信号入力ライン、37はアナロ
グスイッチＳ１及びＳ２に共通の出力ライン（ドレイン
ライン）、36はゲート46〜49を制御信号入力ライン33ま
たは34に接続するためのコンタクト、40は電圧Ｖ０の駆
動電源ライン、41は電圧Ｖ１の駆動電源ライン、48は入
力ライン31、32及び出力ライン37を形成する１層目のメ
タルと駆動電源ラインを形成する２層目のメタルとを接
続するコンタクト、35は拡散層38、39を１層目のメタル
に接続するコンタクトである。
ン）、32は電圧Ｖ１の入力ライン（ソースライン）、33
はアナログスイッチＳ１の制御信号入力ライン、34はア
ナログスイッチＳ２の制御信号入力ライン、37はアナロ
グスイッチＳ１及びＳ２に共通の出力ライン（ドレイン
ライン）、36はゲート46〜49を制御信号入力ライン33ま
たは34に接続するためのコンタクト、40は電圧Ｖ０の駆
動電源ライン、41は電圧Ｖ１の駆動電源ライン、48は入
力ライン31、32及び出力ライン37を形成する１層目のメ
タルと駆動電源ラインを形成する２層目のメタルとを接
続するコンタクト、35は拡散層38、39を１層目のメタル
に接続するコンタクトである。
【００１４】図４は図１のレイアウトパターンのＩ−Ｉ
断面を示している。同図において50はフィールド酸化膜
（絶縁層）、51はゲート酸化膜、52はポリシリコン、53
及び54は層間酸化膜（絶縁層）、55はモールド樹脂であ
る。
断面を示している。同図において50はフィールド酸化膜
（絶縁層）、51はゲート酸化膜、52はポリシリコン、53
及び54は層間酸化膜（絶縁層）、55はモールド樹脂であ
る。
【００１５】このように１層目の金属層として入力ライ
ン及び出力ラインを形成し、２層目の金属層として駆動
電源ラインを形成する多層金属構造を採用することによ
り、駆動電源ラインをトランジスタの形成された領域上
に配列することが可能になる。
ン及び出力ラインを形成し、２層目の金属層として駆動
電源ラインを形成する多層金属構造を採用することによ
り、駆動電源ラインをトランジスタの形成された領域上
に配列することが可能になる。
【００１６】
【発明の効果】以上詳細に説明したように、本発明の表
示装置駆動用半導体装置は、各々が相補的トランジスタ
対から構成され、階調表示のための所定の表示駆動電圧
を夫々出力する複数のアナログスイッチと、各アナログ
スイッチに前記階調表示のための所定の表示駆動電圧を
供給するための表示駆動電源ラインとを含んでおり、各
アナログスイッチの入力と前記表示駆動電源ラインとを
夫々接続する入力ライン及び各アナログスイッチの出力
ラインを下層配線層として形成し、前記表示駆動電源ラ
インを上層配線層として形成して、前記アナログスイッ
チを構成するトランジスタの形成された領域上に、該ト
ランジスタ形成領域全体を覆う形状の幅広の前記表示駆
動電源ラインを配列した構造を有しているので、表示駆
動電源ラインの幅を狭くすることなく、集積度を上げる
ことが可能であり、回路面積を抑えつつ表示駆動電源ラ
インの配線抵抗値を低くして、表示駆動電圧の減衰を低
減し、これにより、出力数が多い場合でも、供給する表
示駆動電圧を一定とし得る。したがって、表示品位を低
下させることなく、チップサイズを縮小することが可能
であり、本発明の実用的効果は極めて大なるものであ
る。
示装置駆動用半導体装置は、各々が相補的トランジスタ
対から構成され、階調表示のための所定の表示駆動電圧
を夫々出力する複数のアナログスイッチと、各アナログ
スイッチに前記階調表示のための所定の表示駆動電圧を
供給するための表示駆動電源ラインとを含んでおり、各
アナログスイッチの入力と前記表示駆動電源ラインとを
夫々接続する入力ライン及び各アナログスイッチの出力
ラインを下層配線層として形成し、前記表示駆動電源ラ
インを上層配線層として形成して、前記アナログスイッ
チを構成するトランジスタの形成された領域上に、該ト
ランジスタ形成領域全体を覆う形状の幅広の前記表示駆
動電源ラインを配列した構造を有しているので、表示駆
動電源ラインの幅を狭くすることなく、集積度を上げる
ことが可能であり、回路面積を抑えつつ表示駆動電源ラ
インの配線抵抗値を低くして、表示駆動電圧の減衰を低
減し、これにより、出力数が多い場合でも、供給する表
示駆動電圧を一定とし得る。したがって、表示品位を低
下させることなく、チップサイズを縮小することが可能
であり、本発明の実用的効果は極めて大なるものであ
る。
【図１】本発明に係る液晶表示装置駆動用ＬＳＩのレイ
アウトパターンを示す図である。
アウトパターンを示す図である。
【図２】液晶駆動回路の一例を示す回路図である。
【図３】図１のＬＳＩの動作を説明するタイミングチャ
ートである。
ートである。
【図４】図１のＬＳＩの断面図である。
【図５】従来の液晶表示装置用ＬＳＩのレイアウトパタ
ーンを示す図である。
ーンを示す図である。
18、19、38、39 拡散層 15、16、35、36、48 コンタクト 22〜25、42〜45 トランジスタ 26〜29、46〜49 ゲート、 20、21、40、41 駆動電源ライン 22〜25、42〜45 トランジスタ 50 フィールド酸化膜 51 ゲート酸化膜 52 ポリシリコン 53、54 層間酸化膜 55 モールド樹脂
フロントページの続き (56)参考文献 特開 平２−216190（ＪＰ，Ａ) 特開 昭63−182695（ＪＰ，Ａ) 特開 昭60−123042（ＪＰ，Ａ) 特開 昭60−5542（ＪＰ，Ａ) 特開 昭58−143550（ＪＰ，Ａ) 特開 平１−241843（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 各々が相補的トランジスタ対から構成さ
れ、階調表示のための所定の表示駆動電圧を夫々出力す
る複数のアナログスイッチと、各アナログスイッチに前
記階調表示のための所定の表示駆動電圧を供給するため
の表示駆動電源ラインとを含んでおり、各アナログスイ
ッチの入力と前記表示駆動電源ラインとを夫々接続する
入力ライン及び各アナログスイッチの出力ラインが下層
配線から形成され、前記表示駆動電源ラインが上層配線
から形成されており、前記アナログスイッチを構成する
トランジスタの形成された領域上に、該トランジスタ形
成領域全体を覆う形状の幅広の前記表示駆動電源ライン
が配列されていることを特徴とする表示装置駆動用半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03032827A JP3108443B2 (ja) | 1991-02-27 | 1991-02-27 | 表示装置駆動用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03032827A JP3108443B2 (ja) | 1991-02-27 | 1991-02-27 | 表示装置駆動用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271390A JPH04271390A (ja) | 1992-09-28 |
| JP3108443B2 true JP3108443B2 (ja) | 2000-11-13 |
Family
ID=12369662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03032827A Expired - Lifetime JP3108443B2 (ja) | 1991-02-27 | 1991-02-27 | 表示装置駆動用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108443B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3488054B2 (ja) | 1997-09-12 | 2004-01-19 | Ｎｅｃエレクトロニクス株式会社 | 液晶駆動用装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134440A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-02-27 JP JP03032827A patent/JP3108443B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04271390A (ja) | 1992-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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