JP3108435U - ラッチアップ回復機能付き制御装置 - Google Patents

Abstract

【課題】 マイクロコンピュ−タ、および、同マイクロコンピュ−タと接続されたＩＣのラッチアップを自動的に回復させることが可能なラッチアップ回復機能付き制御装置を提供する。
【解決手段】 マイコン２０の電源電圧の異常を検出したリセット回路３０が、マイコン２０に対してリセット信号を供給してマイコン２０のリセットを行うとともに、同リセット信号がリセット信号検出回路６０にも供給されるように構成されている。同リセット信号を検出したリセット信号検出回路６０は、電源切断回路７０に対して検出信号を送信するとともに、同検出信号を受信した電源切断回路７０は、チュ−ナＩＣ４０に接続された電源回路１４０、および、ＥＥＰＲＯＭ５０に接続された電源回路１５０の電源を切断することにより、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０のリセットを行う。
【選択図】図１

Description

本考案は、マイクロコンピュ−タのラッチアップ時にリセットを行うラッチアップ回復機能付き制御装置に関するものである。

従来、ＣＲＴテレビジョン装置等において、マイクロコンピュ−タと、同マイクロコンピュ−タに接続されたＩＣとのバスを介した通信時に、ソフト処理エラ−や、停電等が原因となり、マイクロコンピュ−タがラッチアップする不具合が生じる場合がある。特許文献１〜３には、このようなマイクロコンピュ−タのラッチアップが生じた場合に、同マイクロコンピュ−タにリセット信号を供給し、ラッチアップから回復させることが可能なように構成された装置が開示されている。
特開２００２−１４８３６号公報 特開平１０−３３２６号公報 特開平８−６３４４９号公報

しかしながら、上述した装置では、マイクロコンピュ−タのラッチアップは回復するものの、同マイクロコンピュ−タとバスを介して通信可能なように接続されたＩＣのラッチアップは回復されず、このような場合、同ＩＣに大量の電流が流れたりすることにより、破損してしまう虞がある。

本考案は、かかる実情に鑑み、マイクロコンピュ−タ、および、同マイクロコンピュ−タと接続されたＩＣのラッチアップを自動的に回復させることが可能なラッチアップ回復機能付き制御装置を提供しようとするものである。

上記目的を達成するため、請求項２にかかる考案は、マイクロコンピュ−タと、同マイクロコンピュ−タとバスを介して接続され、同マイクロコンピュ−タとの通信を行うＩＣと、上記マイクロコンピュ−タのラッチアップ時に同マイクロコンピュ−タに対してリセット信号を供給するリセット回路とを具備するラッチアップ回復機能付き制御装置において、
上記リセット回路と接続されるとともに、同リセット回路からのリセット信号を検出するリセット信号検出手段と、
上記リセット信号検出手段にて上記リセット回路からのリセット信号が検出されたことを受けて、上記ＩＣの電源を切断する電源切断回路とを具備する構成としてある。

上記のように構成した請求項２において、ラッチアップ回復機能付き制御装置は、マイクロコンピュ−タと、同マイクロコンピュ−タとバスを介して接続され、同マイクロコンピュ−タとの通信を行うＩＣと、上記マイクロコンピュ−タのラッチアップ時に同マイクロコンピュ−タに対してリセット信号を供給するリセット回路とを具備している。
また、ラッチアップ回復機能付き制御装置は、上記リセット回路と接続されるとともに、同リセット回路からのリセット信号を検出するリセット信号検出手段を具備している。すなわち、リセット回路から送出されるリセット信号は、上記マイクロコンピュ−タに供給されるとともに、上記リセット信号検出手段にも供給され、同リセット信号検出手段により検出されるのである。

さらに、ラッチアップ回復機能付き制御装置は、上記リセット信号検出手段にて上記リセット回路からのリセット信号が検出されたことを受けて、上記ＩＣの電源を切断する電源切断回路を具備している。このように構成することにより、リセット回路からのリセット信号の発生に伴い、マイクロコンピュ−タのリセットが行われるとともに、同マイクロコンピュ−タとバスを介して接続されたＩＣの電源が切断されることにより、同ＩＣのリセットも行われるのである。その結果、マイクロコンピュ−タおよびＩＣのラッチアップを自動的に回復させることが可能となる。

また、請求項３にかかる考案は、上記ＩＣは、複数備えられているとともに、複数の上記ＩＣの電圧は、一の電源回路にて制御されており、
上記電源切断回路は、上記リセット信号検出手段にて上記リセット回路からのリセット信号が検出されたことを受けて、上記電源回路に複数の上記ＩＣの電源を切断させる構成としてある。
上記のように構成した請求項３において、マイクロコンピュ−タのラッチアップの回復とともに、同マイクロコンピュ−タに接続された複数のＩＣのラッチアップを自動的に回復させることが可能となる。

また、請求項４にかかる考案は、上記バスが、シリアルデ−タ（ＳＤＡ）、および、シリアルクロック（ＳＣＬ）の双方向伝送が可能なＩＩＣバスである構成としてある。
上記のように構成した請求項４において、回路盤上での低専有面積、低設備費および高信頼性において、有利なものとなる。

また、請求項５にかかる考案は、上記ＩＣとして、チューナＩＣおよびメモリＩＣを具備するテレビジョン装置である構成としてある。
上記のように構成した請求項５において、プラウン管の管内放電や、静電ノイズに起因するマイクロコンピュ−タ、チューナＩＣおよびメモリＩＣのラッチアップを自動的に回復させることが可能となる。

本考案の請求項２にかかる考案では、マイクロコンピュ−タおよびＩＣのラッチアップを自動的に回復せることが可能となる。
請求項３にかかる考案では、マイクロコンピュ−タのラッチアップの回復とともに、同マイクロコンピュ−タに接続された複数のＩＣのラッチアップを自動的に回復させることが可能となる。
請求項４にかかる考案では、回路盤上での低専有面積、低設備費および高信頼性において、有利なものとなる。
請求項５にかかる考案では、静電ノイズに起因するマイクロコンピュ−タ、チューナＩＣおよびメモリＩＣのラッチアップを自動的に回復させることが可能となる。

以下、下記の順序に従って本考案の実施形態を説明する。
（１）テレビジョン装置の内部構成：
（２）テレビジョン装置の動作：
（３）各種変形例：
（４）まとめ：

図１は、本考案にかかるラッチアップ回復機能付き制御装置の概略構成を示すブロック図である。なお、本実施形態では、本考案のラッチアップ回復機能付き制御装置を、チュ−ナＩＣおよびメモリＩＣを具備するテレビジョン装置に適用した場合について説明するが、本考案のラッチアップ回復機能付き制御装置は、マイクロコンピュ−タと、同マイクロコンピュ−タとバスを介して接続され、同マイクロコンピュ−タとの通信を行うＩＣとを具備するものであれば、テレビジョン装置に限定されるものではない。

本考案にかかるテレビジョン装置１０は、マイクロコンピュ−タ（以下、マイコンという）２０と、チュ−ナＩＣ４０と、上記メモリＩＣとしてのＥＥＰＲＯＭ５０とを具備しており、マイコン２０は、ＩＩＣ（Inter Integrated Circuit）バス４５を介してチュ−ナＩＣ４０およびＥＥＰＲＯＭ５０とそれぞれ接続されている。マイコン２０は、ＩＩＣバス４５を介して、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０を主導的に制御する。ＩＩＣバスは、デ−タの双方向伝送を実現するデ−タ導線（ＳＤＡ）、および、サイクル信号の双方向伝送を実現するサイクル導線（ＳＣＬ）を具備している。また、チュ−ナＩＣ４０は、マイコン２０からの選局制御信号としてのＰＬＬデータを受けて、アンテナ（図示せず）を介して入力された周波信号から所望の周波数帯域の周波信号を抽出することにより、複数の受信チャンネルのなかから一の受信チャンネルを選択するように構成されている。また、チュ−ナＩＣ４０は、マイコン２０から供給されたＡＦＴ電圧に基づいて抽出する周波数帯を補正することにより、最適な選局が行われるようになっている。なお、このチュ−ナＩＣ４０は、上述した選局機能の他にも、抽出された周波信号の復調や、同復調された映像信号に対する各種の処理等を行うことができるように構成されていてもよい。

ＥＥＰＲＯＭ５０は、上述したマイコン２０が各種の制御処理を実行するために必要な各種のデ−タを記憶しており、ＩＩＣバス４５を介して同デ−タを適宜、マイコン２０に送信する。ＥＥＰＲＯＭ５０に記憶されるデ−タの一例として選局デ−タが記憶がされている。この選局デ−タは、チャンネル番号と、チュ−ナＩＣ４０に供給されるＰＬＬデータとの対応関係を示すデ−タである。また、ＥＥＰＲＯＭ５０に記憶されるデ−タの他の一例として、ＯＳＤ画像を生成するためのＯＳＤデ−タが記憶される。マイコン２０は、リモコン（図示せず）等からの指令や各回路の動作状況等に応じて、ＥＥＰＲＯＭ５０から適宜ＯＳＤデ−タの読み出しを行う。

上述したチュ−ナＩＣ４０およびＥＥＰＲＯＭ５０は、電源回路１４０、１５０にそれぞれ接続されている。この電源回路１４０、１５０は、それぞれ、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０に供給される電力の電圧値を制御する。

上述したマイコン２０には、リセット回路３０が接続されている。このリセット回路３０は、マイコン２０の電源電圧（ＶＤＤ）の監視を行うとともに、電源電圧ＶＤＤの以上が検出された場合には、リセット信号をマイコン２０に供給する。同リセット信号を受信したマイコン２０は、電源電圧の切断を行うことによりリセットを行う。

リセット回路３０から送出されるリセット信号は、マイコン２０の他、リセット信号検出回路６０にも供給されるように構成されている。また、リセット信号検出回路６０は、電源切断回路７０に接続され、電源切断回路７０は、チュ−ナＩＣ４０に接続された電源回路１４０、および、ＥＥＰＲＯＭ５０に接続された電源回路１５０にそれぞれ接続されている。
リセット信号検出回路６０は、リセット回路３０から送出されたリセット信号を検出すると、電源切断回路７０に検出信号を供給する。一方、リセット信号検出回路６０からの検出信号を受信した電源切断回路７０は、電源回路１４０、１５０の両方の電源を切断することにより、チュ−ナＩＣ１４０およびＥＥＰＲＯＭ５０のリセットを行う。

図２は、図１に示したブロック図のリセット信号検出回路６０および電源切断回路７０に対応する部分の回路の一例を示す図である。
同図において、通常時、すなわち、マイコン２０の電源電圧が正常値であるときには、トランジスタ１６０のベ−ス電圧はＨＩであり、エミッタとコレクタとは導通している。このとき、トランジスタ１７０のベ−ス電圧がＬＯＷとなり、エミッタとコレクタとが切断されているため、電源回路１４０、１５０の電圧はそれぞれＶ２に保たれる。

一方、リセット回路３０からリセット信号（ＬＯＷ出力）が送出されると、トランジスタ１６０のベ−ス電圧がＬＯＷとなり、エミッタとコレクタとが切断される。このとき、トランジスタ１７０のベ−ス電圧がＨＩとなり、エミッタとコレクタとが導通されることとなる。そのため、トランジスタ１７０のエミッタ側が接地されていることにより、電源回路１４０、１５０の電圧は０（Ｖ）となる。その結果、電源回路１４０に接続されているチュ−ナＩＣ４０、および、電源回路１５０に接続されているＥＥＰＲＯＭ５０への電力の供給が断たれ、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０がリセットされることとなる。なお、図１に示したトランジスタ１６０は、リセット信号検出回路６０の一例であり、トランジスタ１７０は、電源切断回路７０の一例である。

（３）テレビジョン装置の動作：
次に、図１に示したテレビジョン装置１０を構成するリセット回路３０にて行われるリセット回路制御処理の流れを、図３に示すフロ−チャ−トに基づいて説明する。まず、ステップＳ１００において電圧値を入力する処理を行う。この処理において、マイコン２０の電源電圧の電圧値を入力し、同電圧値の監視を行う。ステップＳ１００の処理を実行すると、次に、ステップＳ１１０において、電圧値の以上を検出したか否かを判断する。この処理において、入力されたマイコン２０の電圧値が予め設定された上限値を超えるか、または、予め設定された下限値を下回ることにより、マイコン２０の電圧値の以上が検出されたか否かを判断する。ステップＳ１１０において電圧値の以上を検出していないと判断した場合には、処理をステップＳ１００に戻す。

一方、ステップＳ１１０において電圧値の以上を検出したと判断した場合、次に、ステップＳ１２０においてリセット信号を送出する処理を行う。この処理において、電源の切断を行う契機となるリセット信号を、マイコン２０およびリセット信号検出回路６０の両方に対して送出する処理を実行する。ステップＳ１２０の処理を実行すると、リセット信号回路制御処理を終了させる。

次に、図３に示したテレビジョン装置１０を構成する電源切断回路７０において実行される電源切断回路制御処理の流れを、図４に示すフロ−チャ−トに基づいて説明する。まず、ステップＳ２００において、リセット信号検出回路から検出信号を受信したか否かを判断する。この処理において、リセット回路３０からのリセット信号を検出したことに応じて、リセット信号検出回路６０により送出された検出信号を受信したか否かを判断する。ステップＳ２００においてリセット信号検出回路から検出信号を受信していないと判断した場合には、電源切断回路制御処理を終了させる。

一方、ステップＳ２００においてリセット信号検出回路から検出信号を受信したと判断した場合、次に、ステップＳ２１０において、チュ−ナＩＣ４０に接続された電源回路１４０、および、ＥＥＰＲＯＭ５０に接続された電源回路１５０の電源を切断する処理を行う。この処理が行われることにより、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０のそれぞれに対する電力の供給が断たれることにより、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０のリセットがなされる。

ステップＳ２１０の処理を実行すると、次に、ステップＳ２３０において、電源を回復させる処理を行う。この処理において、電源回路１４０、１５０の各々を制御して、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０の各々に再度、電力が供給されるようにする。この処理が行われることにより、ラッチアップしたチュ−ナＩＣ１４０およびＥＥＰＲＯＭ５０の動作が正常化されることとなる。

（４）各種変形例：
上述した実施形態では、チュ−ナＩＣおよびＥＥＰＲＯＭが、それぞれ異なる電源回路からの電力の供給を受けるように構成されている場合について説明したが、本考案においては、複数のＩＣを具備している場合に、同複数のＩＣの各々に電力を供給する一の電源回路を備えるように構成されていてもよい。例えば、図４において、チュ−ナＩＣ４０に電力を供給する電源回路１４０、および、ＥＥＰＲＯＭ５０に電力を供給する電源回路１５０の２つの電源回路を設けるのではなく、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０に電力を供給する一の電源回路を設けるようにしてもよい。

また、上述した実施形態では、マイコンのラッチアップ時に、テレビジョン装置を構成するチュ−ナＩＣおよびメモリＩＣ（ＥＥＰＲＯＭ）に対して、リセット制御を行うように構成されている場合について説明したが、テレビジョン装置を構成する他のＩＣに対してリセット制御を行うようにしてもよく、例えば、アンテナからの周波信号をディスプレイに表示可能な映像信号に変換するための種々の制御を行う映像信号生成回路に対して、上述したリセット制御を行うように構成されていてもよい。

以上説明したように、実施形態にかかるテレビジョン装置１０では、マイコン２０の電源電圧の異常を検出したリセット回路３０が、マイコン２０に対してリセット信号を供給してマイコン２０のリセットを行うとともに、同リセット信号がリセット信号検出回路６０にも供給されるように構成されている。同リセット信号を検出したリセット信号検出回路６０は、電源切断回路７０に対して検出信号を送信するとともに、同検出信号を受信した電源切断回路７０は、チュ−ナＩＣ４０に接続された電源回路１４０、および、ＥＥＰＲＯＭ５０に接続された電源回路１５０の電源を切断することにより、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０のリセットを行う。このようにすることにより、マイコン２０、チュ−ナＩＣ４０およびＥＥＰＲＯＭ５０のラッチアップを回復させることが可能となる。

実施形態にかかるテレビジョン装置の概略構成を示すブロック図である。 図１に示したブロック図のリセット信号検出回路および電源切断回路に対応する部分の回路の一例を示す図である。 リセット回路制御処理の流れを示すフロ−チャ−トである。 電源切断回路制御処理の流れを示すフロ−チャ−トである。

符号の説明

１０…テレビジョン装置
２０…マイコン
３０…リセット回路
４０…チュ−ナＩＣ
４５…ＩＩＣバス
５０…ＥＥＰＲＯＭ
６０…リセット信号検出回路
７０…電源切断回路
１４０、１５０…電源回路

Claims (5)

1. マイクロコンピュ−タと、同マイクロコンピュ−タとバスを介して接続され、同マイクロコンピュ−タとの通信を行うチュ−ナＩＣおよびメモリＩＣと、上記マイクロコンピュ−タのラッチアップ時に同マイクロコンピュ−タに対してリセット信号を供給するリセット回路とを具備するテレビジョン装置において、
   上記バスは、シリアルデ−タ（ＳＤＡ）、および、シリアルクロック（ＳＣＬ）の双方向伝送が可能なＩＩＣバスであり、
   上記チュ−ナＩＣおよびメモリＩＣの電圧は、一の電源回路にて制御されており、
   上記リセット回路と接続されるとともに、同リセット回路からのリセット信号を検出するリセット信号検出手段と、
   上記リセット信号検出手段にて上記リセット回路からのリセット信号が検出されたことを受けて、上記電源回路に上記チュ−ナＩＣおよびメモリＩＣの電源を切断させる制御を行う電源切断回路と
   を具備することを特徴とするテレビジョン装置。
2. マイクロコンピュ−タと、同マイクロコンピュ−タとバスを介して接続され、同マイクロコンピュ−タとの通信を行うＩＣと、上記マイクロコンピュ−タのラッチアップ時に同マイクロコンピュ−タに対してリセット信号を供給するリセット回路とを具備するラッチアップ回復機能付き制御装置において、
   上記リセット回路と接続されるとともに、同リセット回路からのリセット信号を検出するリセット信号検出手段と、
   上記リセット信号検出手段にて上記リセット回路からのリセット信号が検出されたことを受けて、上記ＩＣの電源を切断する電源切断回路と
   を具備することを特徴とするラッチアップ回復機能付き制御装置。
3. 上記ＩＣは、複数備えられているとともに、複数の上記ＩＣの電圧は、一の電源回路にて制御されており、
   上記電源切断回路は、上記リセット信号検出手段にて上記リセット回路からのリセット信号が検出されたことを受けて、上記電源回路に複数の上記ＩＣの電源を切断させることを特徴とする請求項２に記載のラッチアップ回復機能付き制御装置。
4. 上記バスは、シリアルデ−タ（ＳＤＡ）、および、シリアルクロック（ＳＣＬ）の双方向伝送が可能なＩＩＣバスであることを特徴とする請求項２または３に記載のラッチアップ回復機能付き制御装置。
5. 上記ＩＣとして、チュ−ナＩＣおよびメモリＩＣを具備するテレビジョン装置であることを特徴とする請求項２〜４のいずれかに記載のラッチアップ回復機能付き制御装置。
   

Images