JP3102490B2 - Semiconductor device - Google Patents
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Description
本発明は、外部電源電圧(以下電源電圧と略す)をチ
ップ内で降圧し、チップ内の微細なトランジスタに低電
圧を印加するための電圧リミッタに係り、安定な内部電
源電圧(以下内部電圧と略す)を得ることができる電圧
リミッタに関する。The present invention relates to a voltage limiter for stepping down an external power supply voltage (hereinafter abbreviated as a power supply voltage) in a chip and applying a low voltage to a fine transistor in the chip. Abbreviated) can be obtained.
近年、半導体集積回路の高集積化が進むにつれて、半
導体素子の微細化に伴う耐圧の低下が問題になってき
た。この問題は、半導体装置の電源電圧を下げれば解決
できるが、これはその他の装置との電圧関係の互換性が
なくなる。そこで、外部から印加する電源電圧は、例え
ば従来から広く用いられている5Vとしておき、それより
も低い電圧(たとえば3.3V)の内部電圧を半導体装置で
作るという方法が提案されている。特開平1−136361
は、この方法をDRAM(ダイナミック ランダム アクセ
ス メモリ)に適用した例、および電源電圧から内部電
圧を発生するための回路(電圧リミッタ)の例について
記述している。 第4図に上記従来例に掲載されている電圧リミッタの
駆動回路図を示す。図中、VRは電源電圧VCCより低い基
準電圧である。駆動回路は、電圧値がVRと同じで駆動能
力の大きい内部電圧VLを発生する回路であり、MOSトラ
ンジスタQ1〜Q5からなる差動増幅回路Aと、出力MOSト
ランジスタQ6と電流引き抜き用MOSトランジスタQ7から
なるバッファ回路Bによって構成される。差動増幅回路
Aの2個の入力端子のうち、一方にはVRが接続され、他
方にはチップ内の内部電圧となるVLが帰還されているの
で、この回路は内部電圧VLが基準電圧VRに追随するよう
に動作する。電圧リミッタの駆動能力は、出力MOSトラ
ンジスタQ6のチャネル幅によって決まる。したがって、
Q6のチャネル幅を負荷の消費電流に見合った大きさに設
計しておけば、内部電圧VLを負荷回路に供給することが
できる。2. Description of the Related Art In recent years, as the degree of integration of semiconductor integrated circuits has increased, reduction in breakdown voltage due to miniaturization of semiconductor elements has become a problem. This problem can be solved by lowering the power supply voltage of the semiconductor device, but this causes incompatibility of the voltage relationship with other devices. Therefore, a method has been proposed in which the power supply voltage applied from the outside is, for example, 5 V, which has been widely used in the past, and an internal voltage lower than that (for example, 3.3 V) is produced by the semiconductor device. JP-A-1-136361
Describes an example of applying this method to a DRAM (dynamic random access memory) and an example of a circuit (voltage limiter) for generating an internal voltage from a power supply voltage. FIG. 4 shows a drive circuit diagram of the voltage limiter disclosed in the above conventional example. In the figure, V R is a reference voltage lower than the power supply voltage V CC . Driving circuit is a circuit in which the voltage value to generate a large internal voltage V L of the same driving capability as V R, and the differential amplifier circuit A comprising MOS transistors Q 1 to Q 5, the output MOS transistor Q 6 and current constituted by the buffer circuit B comprising pulling MOS transistor Q 7. Of the two input terminals of the differential amplifier circuit A, V R is connected to one, since the other V L as the internal voltage of the chip is fed back, the circuit is the internal voltage V L It operates so as to follow the reference voltage V R. Driving capability of the voltage limiter is determined by the channel width of the output MOS transistor Q 6. Therefore,
If designing a channel width of Q 6 to a size commensurate with the current consumption of the load, it is possible to supply the internal voltage V L to the load circuit.
【発明が解決しようとする課題】 上記に示したような従来技術では、電圧リミッタの動
作の安定性について考慮されていない。以下、第4図,
第5図を用いてこれを説明する。 第4図は、上記電圧リミッタと、これに対する負荷回
路として、DRAMを例にとり、そのチップ内の内部回路を
650pFの容量CLと常時50mA流れる電流ILで等価的に表わ
したものである。 第5図は、第4図に示した回路の利得と位相の周波数
特性である。図中の実線は、帰還をかけないとき(開放
ループ)の駆動回路全体の利得、位相−周波数特性であ
る。破線および一点破線で示した特性は、それぞれ第4
図に示した差動増幅回路Aおよびバッファ回路Bの利
得、位相−周波数特性であり、差動増幅回路Aとバッフ
ァ回路Bの周波数特性の和が、駆動回路全体の利得、位
相−周波数特性となる。ここで、利得が1(0dB)にな
る周波数(遮断周波数)において、位相遅れが180゜に
どれだけ余裕があるかを示す数値が、位相余裕である。
この例では、差動増幅回路Aとバッファ回路Bの利得−
周波数特性の帯域の差が一桁程度しかないため、位相余
裕は正であっても余裕が小さく(10゜)、動作が不安定
になる(位相余裕が負であれば帰還増幅器は発振す
る)。一般に安定に動作するためには、位相余裕は45゜
以上必要であるとされている。 電圧リミッタは、内部回路に安定な内部電圧を供給す
ることが使命であるから、発振したり動作が不安定にな
ったりしてはならない。 この問題に対する対策としては、第3図に示すごと
く、負荷回路に並列に容量COを入れて、バッファ回路B
の利得−周波数特性の帯域を落として位相補償する方法
がある。しかし、この補償容量COは、約10000pFと大き
な容量が必要となる。このときの周波数特性を第6図に
示す。同図からわかるように、バッファ回路Bの利得−
周波数特性の帯域は、位相補償する前に比べて、約一桁
下がっており、差動増幅回路Aとバッファ回路Bの利得
−周波数特性の帯域の差を二桁程度にできる。この位相
補償によって、位相余裕を45゜確保できる。 一方、第2図に示すように差動増幅回路Aの出力端子
に容量CFを入れて、位相補償する方法も考えられる。し
かし、上記のようなDRAMのチップ内の内部回路を負荷と
する電圧リミッタでは、やはり約10000pFの補償容量が
必要となる。第7図に、このときの利得、位相−周波数
特性を示す。しかし、第2図に示す位相補償方法は、CF
が大きいだけではなく、電源電圧の変動に対して、チッ
プ内の内部電圧を安定化することが難しいことを見出し
た。これを第9図に示す。第9図は、第2図の回路の高
周波の電源電圧変動に対する内部電圧VLの変動を示す。
同図から判るように、高周波の電源電圧変動に対して、
電圧リミッタから出力されるチップ内の内部電圧VLが大
きく変動する。これは、第7図において、差動増幅回路
Aの利得−周波数特性の帯域が下がりすぎており、差動
増幅回路Aが高周波の電源電圧変動に対して追従できな
くなったものと推定される。 このように、安定な動作を保証するには、位相保証に
よって位相余裕を45゜以上確保すれば良いが、このとき
の容量値は10000pF以上と非常に大きな値を必要とする
ため、半導体装置内にこの容量を入れることは、レイア
ウト面積の面から現実的ではない。 なお、演算増幅器における位相補償技術として、特開
昭62−66708号公報、特開平1−93207号公報記載の技術
のようにバッファ段をなす出力用のPチャンネルもMOS
トランジスタのドレイン・ゲート電極間に抵抗、容量の
直列回路からなる位相補償回路を設ける技術が知られて
いるけれども、かかるような位相補償技術では、電源電
圧変動に基づく内部電圧の変動を充分に抑制することは
難しい。その原因として、本発明者らは、次のように考
えている。すなわち、電源電圧変動に基づくような比較
的高い周波数の信号に対して位相補償回路のインピーダ
ンスが低下し、かかる位相補償回路が出力用のPチャン
ネルMOSトランジスタのゲート、ドレイン間を交流的に
短絡する方向に作用する。それに応じて出力用のPチャ
ンネルMOSトランジスタはゲート・ドレイン間が短絡さ
れたいわゆるダイオード接続MOSトランジスタのように
動作し、そのソース・ドレイン間インピーダンスが低い
レベルに低下してしまう。その結果、出力用のpチャン
ネルMOSトランジスタがバッファ段の出力端子に電源電
圧変動成分を積極的に注入してしまう。 本発明の目的は、上記の問題点を解決し、動作の安定
な電圧リミッタを提供することにある。In the prior art as described above, the stability of the operation of the voltage limiter is not considered. Hereinafter, FIG.
This will be described with reference to FIG. FIG. 4 shows an example of a DRAM as a voltage limiter and a load circuit for the voltage limiter.
In which equivalently represents in a volume of 650pF C L and constant 50mA current flow I L. FIG. 5 shows the frequency characteristics of gain and phase of the circuit shown in FIG. The solid lines in the figure show the gain and phase-frequency characteristics of the entire drive circuit when no feedback is applied (open loop). The characteristics shown by the dashed line and the dashed line
It is the gain and the phase-frequency characteristics of the differential amplifier circuit A and the buffer circuit B shown in the figure, and the sum of the frequency characteristics of the differential amplifier circuit A and the buffer circuit B is the gain and the phase-frequency characteristic of the entire drive circuit. Become. Here, at a frequency (cutoff frequency) at which the gain is 1 (0 dB), a numerical value indicating how much the phase delay has a margin of 180 ° is the phase margin.
In this example, the gain of the differential amplifier circuit A and the buffer circuit B
Since the difference in the frequency characteristic band is only about one digit, even if the phase margin is positive, the margin is small (10 °) and the operation becomes unstable (the feedback amplifier oscillates if the phase margin is negative). . Generally, it is said that a stable operation requires a phase margin of 45 ° or more. Since the mission of the voltage limiter is to supply a stable internal voltage to the internal circuit, the voltage limiter must not oscillate or operate stably. As a countermeasure to this problem, as shown in FIG. 3, it puts the capacitance C O in parallel with the load circuit, the buffer circuit B
In this case, there is a method of dropping the band of the gain-frequency characteristic and performing phase compensation. However, this compensation capacitance C O requires a large capacitance of about 10,000 pF. FIG. 6 shows the frequency characteristics at this time. As can be seen from FIG.
The frequency characteristic band is about one digit lower than before the phase compensation, and the difference between the gain-frequency characteristic band of the differential amplifier circuit A and the buffer circuit B can be reduced to about two digits. With this phase compensation, a phase margin of 45 ° can be secured. Meanwhile, put the capacitor C F to the output terminal of the differential amplifier circuit A as shown in FIG. 2, a method of phase compensation is also conceivable. However, such a voltage limiter that loads an internal circuit in a DRAM chip as described above also requires a compensation capacitance of about 10,000 pF. FIG. 7 shows gain and phase-frequency characteristics at this time. However, the phase compensation method shown in FIG. 2, C F
Not only is large, but also it is difficult to stabilize the internal voltage in the chip against fluctuations in the power supply voltage. This is shown in FIG. Figure 9 shows the variation of the internal voltage V L for high-frequency power source voltage fluctuation of the circuit of Figure 2.
As can be seen from FIG.
The internal voltage VL in the chip output from the voltage limiter fluctuates greatly. This is presumably because in FIG. 7, the bandwidth of the gain-frequency characteristic of the differential amplifier circuit A is too low, and the differential amplifier circuit A cannot follow the high-frequency power supply voltage fluctuation. As described above, in order to guarantee stable operation, it is only necessary to secure a phase margin of 45 ° or more by phase guarantee, but since the capacitance value at this time needs to be as large as 10,000 pF or more, the internal It is not realistic to put this capacitance in the layout area. As a phase compensation technique in an operational amplifier, a P-channel for output forming a buffer stage is also a MOS as disclosed in JP-A-62-66708 and JP-A-1-93207.
It is known to provide a phase compensation circuit comprising a series circuit of a resistor and a capacitor between a drain and a gate electrode of a transistor. However, such a phase compensation technique sufficiently suppresses internal voltage fluctuation due to power supply voltage fluctuation. Difficult to do. As the cause, the present inventors think as follows. That is, the impedance of the phase compensating circuit decreases for a signal having a relatively high frequency such as that based on the power supply voltage fluctuation, and the phase compensating circuit short-circuits the gate and the drain of the output P-channel MOS transistor in an AC manner. Acts in the direction. Accordingly, the output P-channel MOS transistor operates like a so-called diode-connected MOS transistor in which the gate and the drain are short-circuited, and the impedance between the source and the drain drops to a low level. As a result, the output p-channel MOS transistor positively injects a power supply voltage fluctuation component into the output terminal of the buffer stage. An object of the present invention is to solve the above-mentioned problems and to provide a voltage limiter with stable operation.
上記問題を解決するため、本発明では、電圧リミッタ
を構成する駆動回路の差動増幅回路の出力端子に直列接
続の抵抗と容量からなる位相補償回路を入れる。In order to solve the above problem, according to the present invention, a phase compensation circuit including a resistor and a capacitor connected in series is inserted into an output terminal of a differential amplifier circuit of a drive circuit constituting a voltage limiter.
電圧リミッタを構成する駆動回路の差動増幅回路の出
力端子に、位相補償容量とそれに直列に抵抗をつなぐこ
とで、補償容量を極めて小さくでき、しかも、電源電圧
の変動が生じても安定な内部電圧を供給できることを見
出した。これにより、電圧リミッタにおける位相補償回
路の半導体装置内への集積化を可能にできる。By connecting a phase compensation capacitor and a resistor in series with the output terminal of the differential amplifier circuit of the drive circuit that constitutes the voltage limiter, the compensation capacitance can be made extremely small and, even if the power supply voltage fluctuates, the internal capacity is stable. It has been found that a voltage can be supplied. Thereby, the phase compensation circuit in the voltage limiter can be integrated in the semiconductor device.
第1図に本発明の実施例を示す。電圧リミッタを構成
する駆動回路は、MOSトランジスタQA〜QEからなる差動
増幅回路AMPと、出力MOSトランジスタQF(チャネル幅/
チャネル長=3000/1.2)と電流引き抜き用MOSトランジ
スタQGからなるバッファ回路BFによって構成される。V
CC′は電源電圧、Ф1′は駆動回路の動作モードを制御
する信号である。VR′は内部電圧VL′(VR′と同じ電圧
値)を得るための基準電圧である。上記駆動回路の負荷
回路としては、DRAMを例にとり、内部電圧VL′を電源と
するDRAMチップ内の回路を容量CL′(650pF)と電流源I
L′(50mA)で等価的に表わした。RC,CCは位相補償用の
抵抗(300Ω)および容量(20pF)である。 本発明の特徴は、位相補償回路を容量のみでなく抵抗
を付加して構成したことにある。 第8図は、第1図に示した回路の利得と位相の周波数
特性である。図中の実線は、帰還をかけないときの駆動
回路全体の利得、位相−周波数特性である。破線および
一点破線で示した特性は、それぞれ第1図に示した差動
増幅回路AMPとバッファ回路BFの利得、位相−周波数特
性である。 第8図に示したように、位相補償として第1図に示し
たように容量と、これに直列に接続した抵抗を入れる
と、第8図中81,82で示すような位相の廻りの回復現象
が起き、帰還をかけないときの駆動回路全体の利得−周
波数特性の利得が1(0dB)となる遮断周波数fCで、差
動増幅回路AMPの位相の遅れを取り戻すことができ、こ
れによって位相余裕は45゜となり、安定な動作を保証で
きる。このときの補償容量の値は、第2図に示した容量
のみによる補償の場合に比べ、約三桁小さくできるの
で、位相補償回路のレイアウト面積を極めて小さくでき
る。 第10図は、高周波の電源電圧変動に対する内部電圧
VL′の変動を示している。同図から判るように、高周波
の電源電圧変動に対しても、内部電圧VL′の電圧変動は
ほとんど生じない。これは、第1図に示した本発明によ
る実施例では、第8図で示したように、差動増幅回路AM
Pの利得−周波数特性の帯域を下げずに済むために、高
周波の電源電圧変動に対しても差動増幅回路AMPが追従
できるためとみることができる。 以上述べたように、差動増幅回路AMPの出力側で位相
補償する場合、位相補償容量に直列に抵抗を付加するこ
とによって、位相補償容量を約三桁小さくできる。さら
に、たとえ高周波の電源電圧変動があっても、安定な内
部電圧VL′を供給することができる。 なお、上記実施例において、RC、CCの値は任意でよい
という訳ではない。すなわち、差動増幅回路AMPのPMOS
トランジスタQAのドレインコンダクタンスをgdsA、NMOS
トランジスタQCのドレインコンダクタンスをgdsC、バッ
ファ回路の出力PMOSトランジスタQFのドレインコンダク
タンスをgdsFとし、それぞれrdsA≡1/gdsA、rdsC≡1/g
dsC、rdsF≡1/gdsFと定義して、rdsAとrdsCが並列接続
となる抵抗とバッファ回路の出力PMOSトランジスタQFの
ゲート容量CGによって決まる差動増幅回路の極周波数
(差動増幅回路の利得−周波数特性において、利得が低
周波数のときの値に対して、−3dB減少する周波数)をf
P1{fP1≒1/(2π(rdsA rdsC/(rdsA+rdsC))
CG)}、rdsFと負荷容量CL′によって決まるバッファ回
路の極周波数をfP2{fP2≒1/(2πrdsFCL′)}、RC、
CCの挿入によって発生する零点周波数をfZ1{fZ1=1/
(2πRCCC)}、帰還をかけないときの駆動回路全体の
利得が1(0dB)となる周波数をfCとすると、まず、第
9図,第10図で説明した如く、電源電圧(VCC、VCC′)
の変動に対する安定性の点からfP2<fP1とすることが望
ましい(条件I)。 また、第5図と第8図を比較すると判るように、RC、
CCの挿入により差動増幅回路AMPの見かけの極周波数
fP1′はfP2の近傍に移る。ここで、fP1′<fP2となる
と、差動増幅回路AMPの帯域が下がり、動作速度がバッ
ファ回路BFよりも遅くなるので、電源電圧の変動に対す
る安定性に問題が発生する。したがって、fP2<fP1′と
することが望ましい(条件II)。 一方、第8図に示したように、零点周波数fZ1は位相
補償後の差動増幅回路AMPの利得−周波数特性の変極点
であり、fP1′<fZ1となるので、差動増幅回路AMPの出
力端子に入れたRC、CCによる零点周波数fZ1はfP2<fZ1
となる(条件II′)。さらに、第8図に示した位相の廻
りの回復現象はfZ1の近傍で起こるので、fC<fZ1では駆
動回路全体の利得が1(0dB)以下となる周波数で位相
補償することになり効果がない。したがって、fZ1<fC
とすることが望ましい(条件III)。 上記の条件を総合すると、それぞれの周波数の相互の
関係は、大略fP2<fZ1<fCとすることが適当であること
が判る。 第8図中の差動増幅回路の特性の零点周波数fZ1での
利得は、前記のrdsAとrdsCとRCの並列抵抗で決まり、RC
の値の大小につれて増減する。一方、差動増幅器の見か
けの極周波数fP1′は、rdsAとrdsCの並列抵抗とCC+CG
で決まり{fP1′≒1/(2π(rdsA rdsC/(rdsA+
rdsC))(CC+CG))}、CCが増えると低くなる。今、
ある適当なfZ1を決めるとき、RCをあまり小さくしすぎ
ると、CCは大きくなってしまい、fP1′<fP2となって、
上記の条件IIを満足できなくなる。したがって、RCはf
P1′をなるべくfP2よりも大きくできるような値にする
ことが望ましい。 なお、バッファ回路の極周波数fP2は、第1図に示し
た本発明の実施例では上記のように{rdsF≡1/gdsFとす
ると、fP1≒1/(2πrdsF CL′)}、PMOSトランジスタ
QFのドレインコンダクタンスgdsFと負荷容量CL′によっ
て決まる(第1図中のNMOSトランジスタQGのインピーダ
ンスはPMOSトランジスタQFのインピーダンスに比べて充
分高い)が、一般的には、バッファ回路の出力インピー
ダンスX2と負荷容量CL′の積で与えられる。 ここで、第1図の位相補償回路に用いた容量について
説明する。これらの容量としては、静電容量がかなり大
きく、しかも電圧依存性の小さいものが必要である。 第11図(a)に通常のCMOSプロセスでこれを実現する
一方法を示す。図中、1はP型半導体基板、2はN型ウ
ェル、3はN+拡散層、4はアイソレーション用のSiO2、
5はゲート絶縁膜、6はゲート電極である。容量は、通
常のMOS容量と同じように、ゲート絶縁膜5をはさん
で、ゲート電極6と基板表面との間に形成される。容量
絶縁膜として薄いゲート絶縁膜を用いているために、比
較的小面積で大きな静電容量が得られるのが特徴であ
る。ただし、MOS容量と異なる点は、ゲート電極下にN
ウェルがあるために、しきい値電圧が負であることであ
る。 これを第11図(b)を用いて説明する。横軸は容量に
印加する電圧(ゲート電極側が正)、縦軸は静電容量で
ある。しきい値電圧(フラットバンド電圧)は、静電容
量が大きく変化するときの印加電圧V0であるが、V0<0
である。したがって、ゲート電極側が正になるように一
方向の電圧が印加されるかぎり、その静電容量はほとん
ど一定であるという特徴がある。双方向の電圧が印加さ
れうる場合は、第11図(a)に示した容量を2個用い、
第11図(c)のように互いに逆方向に並列接続すればよ
い。 本実施例の容量を作るのに必要な工程は、ウェル形
成、アイソレーション領域形成、ゲート絶縁膜形成、ゲ
ート電極形成、拡散層形成、および配線の各工程である
が、これらはいずれも通常のCMOSプロセスに含まれてい
る工程である。したがって、CMOSプロセスで作られる半
導体装置ならば、本容量を作るために特に工程を追加す
る必要はない。 また、本発明を適用する半導体装置によっては、積層
容量が利用できることがある。たとえば、積層容量を半
導体基板表面上に形成するメモリセルの蓄積容量として
用いたDRAMがそうである。このような場合は、積層容量
を位相補償用容量として用いてもよい。積層容量を用い
たDRAMについては、アイ・イー・イー・イー・ジャーナ
ル・オブ・ソリッド・ステート・サーキッツ,SC第15
巻,第4号,第661頁から第666頁,1980年8月(IEEE J
ournal of Solid−State Circuits,Vol.SC−22,No.
3,pp.661−666,Aug.1980)に記述されている。FIG. 1 shows an embodiment of the present invention. Driver circuit including a voltage limiter, a differential amplifier circuit AMP including MOS transistors Q A to Q E, the output MOS transistor Q F (channel width /
Constituted by the channel length = 3000 / 1.2) and a MOS transistor Q G for current sink buffer circuit BF. V
CC ′ is a power supply voltage, and 1 1 ′ is a signal for controlling an operation mode of the drive circuit. V R ′ is a reference voltage for obtaining the internal voltage V L ′ (the same voltage value as V R ′). As a load circuit of the above driving circuit, taking a DRAM as an example, a circuit in a DRAM chip powered by an internal voltage V L 'is connected to a capacitor C L ' (650 pF) and a current source I
It was equivalently represented by L '(50 mA). R C and C C are a resistance (300Ω) and a capacitance (20 pF) for phase compensation. A feature of the present invention resides in that the phase compensation circuit is configured by adding not only a capacitor but also a resistor. FIG. 8 shows the frequency characteristics of gain and phase of the circuit shown in FIG. The solid lines in the figure show the gain and phase-frequency characteristics of the entire drive circuit when no feedback is applied. The characteristics shown by the broken line and the dashed line are the gain and the phase-frequency characteristics of the differential amplifier circuit AMP and the buffer circuit BF shown in FIG. 1, respectively. As shown in FIG. 8, when a capacitor and a resistor connected in series as shown in FIG. 1 are inserted as phase compensation, recovery around the phase as shown by 81 and 82 in FIG. phenomenon occurs, the gain of the entire driving circuit when not to apply feedback - by a cut-off frequency f C of the gain of the frequency characteristic is 1 (0 dB), can regain the phase delay of the differential amplifier circuit AMP, thereby The phase margin is 45 °, and stable operation can be guaranteed. The value of the compensation capacitance at this time can be reduced by about three orders of magnitude as compared with the case of the compensation using only the capacitance shown in FIG. 2, so that the layout area of the phase compensation circuit can be extremely reduced. Fig. 10 shows the internal voltage for high-frequency power supply voltage fluctuation.
This shows the fluctuation of V L ′. As can be seen from the figure, the voltage fluctuation of the internal voltage V L ′ hardly occurs even with a high-frequency power supply voltage fluctuation. This is because, in the embodiment according to the present invention shown in FIG. 1, as shown in FIG.
It can be considered that since the band of the gain-frequency characteristic of P does not need to be lowered, the differential amplifier circuit AMP can follow a high-frequency power supply voltage fluctuation. As described above, when phase compensation is performed on the output side of the differential amplifier circuit AMP, the phase compensation capacitance can be reduced by about three digits by adding a resistor in series with the phase compensation capacitance. Further, even if the power supply voltage fluctuates at a high frequency, a stable internal voltage V L ′ can be supplied. In the above embodiment, the values of R C and C C are not necessarily arbitrary. That is, the PMOS of the differential amplifier circuit AMP
The drain conductance of the transistor Q A g dsA, NMOS
Transistor Q C of the drain conductance g DSC, the drain conductance of the output PMOS transistor Q F of the buffer circuit and g DSF, respectively r dsA ≡1 / g dsA, r dsC ≡1 / g
dsC, r dsF ≡1 / g dsF defined as, r dsa and r DSC is pole frequency (the difference between the differential amplifier circuit which is determined by the gate capacitance C G of the output PMOS transistor Q F of the resistance and the buffer circuit to be connected in parallel In the gain-frequency characteristics of the dynamic amplifying circuit, the frequency at which the gain decreases by -3 dB with respect to the value when the gain is low is expressed as f
P1 {f P1 ≒ 1 / (2π (r dsA r dsC / (r dsA + r dsC ))
C G )}, the pole frequency of the buffer circuit determined by r dsF and the load capacitance C L ′ is f P2 {f P2 ≒ 1 / (2πr dsF C L ′)}, R C ,
The zero frequency generated by the insertion of C C is defined as f Z1 {f Z1 = 1 /
(2πR C C C)}, and the frequency at which the gain of the entire drive circuit is 1 (0 dB) when not subjected to feedback to f C, first, FIG. 9, as described in FIG. 10, the power supply voltage ( V CC , V CC ′)
It is desirable to satisfy f P2 <f P1 from the viewpoint of stability against the fluctuation of (condition I). As can be seen by comparing FIGS. 5 and 8, R C ,
Apparent pole frequency of differential amplifier circuit AMP by inserting C
f P1 ′ moves to the vicinity of f P2 . Here, if f P1 ′ <f P2 , the bandwidth of the differential amplifier circuit AMP is reduced, and the operation speed is lower than that of the buffer circuit BF. Therefore, there is a problem in stability against fluctuations in the power supply voltage. Therefore, it is desirable that f P2 <f P1 ′ (condition II). On the other hand, as shown in FIG. 8, the zero point frequency f Z1 is the inflection point of the gain-frequency characteristic of the differential amplifier circuit AMP after the phase compensation, and f P1 ′ <f Z1. The zero point frequency fZ1 due to R C and C C input to the output terminal of AMP is f P2 <f Z1
(Condition II '). Furthermore, the recovery behavior around the phase shown in FIG. 8 is so occur in the vicinity of f Z1, f C <f Z1 the gain of the whole driving circuit becomes to phase compensation at frequencies of 1 (0 dB) or less has no effect. Therefore, f Z1 <f C
(Condition III). When the above conditions are combined, it can be seen that it is appropriate that the mutual relationship between the respective frequencies is approximately f P2 <f Z1 <f C. The gain at the zero point frequency f Z1 of the characteristic of the differential amplifier circuit in FIG. 8 is determined by the parallel resistance of r dsA , r dsC and R C , and R C
Increases or decreases as the value of. On the other hand, the apparent pole frequency f P1 ′ of the differential amplifier is represented by the parallel resistance of r dsA and r dsC and C C + C G
{F P1 ′ ≒ 1 / (2π (r dsA r dsC / (r dsA +
r dsC )) (C C + C G ))}, and decreases as C C increases. now,
When determining an appropriate f Z1 , if R C is too small, C C will increase and f P1 ′ <f P2 ,
Condition II above cannot be satisfied. Therefore, R C is f
It is desirable to set P1 'to a value that can be made larger than fP2 as much as possible. In the embodiment of the present invention shown in FIG. 1, if the pole frequency f P2 of the buffer circuit is {r dsF {1 / g dsF as described above, f P1 ≒ 1 / (2πr dsF C L ′) }, PMOS transistor
A drain conductance g DSF of Q F determined by the load capacitance C L '(impedance of NMOS transistor Q G in FIG. 1 is sufficiently higher than the impedance of the PMOS transistor Q F) is, in general, of the buffer circuit It is given by the product of the output impedance X 2 load capacitance C L '. Here, the capacitance used in the phase compensation circuit of FIG. 1 will be described. These capacitors need to have a considerably large capacitance and a small voltage dependency. FIG. 11 (a) shows one method of realizing this with a normal CMOS process. In the figure, 1 is a P-type semiconductor substrate, 2 is an N-type well, 3 is an N + diffusion layer, 4 is SiO 2 for isolation,
5 is a gate insulating film and 6 is a gate electrode. The capacitance is formed between the gate electrode 6 and the substrate surface with the gate insulating film 5 interposed therebetween, similarly to a normal MOS capacitance. Since a thin gate insulating film is used as the capacitive insulating film, a feature is that a large capacitance can be obtained in a relatively small area. However, the difference from the MOS capacitance is that N
The threshold voltage is negative because of the well. This will be described with reference to FIG. The horizontal axis represents the voltage applied to the capacitor (positive on the gate electrode side), and the vertical axis represents the capacitance. The threshold voltage (flat band voltage) is the applied voltage V 0 when the capacitance changes greatly, and V 0 <0
It is. Therefore, as long as a voltage in one direction is applied so that the gate electrode side becomes positive, the capacitance is almost constant. When a bidirectional voltage can be applied, use two capacitors shown in FIG.
What is necessary is just to connect in parallel in the opposite direction as shown in FIG. The steps required to form the capacitor of this embodiment are well formation, isolation region formation, gate insulating film formation, gate electrode formation, diffusion layer formation, and wiring, and all of these steps are normal. This is a step included in the CMOS process. Therefore, as long as the semiconductor device is manufactured by a CMOS process, it is not necessary to add a special step to manufacture the capacitor. Also, depending on the semiconductor device to which the present invention is applied, a stacked capacitance may be used. For example, a DRAM using a stacked capacitance as a storage capacitance of a memory cell formed on the surface of a semiconductor substrate is such. In such a case, the stacked capacitance may be used as the phase compensation capacitance. For the DRAM using the stacked capacitance, see the IEE Journal of Solid State Circuits, SC No. 15
Vol. 4, No. 4, pp. 661 to 666, August 1980 (IEEE J
ournal of Solid-State Circuits, Vol.SC-22, No.
3, pp. 661-666, Aug. 1980).
以上説明したように、本発明によれば位相補償容量の
値を極めて小さくできる。さらに、外部からの電源電圧
変動があったとしても安定な内部電圧を供給できる。As described above, according to the present invention, the value of the phase compensation capacitance can be made extremely small. Further, a stable internal voltage can be supplied even if the power supply voltage fluctuates from the outside.
第1図は本発明の一実施例を示す回路図、第2図、第3
図は従来の位相補償方法による回路図、第4図は従来例
を説明するための駆動回路図、第5図は第4図に示した
回路の利得特性図および位相−周波数特性図、第6図は
第3図に示した回路の利得特性図および位相−周波数特
性図、第7図は第2図に示した回路の利得特性図および
位相−周波数特性図、第8図は第1図に示した本発明の
実施例の回路の利得特性図および位相−周波数特性図、
第9図は第2図に示した回路の高周波電源電圧変動に対
する内部電圧の変動を示す図、第10図は第1図に示した
本発明の実施例の高周波電源電圧変動に対する内部電圧
の変動を示す図、第11図は第1図に示した位相補償容量
を通常のCMOSプロセスで実現した断面概略図および上記
容量の電圧依存性を示す特性図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention, and FIGS.
FIG. 4 is a circuit diagram according to a conventional phase compensation method, FIG. 4 is a drive circuit diagram for explaining a conventional example, FIG. 5 is a gain characteristic diagram and a phase-frequency characteristic diagram of the circuit shown in FIG. FIG. 7 shows a gain characteristic diagram and a phase-frequency characteristic diagram of the circuit shown in FIG. 3, FIG. 7 shows a gain characteristic diagram and a phase-frequency characteristic diagram of the circuit shown in FIG. 2, and FIG. Gain characteristic diagram and phase-frequency characteristic diagram of the circuit of the embodiment of the present invention shown,
FIG. 9 is a diagram showing the variation of the internal voltage with respect to the variation of the high frequency power supply voltage of the circuit shown in FIG. 2, and FIG. 10 is the variation of the internal voltage with respect to the variation of the high frequency power supply voltage of the embodiment of the present invention shown in FIG. FIG. 11 is a schematic sectional view of the phase compensation capacitor shown in FIG. 1 realized by a normal CMOS process and a characteristic diagram showing the voltage dependence of the capacitor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 均 東京都小平市上水本町5丁目20番1号 日立超エス・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平1−136361(JP,A) 特開 昭62−143507(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03F 3/45 H01L 27/108 G11C 11/407 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Hitoshi Tanaka 5-20-1, Josuihonmachi, Kodaira-shi, Tokyo Within Hitachi Ultra SSI Engineering Co., Ltd. (72) Inventor Jun Eto Tokyo 1-280 Higashi-Koigakubo, Kokubunji-shi, Hitachi, Ltd.Central Research Laboratory, Hitachi, Ltd. No. 280, Hitachi Central Research Laboratory Co., Ltd. (72) Inventor Kiyoo Ito 1-280, Higashi Koikekubo, Kokubunji-shi, Tokyo Within Hitachi Central Research Laboratory Co., Ltd. (56) References JP-A-1-136361 (JP, A) JP-A-62-143507 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03F 3/45 H01L 27/108 G11C 11/407
Claims (6)
と、上記バッファ回路の出力にその一端が結合されたフ
ィードバック経路と、基準電圧と上記フィードバック経
路を介して供給される信号との差を増幅しその出力端子
に上記バッファ回路に供給されるべき上記入力信号を出
力する差動増幅回路とからなる駆動回路と、上記駆動回
路によって駆動される負荷とを内蔵する半導体集積回路
をなす半導体装置であって、 上記差動増幅回路の出力端子と回路の基準電位点との間
に抵抗、容量の直列接続からなる回路が付加され、 上記バッファ回路の出力インピーダンスによって決まる
極周波数をfp2とし、抵抗と容量の直列回路からなる回
路の零点周波数をfz1とし、駆動回路全体の利得が1と
なる周波数をfcとしたとき、fp2<fz1<fcとなるように
してなることを特徴とする半導体装置。A buffer circuit for receiving an input signal at an input thereof; a feedback path having one end coupled to an output of the buffer circuit; and amplifying a difference between a reference voltage and a signal supplied via the feedback path. A semiconductor integrated circuit including a drive circuit including a differential amplifier circuit that outputs the input signal to be supplied to the buffer circuit to an output terminal thereof, and a load driven by the drive circuit. A circuit comprising a series connection of a resistor and a capacitor is added between an output terminal of the differential amplifier circuit and a reference potential point of the circuit, and a pole frequency determined by an output impedance of the buffer circuit is defined as fp2. Assuming that the zero frequency of a circuit composed of a series circuit of capacitors is fz1 and the frequency at which the gain of the entire drive circuit is 1 is fc, fp2 <fz1 <fc The semiconductor device characterized by comprising Te.
負荷がCMOSプロセスで作られてなることを特徴とする半
導体装置。2. The semiconductor device according to claim 1, wherein said drive circuit and said load are formed by a CMOS process.
のソースが共通接続されその一方のゲートに上記基準電
圧が供給されその他方のゲートに上記フィードバック経
路を介する上記信号が供給される第1のチャンネル導電
型の第1、第2のMOSトランジスタと、上記第1、第2
のMOSトランジスタのドレインに接続されかつ上記第1
のチャンネル導電型と異なる第2のチャンネル導電型と
された第3、第4のMOSトランジスタを備えてなり、上
記バッファ回路はそのゲートが上記差動増幅回路の出力
端子に結合され、そのドレインがバッファ回路の出力端
子に結合された第2のチャンネル導電型の第5のMOSト
ランジスタと、上記第5のMOSトランジスタのドレイン
側に設けられた電流引き抜きのための第6のMOSトラン
ジスタを備えてなることを特徴とする半導体装置。3. The differential amplifier circuit according to claim 2, wherein the sources of the differential amplifier circuits are connected in common, and one of the gates is supplied with the reference voltage and the other gate is supplied with the signal via the feedback path. One channel conductivity type first and second MOS transistors, and the first and second MOS transistors.
Of the first MOS transistor and the first
And third and fourth MOS transistors having a second channel conductivity type different from the channel conductivity type of the buffer circuit. The buffer circuit has a gate coupled to an output terminal of the differential amplifier circuit and a drain connected to the output terminal. A fifth MOS transistor of a second channel conductivity type coupled to an output terminal of the buffer circuit; and a sixth MOS transistor for current extraction provided on the drain side of the fifth MOS transistor. A semiconductor device characterized by the above-mentioned.
板上において比較的薄い厚さの容量絶縁膜を挟んで形成
された構成の容量からなることを特徴とする半導体装
置。4. The semiconductor device according to claim 3, wherein said capacitor is formed of a capacitor formed on a semiconductor substrate with a capacitor insulating film having a relatively small thickness.
に形成されたウェル上に形成されてなることを特徴とす
る半導体装置。5. The semiconductor device according to claim 4, wherein said capacitor is formed on a well formed in a semiconductor substrate.
層容量をメモリセルの蓄積容量とするDRAMからなり、上
記抵抗、容量の直列接続からなる回路における該容量は
積層容量からなることを特徴とする半導体装置。6. The circuit according to claim 4, wherein said load comprises a DRAM having a stacked capacitance as a storage capacitance of a memory cell, and said capacitance in a circuit comprising a series connection of said resistor and said capacitor is constituted by a laminated capacitance. Semiconductor device.
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