JP3095195B2 - イメージセンサ、密着型イメージセンサ、及び該密着型イメージセンサを搭載した情報処理装置 - Google Patents
イメージセンサ、密着型イメージセンサ、及び該密着型イメージセンサを搭載した情報処理装置Info
- Publication number
- JP3095195B2 JP3095195B2 JP04142058A JP14205892A JP3095195B2 JP 3095195 B2 JP3095195 B2 JP 3095195B2 JP 04142058 A JP04142058 A JP 04142058A JP 14205892 A JP14205892 A JP 14205892A JP 3095195 B2 JP3095195 B2 JP 3095195B2
- Authority
- JP
- Japan
- Prior art keywords
- image sensor
- pixel
- pixels
- light
- contact image
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、イメージセンサ、密着
型イメージセンサ、及び該密着型イメージセンサを搭載
した情報処理装置に係り、特に画素を複数個配列し、遮
光層となって該画素の開口部を規定するとともに該画素
の電極となる電極配線を端部画素から引き出すイメージ
センサ、該イメージセンサを用いた密着型イメージセン
サ、及び該密着型イメージセンサを搭載した情報処理装
置に関する。
型イメージセンサ、及び該密着型イメージセンサを搭載
した情報処理装置に係り、特に画素を複数個配列し、遮
光層となって該画素の開口部を規定するとともに該画素
の電極となる電極配線を端部画素から引き出すイメージ
センサ、該イメージセンサを用いた密着型イメージセン
サ、及び該密着型イメージセンサを搭載した情報処理装
置に関する。
【０００２】
【従来の技術】画素を直線状に配列して構成したリニア
イメージセンサはファクシミリ、スキャナ等における画
像読取装置に多く用いられている。この種のリニアイメ
ージセンサは、シリコンウエハ上に作成されるため、セ
ンサ長はウエハサイズにより制限を受け、画像読取装置
で読取られる原稿と同一長さのリニアイメージセンサチ
ップを作成することは困難である。このため、従来では
原稿からの反射光を光学系を用いて縮小し、リニアイメ
ージセンサ上に縮小投影を行って画像を読取っていた。
しかしこのような縮小光学系を使用する画像読取装置で
は、光学系の配設空間を大きく取らねばならず、また解
像度も良好でなくなる。そこで、これを解決するため特
開昭６０−１２７６０号公報等において、リニアイメー
ジセンサのチップを複数個直線上に配列したマルチチッ
プ型イメージセンサ（密着型イメージセンサ）が提案さ
れている。
イメージセンサはファクシミリ、スキャナ等における画
像読取装置に多く用いられている。この種のリニアイメ
ージセンサは、シリコンウエハ上に作成されるため、セ
ンサ長はウエハサイズにより制限を受け、画像読取装置
で読取られる原稿と同一長さのリニアイメージセンサチ
ップを作成することは困難である。このため、従来では
原稿からの反射光を光学系を用いて縮小し、リニアイメ
ージセンサ上に縮小投影を行って画像を読取っていた。
しかしこのような縮小光学系を使用する画像読取装置で
は、光学系の配設空間を大きく取らねばならず、また解
像度も良好でなくなる。そこで、これを解決するため特
開昭６０−１２７６０号公報等において、リニアイメー
ジセンサのチップを複数個直線上に配列したマルチチッ
プ型イメージセンサ（密着型イメージセンサ）が提案さ
れている。
【０００３】図６は、そのようなイメージセンサに用い
られるセンサチップにおける１つの画素を含む部分の断
面図である。同図において、ｐ型の基板１上にｎ型の埋
込層４およびｎ型のエピタキシャル層２が形成され、画
素９の周りを囲むようにｐ型の分離領域５が形成され、
さらにエピタキシャル層２の外周部分の内側に環状のコ
レクタカラー６が形成されている。７は酸化膜である。
られるセンサチップにおける１つの画素を含む部分の断
面図である。同図において、ｐ型の基板１上にｎ型の埋
込層４およびｎ型のエピタキシャル層２が形成され、画
素９の周りを囲むようにｐ型の分離領域５が形成され、
さらにエピタキシャル層２の外周部分の内側に環状のコ
レクタカラー６が形成されている。７は酸化膜である。
【０００４】３Ｂは光エネルギを受けることによりキャ
リアを蓄積する制御電極をなすｐ型のベース領域、３Ｅ
はｎ型のエミッタ領域であり、これらとｎ型のコレクタ
領域をなすエピタキシャル層２のコレクタカラー６の内
側部分３Ｃとで光電変換部として機能するバイポーラ型
トランジスタ３が構成される。８はベース領域３Ｂのリ
フレッシュ（リセット）を行う機能を果たすＰＭＯＳ型
トランジスタであり、ベース領域３Ｂに接続したソース
電極領域８Ｓと、ドレイン電極領域８Ｄと、ゲート電極
８Ｇとから成る。そして、このＰＭＯＳ型トランジスタ
８と先述のバイポーラ型トランジスタ３で１つの画素９
が構成される。
リアを蓄積する制御電極をなすｐ型のベース領域、３Ｅ
はｎ型のエミッタ領域であり、これらとｎ型のコレクタ
領域をなすエピタキシャル層２のコレクタカラー６の内
側部分３Ｃとで光電変換部として機能するバイポーラ型
トランジスタ３が構成される。８はベース領域３Ｂのリ
フレッシュ（リセット）を行う機能を果たすＰＭＯＳ型
トランジスタであり、ベース領域３Ｂに接続したソース
電極領域８Ｓと、ドレイン電極領域８Ｄと、ゲート電極
８Ｇとから成る。そして、このＰＭＯＳ型トランジスタ
８と先述のバイポーラ型トランジスタ３で１つの画素９
が構成される。
【０００５】ところで、コレクタカラー６内の画素部９
内には、少なくとも４つの電極が必要となる。こうした
場合、コストの面から、多層ＡＬ（アルミニウム）構造
を用いず、遮光層を兼ねたＡＬ層一層のみとし、多結晶
シリコン等の導電体と併せて引きまわす配線方法があ
る。
内には、少なくとも４つの電極が必要となる。こうした
場合、コストの面から、多層ＡＬ（アルミニウム）構造
を用いず、遮光層を兼ねたＡＬ層一層のみとし、多結晶
シリコン等の導電体と併せて引きまわす配線方法があ
る。
【０００６】図７は、図６に示した画素の電極に対する
電源及び信号線の引きまわし配線の一例を示す図であ
る。ここでは、電圧ＶBB及びＶCCを一層のＡＬから作製
される電気的に分離した配線ＬＳ1 及びＬＳ2 で与え、
多結晶シリコンＰ1 により、リセットパルスφRES を供
給し、また多結晶シリコンＰ2 により出力を取り出して
いる。１０は層間絶縁膜である。
電源及び信号線の引きまわし配線の一例を示す図であ
る。ここでは、電圧ＶBB及びＶCCを一層のＡＬから作製
される電気的に分離した配線ＬＳ1 及びＬＳ2 で与え、
多結晶シリコンＰ1 により、リセットパルスφRES を供
給し、また多結晶シリコンＰ2 により出力を取り出して
いる。１０は層間絶縁膜である。
【０００７】図８は、この場合に考えられる、センサ端
部におけるＡＬ配線の引きまわしの一つの例を示す構成
図である。なお図中Ｘ−Ｘ′線の断面は図７に相当す
る。図８において、１１は、複数個の画素を主走査方向
に配列したラインセンサチップ、Ａ1 はラインセンサチ
ップ１１上の画素、Ａ2 はラインセンサチップ１１上の
端部画素、ＬＳ1 及びＬＳ2 は同一のＡＬ層を電気的に
分離して２つの電源ラインの役割を果たすとともに遮光
層となる配線である。各画素の受光部の主走査方向の読
み取り幅はｂであり、副走査方向の読み取り幅はａであ
る。また、６は図６に示したようなコレクタカラーであ
り、これにより各画素の画素分離が行われている。Ｓは
配線ＬＳ1 及びＬＳ2 によって開口面積が規定される開
口部である。Ｈは端部画素Ａ2 に生ずる非遮光部であ
る。
部におけるＡＬ配線の引きまわしの一つの例を示す構成
図である。なお図中Ｘ−Ｘ′線の断面は図７に相当す
る。図８において、１１は、複数個の画素を主走査方向
に配列したラインセンサチップ、Ａ1 はラインセンサチ
ップ１１上の画素、Ａ2 はラインセンサチップ１１上の
端部画素、ＬＳ1 及びＬＳ2 は同一のＡＬ層を電気的に
分離して２つの電源ラインの役割を果たすとともに遮光
層となる配線である。各画素の受光部の主走査方向の読
み取り幅はｂであり、副走査方向の読み取り幅はａであ
る。また、６は図６に示したようなコレクタカラーであ
り、これにより各画素の画素分離が行われている。Ｓは
配線ＬＳ1 及びＬＳ2 によって開口面積が規定される開
口部である。Ｈは端部画素Ａ2 に生ずる非遮光部であ
る。
【０００８】
【発明が解決しようとしている課題】しかしながら、上
記従来技術では、ＶCC及びＶBBの異なる電源電圧を、同
じＡＬ層から作製される配線ＬＳ1 及びＬＳ2 を用いて
与えるために、各画素は連通する形となり、また端部画
素Ａ2 においては、本来の画素の開口部Ｓ以外に、スリ
ット状の非遮光部Ｈが生じてしまう。この非遮光部Ｈか
ら入射した光は、端部画素内で本来の開口部Ｓからの光
と同様に、キャリアを発生するため、端部画素Ａ2 は他
の画素Ａ1 よりも見かけ上感度が大きくなってしまって
いた。
記従来技術では、ＶCC及びＶBBの異なる電源電圧を、同
じＡＬ層から作製される配線ＬＳ1 及びＬＳ2 を用いて
与えるために、各画素は連通する形となり、また端部画
素Ａ2 においては、本来の画素の開口部Ｓ以外に、スリ
ット状の非遮光部Ｈが生じてしまう。この非遮光部Ｈか
ら入射した光は、端部画素内で本来の開口部Ｓからの光
と同様に、キャリアを発生するため、端部画素Ａ2 は他
の画素Ａ1 よりも見かけ上感度が大きくなってしまって
いた。
【０００９】ここで、信号処理回路で端部画素の信号の
ゲインを小さくすることで、感度補正することもできる
が、端部画素とその他の画素とで信号処理回路を変える
必要があるため、回路が複雑化する。
ゲインを小さくすることで、感度補正することもできる
が、端部画素とその他の画素とで信号処理回路を変える
必要があるため、回路が複雑化する。
【００１０】
【課題を解決するための手段】本発明のイメージセンサ
は、遮光層を兼ねる配線により規定された開口部を有す
る画素が一方向に配列されたイメージセンサにおいて、
チップの端部にある端部画素にのみ、前記配線の配置に
よる非遮光部が形成されており、前記端部画素の前記一
方向の読み取り幅が、前記端部画素以外の画素の前記一
方向の読み取り幅と等しく、前記端部画素の前記一方向
と垂直な方向の読み取り幅が、前記端部画素以外の画素
の前記一方向と垂直な方向の読み取り幅より短く、前記
非遮光部を含む前記端部画素の開口面積が、前記端部画
素以外の画素の開口面積と等しいことを特徴とする。
は、遮光層を兼ねる配線により規定された開口部を有す
る画素が一方向に配列されたイメージセンサにおいて、
チップの端部にある端部画素にのみ、前記配線の配置に
よる非遮光部が形成されており、前記端部画素の前記一
方向の読み取り幅が、前記端部画素以外の画素の前記一
方向の読み取り幅と等しく、前記端部画素の前記一方向
と垂直な方向の読み取り幅が、前記端部画素以外の画素
の前記一方向と垂直な方向の読み取り幅より短く、前記
非遮光部を含む前記端部画素の開口面積が、前記端部画
素以外の画素の開口面積と等しいことを特徴とする。
【００１１】本発明の密着型イメージセンサは、上記イ
メージセンサを複数個配列したことを特徴とする。
メージセンサを複数個配列したことを特徴とする。
【００１２】本発明の情報処理装置は、上記密着型イメ
ージセンサを搭載することを特徴とする。
ージセンサを搭載することを特徴とする。
【００１３】
【作用】本発明のイメージセンサは、遮光層となるとと
もに該画素の電極となる電極配線を端部画素から引き出
す構成により生ずる端部画素の非遮光部（例えば、図８
のＨ）の面積分、端部画素の副走査方向の読み取り幅を
短かくして、前記イメージセンサの端部画素の開口面積
を他の画素の開口面積と同一にし、等価的に全ての画素
の感度を等しくなるように補正するものである。本発明
においては、端部画素の信号のゲイン調整が不要なの
で、回路が複雑化することもない。
もに該画素の電極となる電極配線を端部画素から引き出
す構成により生ずる端部画素の非遮光部（例えば、図８
のＨ）の面積分、端部画素の副走査方向の読み取り幅を
短かくして、前記イメージセンサの端部画素の開口面積
を他の画素の開口面積と同一にし、等価的に全ての画素
の感度を等しくなるように補正するものである。本発明
においては、端部画素の信号のゲイン調整が不要なの
で、回路が複雑化することもない。
【００１４】本発明の密着型イメージセンサは、上記イ
メージセンサを用いることで全ての画素の感度を等しく
するものである。なお、画素の全てを同じピッチにて配
列すれば、画像情報の欠落を防止することができる。
メージセンサを用いることで全ての画素の感度を等しく
するものである。なお、画素の全てを同じピッチにて配
列すれば、画像情報の欠落を防止することができる。
【００１５】本発明の情報処理装置は、上記の密着型イ
メージセンサを搭載することで、画質を改善するもので
ある。
メージセンサを搭載することで、画質を改善するもので
ある。
【００１６】なお、端部画素の開口面積を調整すること
は、実開平３−２４７６１号公報に示されている。しか
し同公報は、端部画素のリーク、ダイシングの際の欠け
やクラックを防止するために、端部画素の面積を他の画
素の面積よりも小さくし、面積が小さくなることにより
生ずる信号レベルの低下を、端部画素に対するゲインを
他の画素のゲインに比べ大きくすることで補正し、感度
を均一にするものである。従って、配線の引き出しによ
って生ずる端部画素の非遮光部による端部画素の感度増
大を、副走査方向の読取り幅を小さくすることで、端部
画素の開口面積を他の画素の開口面積と同一にする本発
明とはその目的、構成が異なるものである。
は、実開平３−２４７６１号公報に示されている。しか
し同公報は、端部画素のリーク、ダイシングの際の欠け
やクラックを防止するために、端部画素の面積を他の画
素の面積よりも小さくし、面積が小さくなることにより
生ずる信号レベルの低下を、端部画素に対するゲインを
他の画素のゲインに比べ大きくすることで補正し、感度
を均一にするものである。従って、配線の引き出しによ
って生ずる端部画素の非遮光部による端部画素の感度増
大を、副走査方向の読取り幅を小さくすることで、端部
画素の開口面積を他の画素の開口面積と同一にする本発
明とはその目的、構成が異なるものである。
【００１７】ここで、本発明において、イメージセンサ
の端部画素の主走査方向の読み取り幅を他の画素と等し
くしたまま、副走査方向の読み取り幅を短かくしたの
は、主走査方向のＭＴＦが端部画素のみ異なることによ
り、モアレが生じることを防ぐためである。
の端部画素の主走査方向の読み取り幅を他の画素と等し
くしたまま、副走査方向の読み取り幅を短かくしたの
は、主走査方向のＭＴＦが端部画素のみ異なることによ
り、モアレが生じることを防ぐためである。
【００１８】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１９】図１は本発明の第１実施例である密着型イ
メージセンサの一部を拡大した模式的平面図である。図
２は本発明の第１実施例の密着型イメージセンサの全体
の模式的平面図である。なお、図８と同一構成部材につ
いては同一符号を付する。
メージセンサの一部を拡大した模式的平面図である。図
２は本発明の第１実施例の密着型イメージセンサの全体
の模式的平面図である。なお、図８と同一構成部材につ
いては同一符号を付する。
【００２０】図１において、１１は複数個の画素を主走
査方向に配列したラインセンサチップ（イメージセン
サ）、Ａ1 は端部以外のラインセンサチップ１１上の画
素、Ａ2 は端部の画素を示す。ＬＳ1 及びＬＳ2 は電気
的に分離されている遮光層となる配線である。また、６
はコレクタカラーであり、各画素を分離している。ここ
では、２つのラインセンサチップのみを示しているが、
全体の構成は図２に示されているように主走査方向に５
つのラインセンサチップ１１が直線状に並べられてい
る。１２はラインセンサチップ１１を配置するためのセ
ラミック等で形成されたモジュール基板である。
査方向に配列したラインセンサチップ（イメージセン
サ）、Ａ1 は端部以外のラインセンサチップ１１上の画
素、Ａ2 は端部の画素を示す。ＬＳ1 及びＬＳ2 は電気
的に分離されている遮光層となる配線である。また、６
はコレクタカラーであり、各画素を分離している。ここ
では、２つのラインセンサチップのみを示しているが、
全体の構成は図２に示されているように主走査方向に５
つのラインセンサチップ１１が直線状に並べられてい
る。１２はラインセンサチップ１１を配置するためのセ
ラミック等で形成されたモジュール基板である。
【００２１】図１において、各ラインセンサチップ１１
の読み取り部としての複数個の画素Ａ1 ，Ａ2 が主走査
方向に配列され、そのラインセンサチップが更に図２に
示すように直線状に配列されることで全ての画素が直線
状に並んでいる。遮光層となる配線ＬＳ1 及びＬＳ2 を
電気的に分離するために、各画素の開口部は互いに連通
する形となり、また端部画素Ａ2 は、配線の引きまわし
上、コレクタカラー６で規定される画素内に他の画素と
異なる非遮光部Ｈを有する。この非遮光部Ｈにより入射
光量が増加することとなるが、本実施例では、その増加
分だけ本来の開口部Ｓの面積を小さくしている。すなわ
ち、各ラインセンサチップ１１における全ての画素の主
走査方向の実効読み取り幅ｂは同じであるが、各ライン
センサチップ１１の端部画素Ａ2 の副走査方向の読み取
り幅ａ′は他の画素Ａ1 の副走査方向の読み取り幅ａに
比べ短かくなっており、端部画素の開口面積を他の画素
の開口面積と同一にしている。
の読み取り部としての複数個の画素Ａ1 ，Ａ2 が主走査
方向に配列され、そのラインセンサチップが更に図２に
示すように直線状に配列されることで全ての画素が直線
状に並んでいる。遮光層となる配線ＬＳ1 及びＬＳ2 を
電気的に分離するために、各画素の開口部は互いに連通
する形となり、また端部画素Ａ2 は、配線の引きまわし
上、コレクタカラー６で規定される画素内に他の画素と
異なる非遮光部Ｈを有する。この非遮光部Ｈにより入射
光量が増加することとなるが、本実施例では、その増加
分だけ本来の開口部Ｓの面積を小さくしている。すなわ
ち、各ラインセンサチップ１１における全ての画素の主
走査方向の実効読み取り幅ｂは同じであるが、各ライン
センサチップ１１の端部画素Ａ2 の副走査方向の読み取
り幅ａ′は他の画素Ａ1 の副走査方向の読み取り幅ａに
比べ短かくなっており、端部画素の開口面積を他の画素
の開口面積と同一にしている。
【００２２】複数のラインセンサチップ１１で構成され
た密着型イメージセンサでは、図２に示された最も左の
センサの左端の画素から主走査方向へ順次出力信号が読
み出されていくが、本実施例のように、端部の画素の副
走査方向の読み取り幅を他の画素の幅に比べて短かくす
ることにより、従来、他の画素に比べ非遮光部Ｈの為に
開口面積が大きかった端部の画素の出力レベルを下げ、
感度を全画素一定となるようにすることができる。
た密着型イメージセンサでは、図２に示された最も左の
センサの左端の画素から主走査方向へ順次出力信号が読
み出されていくが、本実施例のように、端部の画素の副
走査方向の読み取り幅を他の画素の幅に比べて短かくす
ることにより、従来、他の画素に比べ非遮光部Ｈの為に
開口面積が大きかった端部の画素の出力レベルを下げ、
感度を全画素一定となるようにすることができる。
【００２３】次に本実施例による光電変換動作について
１画素分をとりあげて説明する。
１画素分をとりあげて説明する。
【００２４】図４は、本実施例のイメージセンサの一画
素分の回路構成図である。
素分の回路構成図である。
【００２５】図４において、ＰＳは画素を形成するバイ
ポーラトランジスタ、ＳＷ1 はエミッタを基準電圧源Ｖ
ESに接続しリセットを行う為のスイッチ手段としてのＮ
ＭＯＳトランジスタ、ＳＷ2 はベースを基準電圧源ＶBB
に接続しリセットを行う為のスイッチ手段としてのＰＭ
ＯＳトランジスタ、ＳＷ3 は信号電荷転送用のスイッチ
手段としてのＮＭＯＳトランジスタ、ＣＴは信号電圧の
生成される容量負荷である。
ポーラトランジスタ、ＳＷ1 はエミッタを基準電圧源Ｖ
ESに接続しリセットを行う為のスイッチ手段としてのＮ
ＭＯＳトランジスタ、ＳＷ2 はベースを基準電圧源ＶBB
に接続しリセットを行う為のスイッチ手段としてのＰＭ
ＯＳトランジスタ、ＳＷ3 は信号電荷転送用のスイッチ
手段としてのＮＭＯＳトランジスタ、ＣＴは信号電圧の
生成される容量負荷である。
【００２６】その動作を簡単に説明する。 ＜リセット動作＞ まず、ＰＭＯＳトランジスタＳＷ2 のゲートに負のパル
ス電圧が印加されてベースが電圧ＶBBにクランプされ
る。
ス電圧が印加されてベースが電圧ＶBBにクランプされ
る。
【００２７】次に、ＮＭＯＳトランジスタＳＷ1 のゲー
トに正のパルス電圧が印加されてエミッタが電圧源ＶES
に接続され、ベース・エミッタ間に電流が流れて、ベー
スに残留する光生成キャリアが消滅する。 ＜蓄積動作＞ ＮＭＯＳトランジスタＳＷ1 ，ＳＷ3 ともオフ状態とな
りエミッタ、ベースともに浮遊状態とされ蓄積動作が開
始される。 ＜読出動作＞ 次いでＮＭＯＳトランジスタＳＷ3 のゲートに正のパル
ス電圧が印加されてオンし、エミッタと容量負荷ＣＴと
が接続されて信号電圧が容量負荷ＣＴに読み出される。
トに正のパルス電圧が印加されてエミッタが電圧源ＶES
に接続され、ベース・エミッタ間に電流が流れて、ベー
スに残留する光生成キャリアが消滅する。 ＜蓄積動作＞ ＮＭＯＳトランジスタＳＷ1 ，ＳＷ3 ともオフ状態とな
りエミッタ、ベースともに浮遊状態とされ蓄積動作が開
始される。 ＜読出動作＞ 次いでＮＭＯＳトランジスタＳＷ3 のゲートに正のパル
ス電圧が印加されてオンし、エミッタと容量負荷ＣＴと
が接続されて信号電圧が容量負荷ＣＴに読み出される。
【００２８】このようなイメージセンサの基本的構成は
発明者大見及び田中に付与された米国特許第４，６８
６，５５４号明細書に、容量負荷を含む出力回路にバイ
ポーラ・トランジスタのエミッタが接続された電荷蓄積
型の高感度、低ノイズの光電変換装置として、記載され
ている。
発明者大見及び田中に付与された米国特許第４，６８
６，５５４号明細書に、容量負荷を含む出力回路にバイ
ポーラ・トランジスタのエミッタが接続された電荷蓄積
型の高感度、低ノイズの光電変換装置として、記載され
ている。
【００２９】次に本発明の第２実施例について説明す
る。
る。
【００３０】図３は本発明の第２実施例の密着型イメー
ジセンサの一部を拡大した模式的平面図である。図３に
おいて、各ラインセンサチップの複数個の画素Ａ1 及び
Ａ2は、主走査方向に等しいピッチｐで直線状に配列さ
れている。また、各ラインセンサチップ１１の端部同士
も他の画素Ａ1 同士間のピッチｐに等しいピッチとなる
ようラインセンサチップ１１が配置されている。このよ
うに全画素のピッチを一定にした以外の基本的構成は前
述の第１実施例と同じである。すなわち、端部の画素Ａ
2 の副走査方向の読み取り幅ａ′が他の画素の副走査方
向の読み取り幅ａに比べ短かいこと、及び画素の主走査
方向の読み取り幅はすべて同じ幅ｂとしていることは第
１実施例と同じである。この結果、第１実施例と同様
に、端部画素と他の画素との出力信号が均一にそろうこ
とに加えて、ラインセンサチップ間の接続部分で間隔が
短縮されたので画像情報が欠落することが防止され、良
好な出力信号を得ることができる。
ジセンサの一部を拡大した模式的平面図である。図３に
おいて、各ラインセンサチップの複数個の画素Ａ1 及び
Ａ2は、主走査方向に等しいピッチｐで直線状に配列さ
れている。また、各ラインセンサチップ１１の端部同士
も他の画素Ａ1 同士間のピッチｐに等しいピッチとなる
ようラインセンサチップ１１が配置されている。このよ
うに全画素のピッチを一定にした以外の基本的構成は前
述の第１実施例と同じである。すなわち、端部の画素Ａ
2 の副走査方向の読み取り幅ａ′が他の画素の副走査方
向の読み取り幅ａに比べ短かいこと、及び画素の主走査
方向の読み取り幅はすべて同じ幅ｂとしていることは第
１実施例と同じである。この結果、第１実施例と同様
に、端部画素と他の画素との出力信号が均一にそろうこ
とに加えて、ラインセンサチップ間の接続部分で間隔が
短縮されたので画像情報が欠落することが防止され、良
好な出力信号を得ることができる。
【００３１】以上説明したように、第１，第２実施例で
はバイポーラトランジスタを用いた電荷蓄積・増幅型の
イメージセンサを主に説明したが、本発明は光ダイオー
ドを受光部としＭＯＳスイッチや電荷結合素子（ＣＣ
Ｄ）等で信号電荷を転送するタイプのセンサや光導電型
フォトセンサにも好ましく適用できるものである。
はバイポーラトランジスタを用いた電荷蓄積・増幅型の
イメージセンサを主に説明したが、本発明は光ダイオー
ドを受光部としＭＯＳスイッチや電荷結合素子（ＣＣ
Ｄ）等で信号電荷を転送するタイプのセンサや光導電型
フォトセンサにも好ましく適用できるものである。
【００３２】なお、図２に示したような密着型イメージ
センサはＡＬ等で形成された筐体に、ＬＥＤアレイ等の
光源や短焦点結像素子アレイ等の結像光学系とともに一
体的に組み立てられて密着型イメージセンサユニットを
構成する。
センサはＡＬ等で形成された筐体に、ＬＥＤアレイ等の
光源や短焦点結像素子アレイ等の結像光学系とともに一
体的に組み立てられて密着型イメージセンサユニットを
構成する。
【００３３】図５は、本実施例に係る密着型イメージセ
ンサユニットを用いて構成した画像情報処理装置として
通信機能を有するファクシミリの一例を示す図である。
ンサユニットを用いて構成した画像情報処理装置として
通信機能を有するファクシミリの一例を示す図である。
【００３４】ここで、１００が実装した密着型イメージ
センサユニットである。１０２は原稿Ｑを読み取り位置
に向けて給送するための給送手段としての給送ローラ、
１０４は原稿Ｑを一枚ずつ確実に分離給送するための分
離片である。１０６はセンサユニット１００に対して読
み取り位置に設けられて原稿Ｑの被読み取り面を規制す
るとともに原稿Ｑを搬送する搬送手段としてのプラテン
ローラである。
センサユニットである。１０２は原稿Ｑを読み取り位置
に向けて給送するための給送手段としての給送ローラ、
１０４は原稿Ｑを一枚ずつ確実に分離給送するための分
離片である。１０６はセンサユニット１００に対して読
み取り位置に設けられて原稿Ｑの被読み取り面を規制す
るとともに原稿Ｑを搬送する搬送手段としてのプラテン
ローラである。
【００３５】Ｐは図示の例ではロール紙形態をした記録
媒体であり、センサユニット１００により読み取られた
画像情報あるいはファクシミリ装置等の場合には外部か
ら送信された画像情報がここに再生される。１１０は当
該画像形成を行うための記録手段としての記録ヘッド
で、サーマルヘッド、インクジェット記録ヘッド等種々
のものを用いることができる。また、この記録ヘッド
は、シリアルタイプのものでも、ラインタイプのもので
もよい。１１２は記録ヘッド１１０による記録位置に対
して記録媒体Ｐを搬送するとともにその被記録面を規制
する搬送手段としてのプラテンローラである。
媒体であり、センサユニット１００により読み取られた
画像情報あるいはファクシミリ装置等の場合には外部か
ら送信された画像情報がここに再生される。１１０は当
該画像形成を行うための記録手段としての記録ヘッド
で、サーマルヘッド、インクジェット記録ヘッド等種々
のものを用いることができる。また、この記録ヘッド
は、シリアルタイプのものでも、ラインタイプのもので
もよい。１１２は記録ヘッド１１０による記録位置に対
して記録媒体Ｐを搬送するとともにその被記録面を規制
する搬送手段としてのプラテンローラである。
【００３６】１２０は、入力／出力手段としての操作入
力を受容するスイッチやメッセージその他、装置の状態
を報知するための表示部等を配したオペレーションパネ
ルである。
力を受容するスイッチやメッセージその他、装置の状態
を報知するための表示部等を配したオペレーションパネ
ルである。
【００３７】１３０は、制御手段としてのシステムコン
トロール基板であり、各部の制御を行う制御部（コント
ローラー）や、光電変換素子の駆動回路（ドライバ
ー）、画像情報の処理部（プロセッサー）、送受信部等
が設けられる。１４０は装置の電源である。
トロール基板であり、各部の制御を行う制御部（コント
ローラー）や、光電変換素子の駆動回路（ドライバ
ー）、画像情報の処理部（プロセッサー）、送受信部等
が設けられる。１４０は装置の電源である。
【００３８】本発明の情報処理装置に用いられる記録手
段としては、例えば米国特許第４７２３１２９号明細
書、同第４７４０７９６号明細書にその代表的な構成や
原理が開示されているものが好ましい。この方式は液体
（インク）が保持されているシートや液路に対応して配
置されている電気熱変換体に、記録情報に対応していて
核沸騰を越える急速な温度上昇を与える少なくとも一つ
の駆動信号を印加することによって、電気熱変換体に熱
エネルギーを発生せしめ、記録ヘッド１１０の熱作用面
に膜沸騰させて、結果的にこの駆動信号に一対一に対応
し液体（インク）内の気泡を形成できるので有効であ
る。この気泡の成長、収縮により吐出用開口を介して液
体（インク）を吐出させて、少なくとも一つの滴を形成
する。
段としては、例えば米国特許第４７２３１２９号明細
書、同第４７４０７９６号明細書にその代表的な構成や
原理が開示されているものが好ましい。この方式は液体
（インク）が保持されているシートや液路に対応して配
置されている電気熱変換体に、記録情報に対応していて
核沸騰を越える急速な温度上昇を与える少なくとも一つ
の駆動信号を印加することによって、電気熱変換体に熱
エネルギーを発生せしめ、記録ヘッド１１０の熱作用面
に膜沸騰させて、結果的にこの駆動信号に一対一に対応
し液体（インク）内の気泡を形成できるので有効であ
る。この気泡の成長、収縮により吐出用開口を介して液
体（インク）を吐出させて、少なくとも一つの滴を形成
する。
【００３９】更に、記録装置が記録できる最大記録媒体
の幅に対応した長さを有するフルラインタイプの記録ヘ
ッド１１０としては、上述した明細書に開示されている
ような複数記録ヘッドの組み合わせによって、その長さ
を満たす構成や一体的に形成された一個の記録ヘッドと
しての構成のいずれでも良い。
の幅に対応した長さを有するフルラインタイプの記録ヘ
ッド１１０としては、上述した明細書に開示されている
ような複数記録ヘッドの組み合わせによって、その長さ
を満たす構成や一体的に形成された一個の記録ヘッドと
しての構成のいずれでも良い。
【００４０】加えて、装置本体に装着されることで、装
置本体との電気的な接続や装置本体からのインクの供給
が可能になる交換自在のチップタイプの記録ヘッド、あ
るいは記録ヘッド自体にインクタンクが一体的に設けら
れたカートリッジタイプの記録ヘッドを用いた場合にも
本発明は有効である。
置本体との電気的な接続や装置本体からのインクの供給
が可能になる交換自在のチップタイプの記録ヘッド、あ
るいは記録ヘッド自体にインクタンクが一体的に設けら
れたカートリッジタイプの記録ヘッドを用いた場合にも
本発明は有効である。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
イメージセンサの端部画素の副走査方向の読み取り幅を
短かくすることにより、非遮光領域の有無の違いから生
じる他の画素との実効的な受光（開口）面積の差をなく
し、出力信号のレベル差を製造コストを上げずに補正で
きる効果がある。
イメージセンサの端部画素の副走査方向の読み取り幅を
短かくすることにより、非遮光領域の有無の違いから生
じる他の画素との実効的な受光（開口）面積の差をなく
し、出力信号のレベル差を製造コストを上げずに補正で
きる効果がある。
【図１】本発明の第１実施例である密着型イメージセン
サの一部を拡大した模式的平面図である。
サの一部を拡大した模式的平面図である。
【図２】本発明の第１実施例である密着型イメージセン
サの全体の模式的平面図である。
サの全体の模式的平面図である。
【図３】本発明の第２実施例である密着型イメージセン
サの一部を拡大した模式的平面図である。
サの一部を拡大した模式的平面図である。
【図４】本実施例のイメージセンサの一画素分の回路構
成図である。
成図である。
【図５】本実施例に係る密着型イメージセンサユニット
を用いて構成した画像情報処理装置として通信機能を有
するファクシミリの一例を示す図である。
を用いて構成した画像情報処理装置として通信機能を有
するファクシミリの一例を示す図である。
【図６】密着型イメージセンサのセンサチップにおける
１つの画素を含む部分の断面図である。
１つの画素を含む部分の断面図である。
【図７】画素の電極に対する電源及び信号線の引きまわ
し配線の一例を示す図である。
し配線の一例を示す図である。
【図８】従来例の密着型イメージセンサにおける配線引
きまわしの一例を示す図である。
きまわしの一例を示す図である。
１ ｐ型基板 ２ ｎ−エピタキシャル層 ３ バイポーラトランジスタ ３Ｂ ベース領域 ３Ｅ エミッタ領域 ３Ｃ コレクタ領域 ４ ｎ型埋込み層 ５ ｐ型分離領域 ６ コレクタカラー ７ 酸化膜 ８ ＰＭＯＳ型トランジスタ ８Ｄ ドレイン電極領域 ８Ｓ ソース電極領域 ８Ｇ ゲート電極 ９ 画素 １０ 層間絶縁膜 １１ ラインセンサチップ １２ モジュール基板 Ａ1 画素 Ａ2 端部画素 ＬＳ1 電源及び遮光用ＡＬ線 ＬＳ2 電源及び遮光用ＡＬ線 Ｐ1 多結晶シリコン配線 Ｐ2 多結晶シリコン配線 Ｈ ＬＳ1 及びＬＳ2 間で生じる非遮光領域 ＰＳ バイポーラトランジスタ ＳＷ1 ＮＭＯＳトランジスタ ＳＷ2 ＰＭＯＳトランジスタ ＳＷ3 ＮＭＯＳトランジスタ ＣＴ 容量負荷
Claims (7)
- 【請求項１】 遮光層を兼ねる配線により規定された開
口部を有する画素が一方向に配列されたイメージセンサ
において、 チップの端部にある端部画素にのみ、前記配線の配置に
よる非遮光部が形成されており、前記端部画素の前記一
方向の読み取り幅が、前記端部画素以外の画素の前記一
方向の読み取り幅と等しく、 前記端部画素の前記一方向と垂直な方向の読み取り幅
が、前記端部画素以外の画素の前記一方向と垂直な方向
の読み取り幅より短く、 前記非遮光部を含む前記端部画素の開口面積が、前記端
部画素以外の画素の開口面積と等しいことを特徴とする
イメージセンサ。 - 【請求項２】 前記画素の光電変換部は増幅型光センサ
である請求項１に記載のイメージセンサ。 - 【請求項３】 前記画素の光電変換部は光ダイオードで
あり、この光ダイオードからの信号電荷を転送する為の
電荷結合素子が設けられている請求項１に記載のイメー
ジセンサ。 - 【請求項４】 前記増幅型光センサはバイポーラトラン
ジスタ型光センサであり、このバイポーラトランジスタ
型光センサのエミッタに接続された容量負荷を含む出力
回路から光電変換された信号が前記容量負荷における電
圧として読み出される請求項２に記載のイメージセン
サ。 - 【請求項５】 請求項１に記載のイメージセンサを複数
個配列した密着型イメージセンサ。 - 【請求項６】 画素の全てが同じピッチにて配列されて
いる請求項５に記載の密着型イメージセンサ。 - 【請求項７】 請求項５又は請求項６記載の密着型イメ
ージセンサを搭載した情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04142058A JP3095195B2 (ja) | 1992-05-08 | 1992-05-08 | イメージセンサ、密着型イメージセンサ、及び該密着型イメージセンサを搭載した情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04142058A JP3095195B2 (ja) | 1992-05-08 | 1992-05-08 | イメージセンサ、密着型イメージセンサ、及び該密着型イメージセンサを搭載した情報処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000191524A Division JP2001024847A (ja) | 2000-01-01 | 2000-06-26 | 密着型イメージセンサ及びそれを用いた情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05316283A JPH05316283A (ja) | 1993-11-26 |
| JP3095195B2 true JP3095195B2 (ja) | 2000-10-03 |
Family
ID=15306441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04142058A Expired - Fee Related JP3095195B2 (ja) | 1992-05-08 | 1992-05-08 | イメージセンサ、密着型イメージセンサ、及び該密着型イメージセンサを搭載した情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3095195B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545331B1 (en) | 1999-12-10 | 2003-04-08 | Innotech Corporation | Solid state imaging device, manufacturing method thereof, and solid state imaging apparatus |
| JP5683892B2 (ja) * | 2010-10-07 | 2015-03-11 | 株式会社ヴィーネックス | 光学ラインセンサ装置 |
-
1992
- 1992-05-08 JP JP04142058A patent/JP3095195B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05316283A (ja) | 1993-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4050906B2 (ja) | 固体撮像装置 | |
| US7667183B2 (en) | Image sensor with high fill factor pixels and method for forming an image sensor | |
| JP2768453B2 (ja) | 固体撮像装置及びそれを用いた装置 | |
| US10446595B2 (en) | Solid-state imaging device | |
| US20210036037A1 (en) | Photoelectric conversion device, image reading device and image forming apparatus | |
| US7154549B2 (en) | Solid state image sensor having a single-layered electrode structure | |
| US20050263764A1 (en) | CMOS imaging device having an improved fill factor | |
| JP3095195B2 (ja) | イメージセンサ、密着型イメージセンサ、及び該密着型イメージセンサを搭載した情報処理装置 | |
| US7538811B2 (en) | Solid-state image pickup device that suppresses crosstalk between pixels | |
| US4551742A (en) | Solid-state imaging device | |
| JP4236864B2 (ja) | カラーイメージセンサ | |
| JP3592772B2 (ja) | 固体撮像装置 | |
| JP4587642B2 (ja) | リニアイメージセンサ | |
| JP7447591B2 (ja) | 光電変換装置、画像読取装置、画像形成装置、及び撮像システム | |
| JPH04345067A (ja) | 光電変換装置 | |
| US11792539B2 (en) | Solid-state imaging element, reading device, image processing apparatus, and control method | |
| JP2642750B2 (ja) | 半導体装置及びそれを搭載した信号処理装置 | |
| JP4444990B2 (ja) | 固体撮像装置 | |
| JPH04367275A (ja) | イメージセンサ及びそれを用いた情報処理装置 | |
| JP4655407B2 (ja) | 固体撮像素子 | |
| JPH04185162A (ja) | イメージセンサ及び該センサを搭載した情報処理装置 | |
| JPH0337743B2 (ja) | ||
| JPH04367274A (ja) | イメージセンサ及びそれを用いた情報処理装置 | |
| JPS6314468A (ja) | 電荷移送形固体撮像素子 | |
| JPH06165051A (ja) | 画像読取装置、イメージセンサ、マルチチップイメージセンサ、イメージセンサチップ、マルチチップ型光電変換装置、画像読取装置を備えた電子写真システム、画像読取装置の製造方法、及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |