JP3090329B2 - 不揮発性差動メモリ装置及びその動作テスト方法 - Google Patents
不揮発性差動メモリ装置及びその動作テスト方法Info
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- control electrode
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は不揮発性メモリ装置、特に交差結合された浮
遊ゲート型の電子的書き換え可能な読取り専用メモリ
（EAROM）に関する。
遊ゲート型の電子的書き換え可能な読取り専用メモリ
（EAROM）に関する。
（従来技術） 半導体メモリチップは揮発性および不揮発性の型に分
けることができる。揮発性メモリ装置はそれに蓄えられ
たデータを維持するには電力を必要とするランダムアク
セスメモリ（RAM）によって代表される。これとは対象
的に、不揮発性のメモリ装置、例えば読取り専用メモリ
（ROM）チップは外部電源が除去された後も蓄積された
データを維持する。RAMではデータは簡単な書き込み操
作によってただちに変更される。しかしROMは製造課程
中にプログラムを組み込まれ、その後は変更できない。
けることができる。揮発性メモリ装置はそれに蓄えられ
たデータを維持するには電力を必要とするランダムアク
セスメモリ（RAM）によって代表される。これとは対象
的に、不揮発性のメモリ装置、例えば読取り専用メモリ
（ROM）チップは外部電源が除去された後も蓄積された
データを維持する。RAMではデータは簡単な書き込み操
作によってただちに変更される。しかしROMは製造課程
中にプログラムを組み込まれ、その後は変更できない。
データの変更ができる特別の型の不揮発性メモリ装置
としては、電気的に消去できる、プログラム組み込み式
読取り専用メモリ（EEPROM）がある。EEPROM型のセルは
ゲート、ドレイン、およびソースを持つトランジスタで
ある。ゲートはそれが全体的に絶縁体で囲まれており、
電気的に何にも接続されていないことから、「浮遊げー
と」と呼ばれる。この浮遊ゲートはこれを電極に容量的
に結合することにより、かつ比較的大きな電圧をその電
極に印加することにより、電子で帯電することができ
る。すなわち印加電圧に呼応して電子のいくつかはこの
絶縁体を横断するが、浮遊ゲートに電荷が残こる。
としては、電気的に消去できる、プログラム組み込み式
読取り専用メモリ（EEPROM）がある。EEPROM型のセルは
ゲート、ドレイン、およびソースを持つトランジスタで
ある。ゲートはそれが全体的に絶縁体で囲まれており、
電気的に何にも接続されていないことから、「浮遊げー
と」と呼ばれる。この浮遊ゲートはこれを電極に容量的
に結合することにより、かつ比較的大きな電圧をその電
極に印加することにより、電子で帯電することができ
る。すなわち印加電圧に呼応して電子のいくつかはこの
絶縁体を横断するが、浮遊ゲートに電荷が残こる。
一対のトランジスタが単一のメモリセルを形成するよ
うに結合されている改良型の不揮発性メモリセルが米国
特許第４、748、593号に開示されている。この対配置に
よって、相対応する浮遊ゲート上に相補的な電荷が蓄積
でき、それを差動感知増幅器で読み取ることができる。
単一の浮遊ゲート上に電荷を維持することに比べて、こ
の相補的電荷の方がより良く長期間のデータ保持ができ
る。
うに結合されている改良型の不揮発性メモリセルが米国
特許第４、748、593号に開示されている。この対配置に
よって、相対応する浮遊ゲート上に相補的な電荷が蓄積
でき、それを差動感知増幅器で読み取ることができる。
単一の浮遊ゲート上に電荷を維持することに比べて、こ
の相補的電荷の方がより良く長期間のデータ保持ができ
る。
（解決すべき課題および本発明の目的） 不揮発性メモリセルに一般的に伴う問題はセルの信頼
度である。万一浮遊ゲート周辺の絶縁体が短絡すると、
ゲートはもはや電荷を維持できなくなる。セルの製造工
程中にそのような短絡が起これば、通常検査でこれを検
出することができる。しかしながら、その後に起こるセ
ルの故障（これを幼児致死という）は、もっと問題が大
きい。信頼度に関する概念として「許容限界（marginin
g）」がある。許容限界とは定格設計値を超えても正し
く機能するセルの能力範囲を言う。例えば、仮に浮遊ゲ
ート上の電荷が予定値からずれた場合、読取りにおいて
セルが正しいデータ値を与える範囲である。
度である。万一浮遊ゲート周辺の絶縁体が短絡すると、
ゲートはもはや電荷を維持できなくなる。セルの製造工
程中にそのような短絡が起これば、通常検査でこれを検
出することができる。しかしながら、その後に起こるセ
ルの故障（これを幼児致死という）は、もっと問題が大
きい。信頼度に関する概念として「許容限界（marginin
g）」がある。許容限界とは定格設計値を超えても正し
く機能するセルの能力範囲を言う。例えば、仮に浮遊ゲ
ート上の電荷が予定値からずれた場合、読取りにおいて
セルが正しいデータ値を与える範囲である。
本発明の目的は改良された信頼度を有する不揮発性メ
モリ装置を与えることである。本発明の別の目的は許容
限界についての改良された検査性を有する不揮発性メモ
リ装置を与えることである。
モリ装置を与えることである。本発明の別の目的は許容
限界についての改良された検査性を有する不揮発性メモ
リ装置を与えることである。
（課題を解決するための手段および作用） 上記課題に鑑みて、本発明の一態様は、第１端子と基
準電位端子間に接続され、第１のフローティング・ゲー
ト（G10）を有する第１のトランジスタ（M10）と、第２
端子と基準電位端子間に接続され、第２のフローティン
グ・ゲート（G11）を有する第２のトランジスタ（M11）
と、前記第１のフローティング・ゲートと前記第２のフ
ローティング・ゲートに接続され、一方の前記トランジ
スタを完全導通させて他方を不導通させる電位を供給す
るための相補的電荷を蓄積する容量手段（C1,C2,C3,C
4）と、電源線と前記第１端子間に接続され、その制御
電極が前記第２端子に接続された第３のトランジスタ
（M8）と、電源線と前記第２端子間に接続され、その制
御電極が前記第１端子に接続された第４のトランジスタ
（M8）と、２つの前記フローティング・ゲートに対し
て、それぞれ容量結合された第１入力線及び第２入力線
と、前記第１入力線と第２入力線に対し、前記第１のト
ランジスタと前記第２のトランジスタのしきい値電圧を
わずかに超えるバイアス電圧を供給する手段と、から構
成されることを特徴とする不揮発性差動メモリ装置を提
供するものである。
準電位端子間に接続され、第１のフローティング・ゲー
ト（G10）を有する第１のトランジスタ（M10）と、第２
端子と基準電位端子間に接続され、第２のフローティン
グ・ゲート（G11）を有する第２のトランジスタ（M11）
と、前記第１のフローティング・ゲートと前記第２のフ
ローティング・ゲートに接続され、一方の前記トランジ
スタを完全導通させて他方を不導通させる電位を供給す
るための相補的電荷を蓄積する容量手段（C1,C2,C3,C
4）と、電源線と前記第１端子間に接続され、その制御
電極が前記第２端子に接続された第３のトランジスタ
（M8）と、電源線と前記第２端子間に接続され、その制
御電極が前記第１端子に接続された第４のトランジスタ
（M8）と、２つの前記フローティング・ゲートに対し
て、それぞれ容量結合された第１入力線及び第２入力線
と、前記第１入力線と第２入力線に対し、前記第１のト
ランジスタと前記第２のトランジスタのしきい値電圧を
わずかに超えるバイアス電圧を供給する手段と、から構
成されることを特徴とする不揮発性差動メモリ装置を提
供するものである。
本発明の他の一つの態様は、第１端子と基準電位端子
間に接続され、第１のフローティング・ゲート（G10）
を有する第１のトランジスタ（M10）と、第２端子と基
準電位端子間に接続され、第２のフローティング・ゲー
ト（G11）を有する第２のトランジスタ（M11）と、前記
第１のフローティング・ゲートと前記第２のフローティ
ング・ゲートに接続され、一方の前記トランジスタを完
全導通させて他方を不導通させる電位を供給するための
相補的電荷を蓄積する容量手段（C1,C2,C3,C4）と、電
源線と前記第１端子間に接続され、その制御電極が前記
第２端子に接続された第３のトランジスタ（M8）と、電
源線と前記第２端子間に接続され、その制御電極が前記
第１端子に接続された第４のトランジスタ（M8）と、２
つの前記フローティング・ゲートに対して、それぞれ容
量結合された第１入力線及び第２入力線と、前記第１入
力線と第２入力線に対し、前記第１のトランジスタと前
記第２のトランジスタのしきい値電圧をわずかに超える
バイアス電圧を供給する手段と、前記第３のトランジス
タと並列に接続された第５のトランジスタ（M13）と、
前記第４のトランジスタに並列に接続された第６のトラ
ンジスタ（M12）とから構成される不揮発性差動メモリ
装置において、２つの前記フローティング・ゲートに対
してそれぞれ相補的な電荷を供給するステップと、前記
第５のトランジスタ及び前記第６のトランジスタの制御
電極に許容限界信号を供給するステップと、前記第１端
子と前記第２端子に出力される電圧値をリードすること
によって当該不揮発性差動メモリ装置の動作をテストす
るステップと、からら成る不揮発性性差動メモリ装置に
おける動作テスト方法を提供するものである。
間に接続され、第１のフローティング・ゲート（G10）
を有する第１のトランジスタ（M10）と、第２端子と基
準電位端子間に接続され、第２のフローティング・ゲー
ト（G11）を有する第２のトランジスタ（M11）と、前記
第１のフローティング・ゲートと前記第２のフローティ
ング・ゲートに接続され、一方の前記トランジスタを完
全導通させて他方を不導通させる電位を供給するための
相補的電荷を蓄積する容量手段（C1,C2,C3,C4）と、電
源線と前記第１端子間に接続され、その制御電極が前記
第２端子に接続された第３のトランジスタ（M8）と、電
源線と前記第２端子間に接続され、その制御電極が前記
第１端子に接続された第４のトランジスタ（M8）と、２
つの前記フローティング・ゲートに対して、それぞれ容
量結合された第１入力線及び第２入力線と、前記第１入
力線と第２入力線に対し、前記第１のトランジスタと前
記第２のトランジスタのしきい値電圧をわずかに超える
バイアス電圧を供給する手段と、前記第３のトランジス
タと並列に接続された第５のトランジスタ（M13）と、
前記第４のトランジスタに並列に接続された第６のトラ
ンジスタ（M12）とから構成される不揮発性差動メモリ
装置において、２つの前記フローティング・ゲートに対
してそれぞれ相補的な電荷を供給するステップと、前記
第５のトランジスタ及び前記第６のトランジスタの制御
電極に許容限界信号を供給するステップと、前記第１端
子と前記第２端子に出力される電圧値をリードすること
によって当該不揮発性差動メモリ装置の動作をテストす
るステップと、からら成る不揮発性性差動メモリ装置に
おける動作テスト方法を提供するものである。
（実施例） 図面はNMOS電界効果トランジスタM10、M11を含むメモ
リ装置10を示す。トランジスタM10は出力端子DT（デー
タ値の真）と基準電位端子12（これは本実施例では接地
線）との間に接続される。トランジスタN10はソース、
ドレーン、および浮遊ゲートG10の各電極を有する三端
子装置である。そのドレーンは端子DTに接続され、ソー
スは端子12に接続される。トランジスタM11は出力端子D
F（データ値の偽）と基準電位端子12との間に接続され
る。トランジスタM11はソース、ドレーン、および浮遊
ゲートG11の各電極を有する三端子装置である。そのド
レーンは端子DFに接続され、ソースは端子12に接続され
る。後に詳述するように、浮遊ゲートG10およびG11は不
揮発性の、相補的（高および低）電荷を蓄積する。メモ
リ装置10はまた浮遊ゲートG10、G11に容量結合された入
力線14、16を含む。入力線14は浮遊ゲートG10に対して
は比較的小さな薄膜酸化物コンデンサC1により容量結合
されており、浮遊ゲートG11に対しては比較的大きな薄
膜酸化物コンデンサC2により容量結合されている。同様
に、入力線16は浮遊ゲートG11に対しては比較的小さな
薄膜酸化物コンデンサC3により容量結合されており、浮
遊ゲートG10に対しては比較的大きな薄膜酸化物コンデ
ンサC4により容量結合されている。好ましい実施例では
C2のC1に対する容量比、およびC4のC3に対する容量比は
約9:1である。
リ装置10を示す。トランジスタM10は出力端子DT（デー
タ値の真）と基準電位端子12（これは本実施例では接地
線）との間に接続される。トランジスタN10はソース、
ドレーン、および浮遊ゲートG10の各電極を有する三端
子装置である。そのドレーンは端子DTに接続され、ソー
スは端子12に接続される。トランジスタM11は出力端子D
F（データ値の偽）と基準電位端子12との間に接続され
る。トランジスタM11はソース、ドレーン、および浮遊
ゲートG11の各電極を有する三端子装置である。そのド
レーンは端子DFに接続され、ソースは端子12に接続され
る。後に詳述するように、浮遊ゲートG10およびG11は不
揮発性の、相補的（高および低）電荷を蓄積する。メモ
リ装置10はまた浮遊ゲートG10、G11に容量結合された入
力線14、16を含む。入力線14は浮遊ゲートG10に対して
は比較的小さな薄膜酸化物コンデンサC1により容量結合
されており、浮遊ゲートG11に対しては比較的大きな薄
膜酸化物コンデンサC2により容量結合されている。同様
に、入力線16は浮遊ゲートG11に対しては比較的小さな
薄膜酸化物コンデンサC3により容量結合されており、浮
遊ゲートG10に対しては比較的大きな薄膜酸化物コンデ
ンサC4により容量結合されている。好ましい実施例では
C2のC1に対する容量比、およびC4のC3に対する容量比は
約9:1である。
装置10はまたPMOS電界効果トランジスタM8、M9を備え
た差動感知増幅器を含む。トランジスタM8は電源供給端
子VCCと端子DTとの間に接続される。トランジスタM9は
電源供給端子VCCと端子DFとの間に接続される。トラン
ジスタM8の制御電極即ちゲートは端子DFに接続され、ト
ランジスタM9の制御電極即ちゲートは端子DTに接続され
る。
た差動感知増幅器を含む。トランジスタM8は電源供給端
子VCCと端子DTとの間に接続される。トランジスタM9は
電源供給端子VCCと端子DFとの間に接続される。トラン
ジスタM8の制御電極即ちゲートは端子DFに接続され、ト
ランジスタM9の制御電極即ちゲートは端子DTに接続され
る。
トランジスタM13、M12は、後に詳述するように、許容
限界検査のために設けられている。トランジスタM13はP
MOS電界効果トランジスタで、電力供給端子VCCと端子DT
との間にトランジスタM8と並列に接続される。トランジ
スタM12もまたPMOS電界効果トランジスタで、電力供給
端子VCCと端子DFとの間にトランジスタM9と並列接続さ
れる。各トランジスタM13、M12の制御電極即ちゲートは
能動的低許容限界信号IM/を受信すべく制御線18に接続
される。
限界検査のために設けられている。トランジスタM13はP
MOS電界効果トランジスタで、電力供給端子VCCと端子DT
との間にトランジスタM8と並列に接続される。トランジ
スタM12もまたPMOS電界効果トランジスタで、電力供給
端子VCCと端子DFとの間にトランジスタM9と並列接続さ
れる。各トランジスタM13、M12の制御電極即ちゲートは
能動的低許容限界信号IM/を受信すべく制御線18に接続
される。
メモリ装置10はまた後に詳述するように、入力線14、
16に接続されてこれらに対し種々の電荷、バイアス、お
よび許容限界電圧を与える。制御回路20はVHV（高電
圧）、EW（書き込み可能化）、DAT（データ）、およびR
DBI（読取りバイアス）という各入力信号を受信し、線1
4、16に出力信号を与える。好ましい実施例では、このV
HVは約0.9ボルトの低電圧および約15ボルトの高電圧を
与える。RDBIは約0.9ボルトの低電圧を与える。許容限
界検査の目的上、VHVおよびRDBIには後に詳述するよう
に0.9ボルトを超える他の電圧も与えることができる。
メモリ装置10に書き込まれるべきデータはDAT信号とし
て受信され、CMOSインバータ22によって反転される。反
転された値は節24に与えられる。節24はトランジスタM3
を介して線14に接続される。プログラミング電圧信号VH
VはPMOSトランジスタM6を介して線14に接続され、PMOS
トランジスタM7を介して線16に接続される。線16はNMOS
トランジスタM14A、M14を介して基準電位端子12に接続
される。読取りバイアス信号RDBIはNMOSトランジスタM
5、M5Aを介して線16に接続され、またNMOSトランジスタ
M4、M4Aを介して線14に接続される。
16に接続されてこれらに対し種々の電荷、バイアス、お
よび許容限界電圧を与える。制御回路20はVHV（高電
圧）、EW（書き込み可能化）、DAT（データ）、およびR
DBI（読取りバイアス）という各入力信号を受信し、線1
4、16に出力信号を与える。好ましい実施例では、このV
HVは約0.9ボルトの低電圧および約15ボルトの高電圧を
与える。RDBIは約0.9ボルトの低電圧を与える。許容限
界検査の目的上、VHVおよびRDBIには後に詳述するよう
に0.9ボルトを超える他の電圧も与えることができる。
メモリ装置10に書き込まれるべきデータはDAT信号とし
て受信され、CMOSインバータ22によって反転される。反
転された値は節24に与えられる。節24はトランジスタM3
を介して線14に接続される。プログラミング電圧信号VH
VはPMOSトランジスタM6を介して線14に接続され、PMOS
トランジスタM7を介して線16に接続される。線16はNMOS
トランジスタM14A、M14を介して基準電位端子12に接続
される。読取りバイアス信号RDBIはNMOSトランジスタM
5、M5Aを介して線16に接続され、またNMOSトランジスタ
M4、M4Aを介して線14に接続される。
書き込み可能化信号EWはPMOSトランジスタM1およびNM
OSトランジスタM2からなるCMOSインバータにより反転さ
れ、反転された信号はトランジスタM4、M5の制御電極に
与えられる。EW信号はまたトランジスタM3、M2およびM1
4Aの制御電極にも与えられる。線16はトランジスタM6の
制御電極に接続される。線14はトランジスタM7、M14の
制御電極に接続される。トランジスタM4A、M5Aの制御電
極は電力供給端子VCCに接続される。
OSトランジスタM2からなるCMOSインバータにより反転さ
れ、反転された信号はトランジスタM4、M5の制御電極に
与えられる。EW信号はまたトランジスタM3、M2およびM1
4Aの制御電極にも与えられる。線16はトランジスタM6の
制御電極に接続される。線14はトランジスタM7、M14の
制御電極に接続される。トランジスタM4A、M5Aの制御電
極は電力供給端子VCCに接続される。
メモリ装置10に電荷を蓄積するためには、記録される
べきデータはDAT信号として与えられ、書き込み可能化
信号EWは能動的高であり、プログラミング電圧VHVはそ
の高論理値、好ましくは15ボルト、になっている。もし
もデータ値「１」が装置10に書き込まれなければならな
いときはインバータ22は節24に「０」（接地電位）を与
える。トランジスタM3はEW信号によって導通され、これ
によりトランジスタM7が導通される。このことにより15
ボルトのVHV信号が線16に接続され、他方０ボルトが線1
4に与えられる。ここで浮遊ゲートG10およびG11が帯電
される。これはコンデンサC3と薄膜酸化物トンネル装置
を通して流れる電流がゲートG11上に正電荷を蓄積し、
またコンデンサC1と薄膜酸化物トンネル装置を通して流
れる電流がゲートG10上に負電荷を蓄積するからであ
る。浮遊ゲートG11上に蓄積される電荷はトランジスタM
11のしきい値電圧を超え、トランジスタM11を効果的に
飽和させる。これとは対象的に浮遊ゲートM10上に蓄積
される電荷はトランジスタM10のしきい値電圧より小さ
く、それゆえトランジスタM10が導通することを効果的
にに阻止する。同様にして、装置10に書き込む「０」値
は節24に「１」（VCC電位）として与えられる。好まし
い実施例ではこのVCC電位は約５ボルトである。トラン
ジスタM7はオフであるが、トランジスタM17、M14Aはそ
れぞれ節24の信号とEW信号により導通される。これによ
って接地電位が線16とトランジスタM6のゲートに与えら
れ、トランジスタM6は15ボルトのVHV信号を線14に接続
する。ゲートG10、G11はそれぞれC1およびC3を通して正
および負の値に帯電される。
べきデータはDAT信号として与えられ、書き込み可能化
信号EWは能動的高であり、プログラミング電圧VHVはそ
の高論理値、好ましくは15ボルト、になっている。もし
もデータ値「１」が装置10に書き込まれなければならな
いときはインバータ22は節24に「０」（接地電位）を与
える。トランジスタM3はEW信号によって導通され、これ
によりトランジスタM7が導通される。このことにより15
ボルトのVHV信号が線16に接続され、他方０ボルトが線1
4に与えられる。ここで浮遊ゲートG10およびG11が帯電
される。これはコンデンサC3と薄膜酸化物トンネル装置
を通して流れる電流がゲートG11上に正電荷を蓄積し、
またコンデンサC1と薄膜酸化物トンネル装置を通して流
れる電流がゲートG10上に負電荷を蓄積するからであ
る。浮遊ゲートG11上に蓄積される電荷はトランジスタM
11のしきい値電圧を超え、トランジスタM11を効果的に
飽和させる。これとは対象的に浮遊ゲートM10上に蓄積
される電荷はトランジスタM10のしきい値電圧より小さ
く、それゆえトランジスタM10が導通することを効果的
にに阻止する。同様にして、装置10に書き込む「０」値
は節24に「１」（VCC電位）として与えられる。好まし
い実施例ではこのVCC電位は約５ボルトである。トラン
ジスタM7はオフであるが、トランジスタM17、M14Aはそ
れぞれ節24の信号とEW信号により導通される。これによ
って接地電位が線16とトランジスタM6のゲートに与えら
れ、トランジスタM6は15ボルトのVHV信号を線14に接続
する。ゲートG10、G11はそれぞれC1およびC3を通して正
および負の値に帯電される。
データが装置10に記録された後、EW信号は低となりプ
ログラミング電圧はRDBIと同じ電圧に降下する。この電
圧はトランジスタM10、M11のしきい値電圧をわずかに超
える値である。好ましい実施例ではこれは約0.9ボルト
である。この読取りバイアス信号（RDBI）はトランジス
タM5、M5Aを介して線16に、またトランジスタM4、M4Aを
介して線14に、与えられる。VHVをRDBIと同じ電位にす
ることによってM6およびM7を流れる電流が阻止される。
浮遊ゲートG10、G11がC1又はC3や薄膜酸化物トンネル装
置を含む短絡路を形成していなければ、トランジスタM1
0又はM11の一方がオン（導通）であり、他方がオフであ
る。トランジスタM11が「オン」であり、トランジスタM
10が「オフ」であると仮定すると、DF出力端子は接地線
12の電位まで引き下げられる。これによってまたトラン
ジスタM8が導通され、トランジスタM8がVCCを出力端子D
Tに接続する。同様にして、トランジスタM10が「オン」
であり、トランジスタM11が「オフ」であると仮定する
と、DT出力端子は接地線12の電位に引き下げられる。こ
れによってVCCを出力端子DFに接続するトランジスタM9
が導通される。動作上、通常は出力端子DF又はDTのいず
れか一方のみが使用されるが、いずれも明確に確定され
た信号を与える。
ログラミング電圧はRDBIと同じ電圧に降下する。この電
圧はトランジスタM10、M11のしきい値電圧をわずかに超
える値である。好ましい実施例ではこれは約0.9ボルト
である。この読取りバイアス信号（RDBI）はトランジス
タM5、M5Aを介して線16に、またトランジスタM4、M4Aを
介して線14に、与えられる。VHVをRDBIと同じ電位にす
ることによってM6およびM7を流れる電流が阻止される。
浮遊ゲートG10、G11がC1又はC3や薄膜酸化物トンネル装
置を含む短絡路を形成していなければ、トランジスタM1
0又はM11の一方がオン（導通）であり、他方がオフであ
る。トランジスタM11が「オン」であり、トランジスタM
10が「オフ」であると仮定すると、DF出力端子は接地線
12の電位まで引き下げられる。これによってまたトラン
ジスタM8が導通され、トランジスタM8がVCCを出力端子D
Tに接続する。同様にして、トランジスタM10が「オン」
であり、トランジスタM11が「オフ」であると仮定する
と、DT出力端子は接地線12の電位に引き下げられる。こ
れによってVCCを出力端子DFに接続するトランジスタM9
が導通される。動作上、通常は出力端子DF又はDTのいず
れか一方のみが使用されるが、いずれも明確に確定され
た信号を与える。
本発明はコンデンサC1、C2、C3、又はC4の一つがその
薄膜酸化物内で短絡し、その結果対応の浮遊ゲートG10
又はG11が電荷を保持できなくなった場合、特に有用で
ある。まず初めにゲートG10、G11の相補的帯電によって
ゲートG11が正値に帯電されたが、ゲートG11が短絡し電
荷を保持できない、と仮定しよう。入力線16はトランジ
スタG11のしきい値電圧よりわずかに高い0.9ボルトとい
う読取りバイアス電圧を有するので、トランジスタG11
は端子DFを接地電位12まで引き下げ初める。これによっ
てトランジスタM8が導通されて端子DTをVCCにし、またD
T端子およびDF端子は正しい出力信号を与える。次にゲ
ートG10が高に帯電され、ゲート11は低に帯電される
が、G11は短絡していると仮定する。トランジスタM11は
そのゲートG11に0.9ボルトのRDBI電圧が印加される結
果、導通し初める。しかしながら、トランジスタM10は
そのゲートG10上の高電圧（0.9ボルトよりはるかに高
い）によって飽和される。この結果、端子DTが低に引き
下げられ、トランジスタM9を導通する。電流はVCCから
トランジスタM9、M11を通して接地線に流れる。しかし
ながらトランジスタM9は飽和しており、トランジスタM1
1はそのオーム領域にあるので、電圧降下の大部分はト
ランジスタM11で生じる結果、出力DFを高値VCC付近に維
持する。この電位はトランジスタM8をオフにするに十分
である。この場合、DTおよびDF端子は再び正しい出力信
号を与える。
薄膜酸化物内で短絡し、その結果対応の浮遊ゲートG10
又はG11が電荷を保持できなくなった場合、特に有用で
ある。まず初めにゲートG10、G11の相補的帯電によって
ゲートG11が正値に帯電されたが、ゲートG11が短絡し電
荷を保持できない、と仮定しよう。入力線16はトランジ
スタG11のしきい値電圧よりわずかに高い0.9ボルトとい
う読取りバイアス電圧を有するので、トランジスタG11
は端子DFを接地電位12まで引き下げ初める。これによっ
てトランジスタM8が導通されて端子DTをVCCにし、またD
T端子およびDF端子は正しい出力信号を与える。次にゲ
ートG10が高に帯電され、ゲート11は低に帯電される
が、G11は短絡していると仮定する。トランジスタM11は
そのゲートG11に0.9ボルトのRDBI電圧が印加される結
果、導通し初める。しかしながら、トランジスタM10は
そのゲートG10上の高電圧（0.9ボルトよりはるかに高
い）によって飽和される。この結果、端子DTが低に引き
下げられ、トランジスタM9を導通する。電流はVCCから
トランジスタM9、M11を通して接地線に流れる。しかし
ながらトランジスタM9は飽和しており、トランジスタM1
1はそのオーム領域にあるので、電圧降下の大部分はト
ランジスタM11で生じる結果、出力DFを高値VCC付近に維
持する。この電位はトランジスタM8をオフにするに十分
である。この場合、DTおよびDF端子は再び正しい出力信
号を与える。
DT又はDF端子における「０」状態の許容限界を検査す
るためには、トランジスタM13およびM12の制御電極に能
動的低IM/信号を与える。好ましい実施例では、IM/信号
の高信号値および低信号値はそれぞれ約５および２ボル
トである。２ボルトの能動的低IM/信号がトランジスタM
13およびM12の制御電極に印加されると、これらトラン
ジスタは導通し初める。DF端子における「０」状態を検
査していると仮定すると、トランジスタM11は本来DF端
子を接地電位に引き下げるように導通するであろう。電
流がトランジスタM12を通して端子VCCからDF端子に導通
されると、トランジスタM11は付加的な電流の幾分かを
吸収（sink）することができなければならない。端子DF
で測定されるこの電圧はトランジスタM12の電流吸収性
能を反映しており、さらにこの電圧を翻って浮遊ゲート
G11上の電荷量を反映している。通常、DF端子における
真の電圧は実際には測定されない、ということを認識さ
れたい。しかし、典型的な場合、出力端子DFは一個以上
の直列インバータに接続されるので、DF端子がそれ以降
のインバータのしきい値電圧より下に留まれるという能
力は、選択された或るインバータの出力状態に反映され
ることとなる。同様にして、DT端子における「０」状態
の許容限界は、線18に能動的低IM/信号を与えておい
て、選択した或る下流インバータの出力を観察すること
により決定できる。
るためには、トランジスタM13およびM12の制御電極に能
動的低IM/信号を与える。好ましい実施例では、IM/信号
の高信号値および低信号値はそれぞれ約５および２ボル
トである。２ボルトの能動的低IM/信号がトランジスタM
13およびM12の制御電極に印加されると、これらトラン
ジスタは導通し初める。DF端子における「０」状態を検
査していると仮定すると、トランジスタM11は本来DF端
子を接地電位に引き下げるように導通するであろう。電
流がトランジスタM12を通して端子VCCからDF端子に導通
されると、トランジスタM11は付加的な電流の幾分かを
吸収（sink）することができなければならない。端子DF
で測定されるこの電圧はトランジスタM12の電流吸収性
能を反映しており、さらにこの電圧を翻って浮遊ゲート
G11上の電荷量を反映している。通常、DF端子における
真の電圧は実際には測定されない、ということを認識さ
れたい。しかし、典型的な場合、出力端子DFは一個以上
の直列インバータに接続されるので、DF端子がそれ以降
のインバータのしきい値電圧より下に留まれるという能
力は、選択された或るインバータの出力状態に反映され
ることとなる。同様にして、DT端子における「０」状態
の許容限界は、線18に能動的低IM/信号を与えておい
て、選択した或る下流インバータの出力を観察すること
により決定できる。
DT端子又はDF端子における「１」状態の許容限界を検
査するためには、IM/信号が約５ボルトの不能的高状態
に戻される。これによってトランジスタM13およびM12が
オフにされる。。読取りバイアス入力信号RDBIおよび高
電圧信号VHVはそれらのバイアス値から増大されて、実
質的に同一の中間電圧に維持される。好ましい実施例で
は、このことはRDBI電圧およびVHVを約0.9ボルトから約
３ボルトに上昇させることを意味する。これによってす
でに制御回路20を介して等化されている入力線14、16に
３ボルトを与える。（ただしEWは低であると仮定す
る。）既に並列結合しているコンデンサC1〜C4の両側上
の電位を上昇することにより、浮遊ゲートの相対電位は
ほぼ同一の量だけ増大される。実際上は線14および16の
電位を0.9ボルトから３ボルトに上昇することによっ
て、ゲートG10、G11の相対電位が約２ボルトだけ上昇さ
れる。
査するためには、IM/信号が約５ボルトの不能的高状態
に戻される。これによってトランジスタM13およびM12が
オフにされる。。読取りバイアス入力信号RDBIおよび高
電圧信号VHVはそれらのバイアス値から増大されて、実
質的に同一の中間電圧に維持される。好ましい実施例で
は、このことはRDBI電圧およびVHVを約0.9ボルトから約
３ボルトに上昇させることを意味する。これによってす
でに制御回路20を介して等化されている入力線14、16に
３ボルトを与える。（ただしEWは低であると仮定す
る。）既に並列結合しているコンデンサC1〜C4の両側上
の電位を上昇することにより、浮遊ゲートの相対電位は
ほぼ同一の量だけ増大される。実際上は線14および16の
電位を0.9ボルトから３ボルトに上昇することによっ
て、ゲートG10、G11の相対電位が約２ボルトだけ上昇さ
れる。
DF端子における「１」状態を検査する場合、トランジ
スタM11は本来オフになっているであろうし、トランジ
スタM9は導通してDF端子を電位VCCに引き上げるであろ
う。このときもしも十分な負の電荷が浮遊ゲートG11上
にあれば、約２ボルトの増大があってもトランジスタM1
1が導通してDF端子の電圧が予定のしきい値以下に降下
する、ということはない。DF端子の電圧がこのしきい値
を超えるか否かの決定は、再びDF端子上の電圧を読むこ
と、又はそれと等価なことであるがその出力に接続され
たインバータの一つの出力をサンプリングすること、に
より行なわれる。同様にして、DT端子の「１」状態の許
容限界が決定できる。
スタM11は本来オフになっているであろうし、トランジ
スタM9は導通してDF端子を電位VCCに引き上げるであろ
う。このときもしも十分な負の電荷が浮遊ゲートG11上
にあれば、約２ボルトの増大があってもトランジスタM1
1が導通してDF端子の電圧が予定のしきい値以下に降下
する、ということはない。DF端子の電圧がこのしきい値
を超えるか否かの決定は、再びDF端子上の電圧を読むこ
と、又はそれと等価なことであるがその出力に接続され
たインバータの一つの出力をサンプリングすること、に
より行なわれる。同様にして、DT端子の「１」状態の許
容限界が決定できる。
図面は本発明の一態様になる不揮発性メモリ装置の回路
図である。 10……記憶装置、20……制御回路、
図である。 10……記憶装置、20……制御回路、
フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 カール マイクル スタンチャック アメリカ合衆国 80907 コロラド コ ロラド スプリングス、ウッド アヴェ ニュー 2005 (72)発明者 レイモンド アレクサンダー チューリ アメリカ合衆国 80920 コロラド コ ロラド スプリングス、チャペル スク ウエアー コート 8740 (72)発明者 ジェイムズ ピーター ヤクラ アメリカ合衆国 80917 コロラド コ ロラド スプリングス、インスピレーシ ョン ドライブ 2722 (56)参考文献 特表 平１−500704（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00
Claims (2)
- 【請求項１】第１端子と基準電位端子間に接続され、第
１のフローティング・ゲート（G10）を有する第１のト
ランジスタ（M10）と、 第２端子と基準電位端子間に接続され、第２のフローテ
ィング・ゲート（G11）を有する第２のトランジスタ（M
11）と、 前記第１のフローティング・ゲートと前記第２のフロー
ティング・ゲートに接続され、一方の前記トランジスタ
を完全導通させて他方を不導通させる電位を供給するた
めの相補的電荷を蓄積する容量手段（C1,C2,C3,C4）
と、 電源線と前記第１端子間に接続され、その制御電極が前
記第２端子に接続された第３のトランジスタ（M8）と、 電源線と前記第２端子間に接続され、その制御電極が前
記第１端子に接続された第４のトランジスタ（M8）と、 ２つの前記フローティング・ゲートに対して、それぞれ
容量結合された第１入力線及び第２入力線と、 前記第１入力線と第２入力線に対し、前記第１のトラン
ジスタと前記第２のトランジスタのしきい値電圧をわず
かに超えるバイアス電圧を供給する手段と、 から構成されることを特徴とする不揮発性差動メモリ装
置。 - 【請求項２】第１端子と基準電位端子間に接続され、第
１のフローティング・ゲート（G10）を有する第１のト
ランジスタ（M10）と、第２端子と基準電位端子間に接
続され、第２のフローティング・ゲート（G11）を有す
る第２のトランジスタ（M11）と、前記第１のフローテ
ィング・ゲートと前記第２のフローティング・ゲートに
接続され、一方の前記トランジスタを完全導通させて他
方を不導通させる電位を供給するための相補的電荷を蓄
積する容量手段（C1,C2,C3,C4）と、電源線と前記第１
端子間に接続され、その制御電極が前記第２端子に接続
された第３のトランジスタ（M8）と、電源線と前記第２
端子間に接続され、その制御電極が前記第１端子に接続
された第４のトランジスタ（M8）と、２つの前記フロー
ティング・ゲートに対して、それぞれ容量結合された第
１入力線及び第２入力線と、前記第１入力線と第２入力
線に対し、前記第１のトランジスタと前記第２のトラン
ジスタのしきい値電圧をわずかに超えるバイアス電圧を
供給する手段と、前記第３のトランジスタと並列に接続
された第５のトランジスタ（M13）と、前記第４のトラ
ンジスタに並列に接続された第６のトランジスタ（M1
2）とから構成される不揮発性差動メモリ装置におい
て、 ２つの前記フローティング・ゲートに対してそれぞれ相
補的な電荷を供給するステップと、 前記第５のトランジスタ及び前記第６のトランジスタの
制御電極に許容限界信号を供給するステップと、 前記第１端子と前記第２端子に出力される電圧値をリー
ドすることによって当該不揮発性差動メモリ装置の動作
をテストするステップと、 から成る不揮発性性差動メモリ装置における動作テスト
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/442,809 US5168464A (en) | 1989-11-29 | 1989-11-29 | Nonvolatile differential memory device and method |
| US442,809 | 1989-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178099A JPH03178099A (ja) | 1991-08-02 |
| JP3090329B2 true JP3090329B2 (ja) | 2000-09-18 |
Family
ID=23758233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30283290A Expired - Lifetime JP3090329B2 (ja) | 1989-11-29 | 1990-11-09 | 不揮発性差動メモリ装置及びその動作テスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5168464A (ja) |
| EP (1) | EP0430455B1 (ja) |
| JP (1) | JP3090329B2 (ja) |
| DE (1) | DE69029791T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057956B2 (en) | 2003-09-01 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for testing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69426845T2 (de) * | 1993-06-30 | 2001-09-13 | Stmicroelectronics, Inc. | Verfahren und Einrichtung zur Parallelprüfung von Speichern |
| US6639840B1 (en) * | 2002-01-03 | 2003-10-28 | Fairchild Semiconductor Corporation | Non-volatile latch circuit that has minimal control circuitry |
| US7212446B2 (en) * | 2002-09-16 | 2007-05-01 | Impinj, Inc. | Counteracting overtunneling in nonvolatile memory cells using charge extraction control |
| US7283390B2 (en) | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130292A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor nonvolatile read-only storage device |
| US4404475A (en) * | 1981-04-08 | 1983-09-13 | Xicor, Inc. | Integrated circuit high voltage pulse generator system |
| US4612630A (en) * | 1984-07-27 | 1986-09-16 | Harris Corporation | EEPROM margin testing design |
| US4616245A (en) * | 1984-10-29 | 1986-10-07 | Ncr Corporation | Direct-write silicon nitride EEPROM cell |
| US4644196A (en) * | 1985-01-28 | 1987-02-17 | Motorola, Inc. | Tri-state differential amplifier |
| US4683554A (en) * | 1985-09-13 | 1987-07-28 | Ncr Corporation | Direct write nonvolatile memory cells |
| US4780750A (en) * | 1986-01-03 | 1988-10-25 | Sierra Semiconductor Corporation | Electrically alterable non-volatile memory device |
| US4658380A (en) * | 1986-02-28 | 1987-04-14 | Ncr Corporation | CMOS memory margining control circuit for a nonvolatile memory |
| US4748593A (en) * | 1986-09-08 | 1988-05-31 | Ncr Corporation | High speed nonvolatile memory cell |
| US4769788A (en) * | 1986-09-22 | 1988-09-06 | Ncr Corporation | Shared line direct write nonvolatile memory cell array |
| IT1214246B (it) * | 1987-05-27 | 1990-01-10 | Sgs Microelettronica Spa | Dispositivo di memoria non volatile ad elevato numero di cicli di modifica. |
| US4875188A (en) * | 1988-01-12 | 1989-10-17 | Intel Corporation | Voltage margining circuit for flash eprom |
| US4841482A (en) * | 1988-02-17 | 1989-06-20 | Intel Corporation | Leakage verification for flash EPROM |
-
1989
- 1989-11-29 US US07/442,809 patent/US5168464A/en not_active Expired - Lifetime
-
1990
- 1990-11-06 EP EP90312122A patent/EP0430455B1/en not_active Expired - Lifetime
- 1990-11-06 DE DE69029791T patent/DE69029791T2/de not_active Expired - Lifetime
- 1990-11-09 JP JP30283290A patent/JP3090329B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057956B2 (en) | 2003-09-01 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for testing the same |
| CN100421176C (zh) * | 2003-09-01 | 2008-09-24 | 松下电器产业株式会社 | 半导体集成电路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03178099A (ja) | 1991-08-02 |
| EP0430455A3 (en) | 1992-08-26 |
| DE69029791D1 (de) | 1997-03-13 |
| DE69029791T2 (de) | 1997-08-07 |
| EP0430455B1 (en) | 1997-01-22 |
| US5168464A (en) | 1992-12-01 |
| EP0430455A2 (en) | 1991-06-05 |
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