JP3088906B2

JP3088906B2 - 同期装置

Info

Publication number: JP3088906B2
Application number: JP06134862A
Authority: JP
Inventors: 勝彦平松; 和則猪飼
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1994-05-26
Filing date: 1994-05-26
Publication date: 2000-09-18
Anticipated expiration: 2015-09-18
Also published as: JPH07321769A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信の同期
装置に関し、特に、周波数オフセットの影響を受けずに
同期引き込みができるように構成したものである。

【０００２】

【従来の技術】近年、通信のディジタル化が目ざましい
勢いで進んでいる。ディジタル通信では、データがフレ
ームの形で伝送されるため、受信側では、高速且つ高精
度のフレーム同期引込み技術が必要となる。

【０００３】このフレーム同期は、図７に示すように、
送信側がフレーム中に同期ワードを挿入して送信し、受
信側がこれを受信信号から検出することにより確立され
る。そのため、受信側は、図８に示すように、受信信号
と同期ワードとの相関を取り相関が高い時点でフレーム
パルスを発生するフレームパルス発生回路１と、フレー
ムパルスが周期的に検出された場合に同期引き込みと判
定する同期判定回路２とを備えた同期装置を有してい
る。

【０００４】入力信号が同相成分（以下、Ｉ信号と記
す）と直交成分（以下、Ｑ成分と記す）とから成り、こ
の入力信号のフレーム中に同期ワードが３シンボル含ま
れているものとすると、これらの同期ワードは次式
（１）で表わすことができる。Ｒ₀＝Ｉ₀＋Ｑ₀ Ｒ₁＝Ｉ₁＋Ｑ₁ （１）Ｒ₂＝Ｉ₂＋Ｑ₂

【０００５】なお、同期ワードのＩ信号とＱ信号とは、
それぞれの２乗の和が１になるように選んでいる。

【０００６】同期装置のフレームパルス発生回路１は、
受信信号とこの同期ワードとの相関値を算出する相関処
理と、得られた相関値と閾値との大小を比べる比較処理
とを行ない、この比較において相関値が閾値を超えてい
る場合にフレームパルスを発生する。

【０００７】相関処理は、受信信号を３シンボル分取り
出し、式（２）によって相関値を計算する処理である。Ｒ_SW＝１／３｛（Ｉ₀＋ｊＱ₀）×（Ｉ（ｎ）−ｊＱ（ｎ））＋（Ｉ₁＋ｊＱ₁）×（Ｉ（ｎ−１）−ｊＱ（ｎ−１））＋（Ｉ₂＋ｊＱ₂）×（Ｉ（ｎ−２）−ｊＱ（ｎ−２））｝（２）

【０００８】受信信号が、丁度、同期ワードであるとき
は、相関値は式（３）のように計算できる。Ｒ_SW＝１／３｛（Ｉ₀＋ｊＱ₀）×（Ｉ₀−ｊＱ₀）＋（Ｉ₁＋ｊＱ₁）×（Ｉ₁−ｊＱ₁）＋（Ｉ₂＋ｊＱ₂）×（Ｉ₂−ｊＱ₂）｝＝１／３（Ｉ₀ ²＋Ｑ₀ ²＋Ｉ₁ ²＋Ｑ₁ ²＋Ｉ₂ ²＋Ｑ₂ ²）＝１（３）

【０００９】しかし、受信信号が、丁度、同期ワードの
位置にある場合でも、送信周波数と受信周波数との間の
誤差（周波数オフセット）が存在すると、相関値は式
（４）のようになる。ここで、θは１シンボル時間当た
りの周波数変動であり、φは初期位相である。

【００１０】Ｒ_SW＝１／３｛（Ｉ₀＋ｊＱ₀）×（Ｉ₀−ｊＱ₀）×ｅｘｐｊ（θ＋φ）＋（Ｉ₁＋ｊＱ₁）×（Ｉ₁−ｊＱ₁）×ｅｘｐｊ（２θ＋φ）＋（Ｉ₂＋ｊＱ₂）×（Ｉ₂−ｊＱ₂）×ｅｘｐｊ（３θ＋φ）｝＝１／３｛ｅｘｐｊ（θ＋φ）＋ｅｘｐｊ（２θ＋φ）＋ｅｘｐｊ（３θ＋φ）｝（４）

【００１１】この相関値の絶対値は式（５）のようにな
り、周波数オフセットの影響でその値が１以下に低下す
る。この絶対値は、周波数オフセットφが大きくなれば
なる程、値が１よりも小さくなる。Ｒ_SW＝１／３√（３＋４ｃｏｓθ＋２ｃｏｓ２θ）（５）

【００１２】フレームパルス発生回路１では、この絶対
値を予め定められた閾値と比較し、絶対値が閾値を超え
ている場合にフレームパルスを出力する。

【００１３】実際のフレームパルス発生回路は、こうし
た演算を順次実行し得るように回路構成されており、図
５に示すように、受信Ｉ信号及びＱ信号の受信時刻の異
なる３シンボルを記憶するシフトレジスタ11、12と、そ
の３シンボルのそれぞれについて同期ワードとの相関を
求める相関器13〜15と、３シンボルの相関後のＩ信号を
加算する加算器16と、３シンボルの相関後のＱ信号を加
算する加算器17と、相関後の信号の絶対値を求める絶対
値回路18と、絶対値回路18の出力を閾値20と比較する比
較回路19とを備えている。

【００１４】また、相関器13〜15は、図６に示すよう
に、入力した受信信号と同期シンボルとを乗算する乗算
器21〜24と、乗算器21の出力と乗算器22の出力とを加算
する加算器25と、乗算器24の出力から乗算器23の出力を
減算する減算器26とを備えている。

【００１５】このフレームパルス発生回路のシフトレジ
スタ11には、時刻ｎ、ｎ−１、ｎ−２における受信Ｉ信
号が格納され、シフトレジスタ12には、時刻ｎ、ｎ−
１、ｎ−２における受信Ｑ信号が格納される。時刻ｎに
入力した受信信号と同期ワードＲ₀ との相関処理が相関
器13で行なわれ、また、時刻ｎ−１に入力した受信信号
と同期ワードＲ₁ との相関処理が相関器14で、時刻ｎ−
２に入力した受信信号と同期ワードＲ₂ との相関処理が
相関器15で行なわれる。

【００１６】いま、相関器13で行なわれる、時刻ｎに入
力した受信信号と同期ワードＲ₀ との相関処理について
見ると、時刻ｎの受信Ｉ信号と同期ワードＲ₀ のＩ信号
との乗算が乗算器21で、時刻ｎの受信Ｉ信号と同期ワー
ドＲ₀ のＱ信号との乗算が乗算器23で、時刻ｎの受信Ｑ
信号と同期ワードＲ₀ のＩ信号との乗算が乗算器24で、
さらに時刻ｎの受信Ｑ信号と同期ワードＲ₀ のＱ信号と
の乗算が乗算器22で行なわれる。

【００１７】また、加算器25は、乗算器21の出力と乗算
器22の出力とを加算して、Ｉ₀ ×Ｉ（ｎ）＋Ｑ₀ ×Ｑ
（ｎ）に対応する相関後Ｉ信号を出力し、加算器26は、
乗算器23の出力から乗算器22の出力を減算した−Ｉ₀ ×
Ｑ（ｎ）＋Ｑ₀ ×Ｉ（ｎ）に対応する相関後Ｑ信号を出
力する。これら加算器25、26の出力は、式（２）におけ
る（Ｉ₀ ＋ｊＱ₀ ）×（Ｉ（ｎ）−ｊＱ（ｎ））に対応
している。

【００１８】同じように、相関器14は、相関後Ｉ信号と
してＩ₁ ×Ｉ（ｎ−１）＋Ｑ₁ ×Ｑ（ｎ−１）、相関後
Ｑ信号として−Ｉ₁ ×Ｑ（ｎ−１）＋Ｑ₁ ×Ｉ（ｎ−
１）を出力し、相関器15は、相関後Ｉ信号としてＩ₂ ×
Ｉ（ｎ−２）＋Ｑ₂ ×Ｑ（ｎ−２）、相関後Ｑ信号とし
て−Ｉ₂ ×Ｑ（ｎ−２）＋Ｑ₂ ×Ｉ（ｎ−２）を出力す
る。

【００１９】各相関器13〜15から出力された相関後Ｉ信
号は加算器16で加算され、また、相関後Ｑ信号は加算器
17で加算され、それぞれ絶対値回路18に入力する。絶対
値回路18は、相関結果として、これらの相関後Ｉ信号の
２乗と相関後Ｑ信号の２乗との和の平方根を求める。比
較回路19は、この相関結果を閾値20と比較し、閾値より
も大きい場合にフレームパルス（即ち、同期ワードの受
信時刻で“１"それ以外の受信時刻で“０"のパルス）を
出力する。

【００２０】同期回路の同期判定回路２は、このフレー
ムパルスが一定のフレーム周期で繰り返して出力される
とき、同期獲得を判定する。

【００２１】図４には、我々が先に提案した同期判定回
路を示している。この回路は、フレーム周期における同
一時刻のフレームパルスを加算する加算回路31と、加算
結果を格納するメモリ32と、メモリ32の格納・読出しア
ドレスを制御するアドレス制御回路34と、加算回路31の
出力した加算値と閾値36とを比較して同期獲得を判定す
る比較器35とを備えている。

【００２２】この回路に入力するフレームパルスは、受
信状態の劣化等がない理想的条件の下では、フレーム周
期（Ｎシンボル）毎に同一の時刻にフレームパルス発生
回路１から出力される。このフレームパルスが加算回路
31に入力するとき、アドレス制御回路34の制御の下に、
メモリ32に格納されている同一時刻における前回までの
加算結果33が加算回路31に読出され、加算回路31は、入
力したそれらの値を加算する。加算された値は、アドレ
ス制御回路34の指定するメモリ32のアドレスに格納され
る。

【００２３】アドレス制御回路34は、受信機の基準クロ
ック信号に同期してビット周期での動作を行ない、時刻
ｎＴ（ｎはシンボル番号で０≦ｎ≦Ｎ−１、Ｔはシンボ
ル間隔、但し、Ｎは１フレーム中の総シンボル数）にお
いてメモリ32のｎ番目の位置（アドレス）のデータを読
出して加算回路31に出力し、また、時刻ｎＴの加算結果
をメモリ32のｎ番目のアドレスに格納する。アドレス制
御回路34は、１シンボルが入力するごとにアドレスの指
定値を１ずつ加算し、アドレス値がＮ−１に達すると、
次に０に戻る。

【００２４】また、加算回路31の加算結果は比較器35に
も入力し、比較器35は、これを予め設定してある閾値36
と比較し、加算結果が閾値36よりも大きい場合には、同
期獲得と判定する。また、アドレス制御回路34は、同期
獲得したときのメモリ32のアドレスのアドレス初期値に
対する相対アドレスを固定位相差として出力する。

【００２５】一方、受信状態の劣化等がある場合には、
同期ワードの受信時刻に正しくフレームパルスが出力さ
れなかったり、同期ワードの受信時刻以外に誤ってフレ
ームパルスが出力されたりする。

【００２６】しかし、このような状況下でも、同期ワー
ドの受信時刻にフレームパルスが出力される確率は高
く、同期ワードの受信時刻以外にフレームパルスが誤っ
て出力される確率は低い。しかも、この誤ったフレーム
パルスは、ランダムに出力されるために、同期ワードの
受信時刻をフレーム周期（Ｎシンボル周期）で同期的に
加算していくことにより同期ワードを検出することが可
能となる。

【００２７】なお、ここでは、同期判定回路をハードウ
ェアのイメージで説明しているが、この動作をマイコン
やＤＳＰなどのソフトウェアによって実現する方が適し
ている。

【００２８】

【発明が解決しようとする課題】しかし、送信機のクロ
ックと受信機のクロックとの間に無視できない程の差が
あって、送信周波数と受信周波数とが異なる場合には、
先に述べたように、周波数オフセットの影響で、フレー
ムパルス発生回路１の絶対値回路18から出力される相関
結果が１よりも小さくなる。そのため比較回路20で相関
結果を的確に検出することができず、同期ワードの受信
時期に合わせてフレームパルスを発生することができな
くなる。その結果、同期判定回路での同期獲得の時期が
遅れ、同期装置の同期引込み性能が大きく劣化する。

【００２９】本発明は、こうした従来の問題点を解決す
るものであり、周波数オフセットの影響を除き、的確に
同期引き込みを実行することができる同期装置を提供す
ることを目的としている。

【００３０】

【課題を解決するための手段】そこで、本発明では、送
信フレームに含まれる同期シンボルを相関検出してフレ
ームパルスを発生するフレームパルス発生手段と、この
フレームパルスを同期加算して同期引込みを判定する同
期判定手段とを備える同期装置において、複数のフレー
ムパルス発生手段と、これらのフレームパルス発生手段
の各々に入力する受信信号の周波数をずらせるための位
相制御手段とを設け、複数のフレームパルス発生手段か
ら出力されたフレームパルスの同期加算を同期判定手段
に行なわせている。

【００３１】また、同期引込み時の同期判定手段にフレ
ームパルスを出力したフレームパルス発生手段に設定さ
れている周波数ずれの大きさから周波数オフセットを推
定する周波数オフセット推定手段を設けている。

【００３２】

【作用】そのため、周波数オフセットが存在する場合で
も、同期ワードを受信したときには、複数のフレームパ
ルス発生手段のいずれかで同期ワードを相関検出してフ
レームパルスを発生することができる。従って、同期判
定手段では、そのフレームパルスを同期加算することに
よって、短時間で同期獲得を判定することができる。

【００３３】また、同期獲得の判定があったときに同期
判定手段にフレームパルスを供給していたフレームパル
ス発生手段を知ることによって、そのフレームパルス発
生手段に設定されている周波数ずれの符号反転した値を
周波数オフセットとして推定することができる。

【００３４】

【実施例】

（第１実施例）第１実施例の同期装置は、図１に示すよ
うに、発振器Ａを使って受信信号の周波数を△ｆだけず
らす位相制御回路Ａ41と、発振器Ｂを使って受信信号の
周波数を−△ｆだけずらす位相制御回路Ｂ42と、周波数
を△ｆだけずらした受信信号と同期ワードとの相関結果
に基づいてフレームパルスを発生するフレームパルス発
生回路Ａ43と、周波数をずらしていない受信信号と同期
ワードとの相関結果に基づいてフレームパルスを発生す
るフレームパルス発生回路Ｂ44と、周波数を−△ｆだけ
ずらした受信信号と同期ワードとの相関結果に基づいて
フレームパルスを発生するフレームパルス発生回路Ｃ45
と、１シンボルを受信する毎に三つのフレームパルス発
生回路43〜45の各出力を順次切換えて出力する切換器46
と、入力するフレームパルスを用いて同期獲得を行なう
同期判定回路47とを備えている。

【００３５】また、位相制御回路41、42は、図２に示す
ように、受信Ｉ信号と発振器の出力とを乗算する乗算器
51と、発振器の出力の位相をπ／２変更するπ／２位相
器55と、受信Ｑ信号とπ／２位相器55の出力とを乗算す
る乗算器52と、乗算器51の出力から乗算器52の出力を減
算して位相制御後Ｉ信号を出力する加算器56と、受信Ｉ
信号とπ／２位相器55の出力とを乗算する乗算器53と、
受信Ｑ信号と発振器の出力とを乗算する乗算器54と、乗
算器53の出力と乗算器54の出力とを加算して位相制御後
Ｑ信号を出力する加算器57とを備えている。

【００３６】この位相制御回路41、42の動作を、まず数
式を用いて説明する。入力信号は、同相成分であるＩ信
号と直交成分であるＱ信号とを含み、式（６）のように
表わせる。Ｒ＝Ｉ＋ｊＱ（６）

【００３７】この信号の周波数を位相制御回路ＡでΔｆ
だけずらすと、信号が式（７）のように変化する。Ｒ₊ ＝（Ｉ＋ｊＱ）ｅｘｐ（ｊ２πΔｆ）＝Ｉｃｏｓ（２πΔｆ）−Ｑｓｉｎ（２πΔｆ）＋ｊ｛Ｉｓｉｎ（２πΔｆ）＋Ｑｃｏｓ（２πΔｆ）｝ ≡Ｉ₊＋ｊＱ₊ （７）

【００３８】位相制御回路Ａ41には、発振器Ａからｃｏ
ｓ（２πΔｆ）が入力する。これを受けて乗算器51はＩ
ｃｏｓ（２πΔｆ）を出力し、乗算器52はＱｓｉｎ（２
πΔｆ）を、乗算器53はＩｓｉｎ（２πΔｆ）を、ま
た、乗算器54はＱｃｏｓ（２πΔｆ）を出力する。従っ
て、加算器56からは、Ｉｃｏｓ（２πΔｆ）−Ｑｓｉｎ
（２πΔｆ）が出力され、加算器57からは、Ｉｓｉｎ
（２πΔｆ）＋Ｑｃｏｓ（２πΔｆ）が出力される。こ
の加算器56の出力はＩ₊ に相当し、また、加算器57の出
力はＱ₊ に相当するから、位相制御回路Ａ41が受信信号
Ｒの周波数をΔｆだけずらした信号Ｒ₊ を出力している
ことが解る。

【００３９】同様に、位相制御回路Ｂ42からは、受信信
号Ｒの周波数を−Δｆだけずらした次式（８）で表され
る信号Ｒ_- が出力される。Ｒ_- ＝（Ｉ＋ｊＱ）ｅｘｐ（−ｊ２πΔｆ）＝Ｉｃｏｓ（−２πΔｆ）−Ｑｓｉｎ（−２πΔｆ）＋ｊ｛Ｉｓｉｎ（−２πΔｆ）＋Ｑｃｏｓ（−２πΔｆ）｝ ≡Ｉ_-＋ｊＱ_-

【００４０】フレームパルス発生回路43〜45は、先に説
明した図５の構成を備え、また、その中の相関器は図６
の構成を備えている。フレームパルス発生回路Ａ43は、
位相制御回路Ａ41から出力された信号Ｒ₊ を基にフレー
ムパルスを発生し、フレームパルス発生回路Ｂ44は、受
信信号Ｒを基にフレームパルスを発生し、また、フレー
ムパルス発生回路Ｃ45は、位相制御回路Ｂ42から出力さ
れた信号Ｒ_- を基にフレームパルスを発生する。

【００４１】切換器46は、１シンボルを受信するごと
に、各フレームパルス発生回路43〜45の出力を順番に同
期判定回路47に送り、同期判定回路47は、１シンボルを
受信するごとに３回の同期判定処理を行なう。この同期
判定回路47には、先に説明した図４の回路を使用する。

【００４２】時刻ｎＴ（ｎはシンボル番号で０≦ｎ≦Ｎ
−１、Ｔはシンボル間隔、但し、Ｎは１フレーム中の総
シンボル数）において１シンボルを受信したとき、各フ
レームパルス発生回路43〜45は、同期ワードとの相関を
検出していれば“１”、それ以外では“０”のフレーム
パルスを出力する。切換器46は、まずフレームパルス発
生回路Ａ43から出力されたフレームパルスを同期判定回
路47の加算回路31に送り、このときメモリ32のｎ番目の
アドレスのデータが加算回路31に読出される。加算回路
31は、これらの値を加算し、加算値はメモリ32のｎ番目
のアドレスに格納され、同時に比較回路35に出力され
る。

【００４３】次に、切換器46は、フレームパルス発生回
路Ｂ44から出力されたフレームパルスを同期判定回路47
の加算回路31に送る。このときにも加算回路31にはメモ
リ32のｎ番目のアドレスのデータが読出され、加算回路
31はそれらの値を加算し、加算値はメモリ32のｎ番目の
アドレスに格納され、また、同時に比較回路35に出力さ
れる。

【００４４】続いて、切換器46は、フレームパルス発生
回路Ｃ45から出力されたフレームパルスを同期判定回路
47の加算回路31に送り、加算回路31は、同じ様に、これ
をメモリ32のｎ番目のアドレスのデータに加算し、この
加算値がメモリ32のｎ番目のアドレスに格納され、ま
た、同時に比較回路35に出力される。

【００４５】比較回路35は、この過程で、入力する加算
値が閾値36を超えると、同期獲得したものと判定する。
このとき、アドレス制御回路34は、同期獲得時のメモリ
32の相対アドレスを固定位相差として出力する。

【００４６】このように第１実施例の同期装置では、１
シンボルを受信したとき、複数のフレームパルス発生回
路43〜45により、その受信信号とその受信信号の周波数
を△ｆ及び−△ｆだけずらした信号との３種類の信号に
基づくフレームパルスが発生され、それらのフレームパ
ルスのいずれもがフレーム周期（Ｎシンボル）の同一の
時刻の加算値として同期加算される。

【００４７】従って、同期ワードの受信時には、周波数
オフセットが存在する場合であっても、いずれかのフレ
ームパルス発生回路43〜45からは“１”のフレームパル
スが発生されるので、フレーム周期の同一時刻における
同期加算値はフレームごとに着実に増加し、同期判定回
路47の比較回路35において、短時間で同期獲得を判定す
ることができる。

【００４８】なお、周波数オフセットの補正のために
は、フレームパルス発生回路内に周波数オフセット補正
回路を持たせる構成も考えられるが、同期ワード等を用
いた周波数オフセット補正では、補正し得るオフセット
の周波数範囲（周波数オフセットの引込み幅）が一般的
に狭いという欠点がある。これに対して、実施例の同期
装置では、入力信号の中心周波数からのずれを適宜設定
することにより周波数オフセットの引込み幅を大きく広
げることが可能であり、広い範囲の周波数オフセットが
存在する場合でも、的確に同期を獲得することができ
る。

【００４９】また、フレームパルス発生回路43〜45の発
生したフレームパルスを使って、ＰＬＬ（Ｐｈａｓｅ
ＬｏｃｋｅｄＬｏｏｐ）により同期引込みを行なうこ
とも考えられるが、そうした場合、各フレームパルス発
生回路に対応して設けた３つのＰＬＬ回路の内、どれが
正しい同期であるかを判定することが非常に困難にな
る。そのため、同期判定回路は、実施例の同期装置のよ
うに、フレームパルスの同期加算によって同期引き込み
の判定を行なうことが必要である。

【００５０】この実施例では、位相制御回路を２個用い
ているが、この個数は処理量とハードウェア規模の増大
とが許容できるならばいくつにしてもよい。

【００５１】（第２実施例）第２実施例の同期装置は、
周波数オフセットの推定値を出力できるように構成して
いる。

【００５２】この装置は、図３に示すように、同期引込
み時の切換器46の状態から周波数オフセットを推定する
周波数オフセット推定回路48を備えている。その他の構
成は、第１実施例の装置（図１）と変わりがない。

【００５３】この装置では、同期判定回路47が同期引込
みと判定したとき、同期判定回路47から周波数オフセッ
ト推定回路48に入力する信号が“１”に変わる。このと
き周波数オフセット推定回路48は、その時刻に切換器46
が選択しているフレームパルス発生回路43〜45の種類か
ら周波数オフセットの推定値を求め、周波数オフセット
粗推定結果として出力する。この推定値は、切換器46が
フレームパルス発生回路Ａ43を選択している場合には、
発振器Ａの周波数の符号を反転した値（−ΔｆＨｚ）で
あり、フレームパルス発生回路Ｂ44を選択している場合
には、（０Ｈｚ）であり、また、フレームパルス発生回
路Ｃ45を選択している場合には、発振器Ｂの周波数の符
号を反転した値（ΔｆＨｚ）である。

【００５４】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の同期装置は、周波数オフセットの影響を受
けずに同期を獲得することができる。

【００５５】また、この周波数オフセットの引込み幅を
大きく広げることが可能である。

【００５６】また、それと共に周波数オフセットの大凡
の値を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例における同期装置の構成を
示すブロック図、

【図２】第１実施例の同期装置の位相制御回路の構成を
示すブロック図、

【図３】本発明の第２実施例における同期装置の構成を
示すブロック図、

【図４】同期装置における同期判定回路の構成を示すブ
ロック図、

【図５】同期装置におけるフレームパルス発生回路の構
成を示すブロック図、

【図６】フレームパルス発生回路における相関回路の構
成を示すブロック図、

【図７】送信信号のフレームフォーマット、

【図８】従来の同期装置の構成を示すブロック図であ
る。

【符号の説明】

１フレームパルス発生回路２同期判定回路 11、12 シフトレジスタ 13、14、15 相関器 16、17、25、26、31 加算回路 18 絶対値回路 19、35 比較回路 20、36 閾値 21〜24、51〜54 乗算器 32 メモリ 34 アドレス制御回路 41、42 位相制御回路 43、44、45 フレームパルス発生回路 46 切換器 47 同期判定回路 48 周波数オフセット推定回路 55 π／２位相器 56、57 加算器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−248651（ＪＰ，Ａ) 特開平５−37511（ＪＰ，Ａ) 特開平６−69974（ＪＰ，Ａ) 特開平６−120992（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H04L 27/00

Claims

(57)【特許請求の範囲】

【請求項１】送信フレームに含まれる同期シンボルを
相関検出してフレームパルスを発生するフレームパルス
発生手段と、前記フレームパルスを同期加算して同期引
込みを判定する同期判定手段とを備える同期装置におい
て、複数の前記フレームパルス発生手段と、該フレームパルス発生手段の各々に入力する受信信号の
周波数をずらせるための位相制御手段とを設け、前記複
数のフレームパルス発生手段から出力されたフレームパ
ルスの同期加算を前記同期判定手段に行なわせることを
特徴とする同期装置。
【請求項２】同期引込み時の前記同期判定手段にフレ
ームパルスを出力した前記フレームパルス発生手段に設
定されている周波数ずれの大きさから周波数オフセット
を推定する周波数オフセット推定手段を設けたことを特
徴とする請求項１に記載の同期装置。