JP3087847B1 - Method and apparatus for manufacturing electron source and method for manufacturing image forming apparatus - Google Patents

Method and apparatus for manufacturing electron source and method for manufacturing image forming apparatus

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JP3087847B1
JP3087847B1 JP8048899A JP8048899A JP3087847B1 JP 3087847 B1 JP3087847 B1 JP 3087847B1 JP 8048899 A JP8048899 A JP 8048899A JP 8048899 A JP8048899 A JP 8048899A JP 3087847 B1 JP3087847 B1 JP 3087847B1
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Abstract

【要約】 【課題】行列状に配置された複数の導電部材それぞれに
印加される電圧の差を緩和する。 【解決手段】バッファアンプ107によって電位が印加
されて表面伝導型放出素子基板101の列配線に電位が
印加され、ライン選択回路102により選択されたの1
行の行配線に電位が印加される。これにより、選択され
た1列の導電部材の両端に生じる電位差で、その導電部
材が活性化される。その際、制御回路106は活性化の
進捗をモニタ回路103で監視し、電位分布発生回路1
08によって、各導電部材による行配線の電位の降下に
見合った列配線電位が与えられる。
An object of the present invention is to reduce a difference between voltages applied to a plurality of conductive members arranged in a matrix. A potential is applied to a column wiring of a surface conduction electron-emitting device substrate by applying a potential by a buffer amplifier, and a potential is selected by a line selection circuit.
A potential is applied to the row wiring of the row. Thus, the conductive member is activated by the potential difference generated at both ends of the selected row of conductive members. At this time, the control circuit 106 monitors the progress of the activation by the monitor circuit 103, and the potential distribution generation circuit 1
08 gives a column wiring potential commensurate with the drop in the potential of the row wiring due to each conductive member.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、電子源及びその応
用である画像形成装置、より詳しくは表面伝導型放出素
子を多数個備える電子源及びその製造方法と装置に関す
るものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electron source and an image forming apparatus to which the electron source is applied, and more particularly, to an electron source having a large number of surface conduction electron-emitting devices and a method and apparatus for manufacturing the same.

【0002】[0002]

【従来技術】従来、電子放出素子として熱陰極素子と冷
陰極素子の2種類が知られている。このうち冷陰極素子
では、たとえば電界放出型素子(以下FE型と記す)
や、金属/絶縁層/金属型放出素子(以下MIM型と記
す)や、表面伝導型放出素子などが知られている。
2. Description of the Related Art Conventionally, two types of electron emitting devices, a hot cathode device and a cold cathode device, are known. Among them, a cold cathode device is, for example, a field emission device (hereinafter referred to as an FE type).
Also, a metal / insulating layer / metal type emission device (hereinafter referred to as MIM type), a surface conduction type emission device, and the like are known.

【0003】FE型の例としては、たとえば、W.P.
Dyke&W.W.Dolan,”Field emi
ssion”,Advance in Electro
nPhysics,8,89(1956)や、あるい
は、C.A.Spindt,”Physicalpro
perties of thin−film fiel
emission cathodes with
molybdenium cones”,J.App
l.Phys.,47,5248(1976)などが知
られている。
[0003] As an example of the FE type, for example, W.M. P.
Dyke & W. W. Dolan, " Field Emi
session ", Advance in Electro
nPhysics, 8, 89 (1956) or C.I. A. Spindt, "Physicalpro
parties of thin-film field
de emission cathodes with
molybdenium cones ", J. App.
l. Phys. , 47, 5248 (1976).

【0004】また、MIM型の例としては、たとえば、
C.A.Mead,”Operationof tun
nel−emission Devices,J.Ap
pl.Phys.,32,646(1961)などが知
られている。
As an example of the MIM type, for example,
C. A. Mead, “Operation of tun
nel-emission Devices, J. et al. Ap
pl. Phys. , 32, 646 (1961).

【0005】また、表面伝導型放出素子としては、たと
えば、M.I.Elinson,Radio Eng.
Electron Phys.,10,1290,(1
965)や、後述する他の例が知られている。
[0005] As a surface conduction type emission element, for example, M.I. I. Elinson, Radio Eng.
Electron Phys. , 10, 1290, (1
965) and other examples described later.

【0006】表面伝導型放出素子は、基板上に形成され
た小面積の薄膜に、膜面に平行に電流を流すことにより
電子放出が生ずる現象を利用するものである。この表面
伝導型放出素子としては、前記エリンソン等によるSn
O2 薄膜を用いたものの他に、Au薄膜によるもの
[G.Dittmer:”Thin Solid Fi
lms”,9,317(1972)]や、In23/S
nO2薄膜によるもの[M.Hartwell and
C.G.Fonstad:”IEEE Trans.
ED Conf.”,519(1975)]や、カーボ
ン薄膜によるもの[荒木久 他:真空、第26巻、第1
号、22(1983)]等が報告されている。
[0006] The surface conduction electron-emitting device utilizes a phenomenon in which an electron is emitted when a current flows in a small-area thin film formed on a substrate in parallel with the film surface. As this surface conduction type emission element, Sn described by Elinson et al.
In addition to those using an O2 thin film, those using an Au thin film [G. Dittmer: "Thin Solid Fi
lms ", 9,317 (1972)] and In 2 O 3 / S
nO 2 thin film [M. Hartwell and
C. G. FIG. Fonstad: "IEEE Trans.
ED Conf. , 519 (1975)] and those using carbon thin films [Hisashi Araki et al .: Vacuum, Vol. 26, No. 1
No. 22 (1983)].

【0007】これらの表面伝導型放出素子の素子構成の
典型的な例として、図36に前述のM.Hartwel
lらによる素子の平面図を示す。同図において、300
1は基板で、3004はスパッタで形成された金属酸化
物よりなる導電性薄膜である。導電性薄膜3004は図
示のようにH字形の平面形状に形成されている。該導電
性薄膜3004に後述の通電フォーミングと呼ばれる通
電処理を施すことにより、電子放出部3005が形成さ
れる。図中の間隔Lは、0.5〜1[mm],Wは、
0.1[mm]で設定されている。尚、図示の便宜か
ら、電子放出部3005は導電性薄膜3004の中央に
矩形の形状で示したが、これは模式的なものであり、実
際の電子放出部の位置や形状を忠実に表現しているわけ
ではない。
As a typical example of the device configuration of these surface conduction electron-emitting devices, FIG. Hartwel
1 shows a plan view of an element according to the present invention. In FIG.
Reference numeral 1 denotes a substrate, and reference numeral 3004 denotes a conductive thin film made of a metal oxide formed by sputtering. The conductive thin film 3004 is formed in an H-shaped planar shape as shown. An electron emission portion 3005 is formed by performing an energization process called energization forming described later on the conductive thin film 3004. The interval L in the figure is 0.5 to 1 [mm], and W is
It is set at 0.1 [mm]. In addition, for convenience of illustration, the electron emitting portion 3005 is shown in a rectangular shape at the center of the conductive thin film 3004, but this is a schematic one, and the position and shape of the actual electron emitting portion are faithfully represented. Not necessarily.

【0008】M.Hartwellらによる素子をはじ
めとして上述の表面伝導型放出素子においては、電子放
出を行う前に導電性薄膜3004に通電フォーミングと
呼ばれる通電処理を施すことにより電子放出部3005
を形成するのが一般的であった。すなわち、通電フォー
ミングとは、前記導電性薄膜3004の両端に一定の直
流電圧、もしくは、例えば1V/分程度の非常にゆっく
りとしたレートで昇圧する直流電圧を印加して通電し、
導電性薄膜3004を局所的に破壊もしくは変形もしく
は変質せしめ、電気的に高抵抗な状態の電子放出部30
05を形成することである。尚、局所的に破壊もしくは
変形もしくは変質した導電性薄膜3004の一部には、
亀裂が発生する。前記通電フォーミング後に導電性薄膜
3004に適宜の電圧を印加した場合には、前記亀裂付
近において電子放出が行われる。
M. In the above-described surface conduction electron-emitting device including the device by Hartwell et al., The electron-emitting portion 3005 is formed by subjecting the conductive thin film 3004 to an energization process called energization forming before electron emission.
It was common to form That is, the energization forming means energizing by applying a constant DC voltage to both ends of the conductive thin film 3004, or a DC voltage which is boosted at a very slow rate of, for example, about 1 V / min.
The electron emitting portion 30 in a state where the conductive thin film 3004 is locally destroyed, deformed or deteriorated, and is in an electrically high resistance state.
05 is formed. Note that a part of the conductive thin film 3004 that has been locally broken, deformed, or altered includes
Cracks occur. When an appropriate voltage is applied to the conductive thin film 3004 after the energization forming, electron emission is performed in the vicinity of the crack.

【0009】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積にわたり多数の素
子を形成できる利点がある。そこで、たとえば本出願人
による特開昭64−31332において開示されるよう
に、多数の素子を配列して駆動するための方法が研究さ
れている。
The above surface conduction electron-emitting device has an advantage that a large number of devices can be formed over a large area because the structure is simple and the production is easy. Therefore, for example, as disclosed in Japanese Patent Application Laid-Open No. 64-31332 by the present applicant, a method for arranging and driving a large number of elements has been studied.

【0010】また、表面伝導型放出素子の応用について
は、たとえば、画像表示装置、画像記録装置などの画像
形成装置や、荷電ビーム源、等が研究されている。
As for applications of the surface conduction electron-emitting device, for example, image forming devices such as image display devices and image recording devices, and charged beam sources have been studied.

【0011】特に、画像表示装置への応用としては、た
とえば本出願人によるUSP5,066,883や特開
平2−257551において開示されているように、表
面伝導型放出素子と電子ビームの照射により発光する蛍
光体とを組み合わせて用いた画像表示装置が研究されて
いる。表面伝導型放出素子と蛍光体とを組み合わせて用
いた画像表示装置は、従来の他の方式の画像表示装置よ
りも優れた特性が期待されている。たとえば、近年普及
してきた液晶表示装置と比較しても、自発光型であるた
めバックライトを必要としない点や、視野角が広い点が
優れていると言える。
In particular, as an application to an image display device, as disclosed in US Pat. No. 5,066,883 by the present applicant and Japanese Patent Application Laid-Open No. 2-257551, a surface conduction electron-emitting device emits light by irradiation with an electron beam. An image display device using a combination of a phosphor and a phosphor has been studied. An image display device using a combination of a surface conduction electron-emitting device and a phosphor is expected to have better characteristics than other conventional image display devices. For example, compared to a liquid crystal display device that has become widespread in recent years, it can be said that it is superior in that it does not require a backlight because it is a self-luminous type and that it has a wide viewing angle.

【0012】また、背景となる技術として、特開平7−
176265号及び特開平8−248920号がある。
As a background art, Japanese Patent Application Laid-Open No.
176265 and JP-A-8-248920.

【0013】[0013]

【発明が解決しようとする課題】本願に関わる発明の課
題は、より好適な電子源の製造方法の実現、もしくは画
像形成装置の製造方法の実現、もしくは電子源の製造装
置の実現である。
An object of the present invention according to the present invention is to realize a more preferable method of manufacturing an electron source, a method of manufacturing an image forming apparatus, or a method of manufacturing an electron source.

【0014】[0014]

【課題を解決するための手段】上記課題を解決するため
に本発明は次のような構成からなる。すなわち、複数の
行配線と、前記行配線とともにマトリクスを構成する複
数の列配線と、それぞれが前記行配線の一つと前記列配
線の一つとに接続される複数の電子放出素子を有する電
子源の製造方法であって、前記複数の行配線の内の選択
された行配線に印加する電位により前記電子放出素子の
一部となる導電部材の第1の部分に印加される第1電位
と、前記複数の列配線のそれぞれに印加する電位により
前記電子放出素子の一部となる前記導電部材の第2の部
分に印加される第2電位とにより、前記選択された行配
線に接続される複数の導電部材のそれぞれに電圧を印加
する工程を有し、前記電圧を印加する工程は、前記選択
された行配線に接続される前記複数の導電部材のそれぞ
れの前記第1の部分における前記第1電位の違いによ
る、前記選択された行配線に接続される複数の導電部材
のそれぞれに印加される前記電圧の差を緩和するよう
に、前記複数の列配線のそれぞれに印加する電位 を、前
記複数の導電部材のそれぞれの前記第2の部分に接続さ
れた列配線に流れる電流の変化に応じて変更する。更に
好ましくは、前記電圧を印加する工程において、前記複
数の行配線のうちの選択されていない行配線である非選
択行配線に、前記複数の列配線のそれぞれに印加される
電位との電位差により前記非選択行配線に流れる電流を
抑制する電位を印加する。更に好ましくは、前記非選択
行配線の電位が、前記複数の列配線のそれぞれに印加さ
れる電位の最大値と最小値の間の電位となるように設定
される。更に好ましくは、前記選択される行配線を順次
切替えて、前記電圧を印加する工程を行う。更に好まし
くは、前記選択された行配線に接続される前記導電部材
への前記電圧を印加する工程を終了した後、前記複数の
行配線の他の行配線を選択する。更に好ましくは、前記
複数の行配線の内のある行配線を選択し、当該選択され
た行配線に接続される前記導電部材に、前記電圧を時間
間隔を空けて印加することによって前記電圧を印加する
工程を行い、前記時間間隔の間に、他の行配線を選択し
て、当該他の行配線に接続される前記導電部材に対して
前記電圧を印加する工程を行う。更に好ましくは、電子
源と、該電子源から照射される電子によって画像を形成
する。あるいは、上記電子源の製造方法によって電子源
を製造する工程と、前記電子源と前記画像形成部材とを
組み合わせる工程とを有することを特徴とする画像形成
装置の製造方法。
To solve the above-mentioned problems, the present invention has the following arrangement. That is, multiple
A row wiring and a plurality of rows forming a matrix together with the row wiring.
Number of column wires, each one of the row wires and the column wires
An electrode having a plurality of electron-emitting devices connected to one of the wires
A method of manufacturing a slave source, comprising selecting one of the plurality of row wirings.
Of the electron-emitting device according to the potential applied to the row wiring.
A first potential applied to a first portion of the conductive member being a part
And a potential applied to each of the plurality of column wirings.
A second part of the conductive member that becomes a part of the electron-emitting device
And the second potential applied to the selected row arrangement.
Apply voltage to each of multiple conductive members connected to the wire
The step of applying the voltage includes the step of selecting
Of each of the plurality of conductive members connected to the set row wiring
Due to the difference of the first potential in the first portion.
A plurality of conductive members connected to the selected row wiring
To reduce the difference between the voltages applied to each of the
To the potential applied to each of the plurality of column wirings, before
The plurality of conductive members are connected to the respective second portions.
It changes according to the change in the current flowing through the column wiring. Further
Preferably, in the step of applying the voltage,
Unselected row wirings out of the number of row wirings
Applied to each of the plurality of column wirings to the selected row wiring
The current flowing through the unselected row wiring due to the potential difference from the potential
Apply the potential to suppress. More preferably, the non-selection
The potential of the row wiring is applied to each of the plurality of column wirings.
Set to be between the maximum and minimum potentials
Is done. More preferably, the selected row wirings are sequentially
Then, the step of applying the voltage is performed. More preferred
Or the conductive member connected to the selected row wiring
After the step of applying the voltage to the plurality of
Select another row wiring. More preferably, the
Select a row wiring among a plurality of row wirings, and select the selected row wiring.
The voltage is applied to the conductive member connected to the
Apply the voltage by applying at intervals
Performing the steps, and selecting another row wiring during the time interval.
With respect to the conductive member connected to the other row wiring.
The step of applying the voltage is performed. More preferably, electronic
Forms an image with a source and electrons emitted from the electron source
I do. Alternatively, the electron source is manufactured according to the method for manufacturing the electron source.
Manufacturing the electron source and the image forming member
Image forming comprising the steps of combining
Device manufacturing method.

【0015】[0015]

【発明の実施の形態】以下ではより具体的な課題を説明
する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS More specific problems will be described below.

【0016】発明者らは、上記従来技術に記載したもの
をはじめとして、さまざまな材料、製法、構造の表面伝
導型放出素子を試みてきた。さらに、多数の表面伝導型
放出素子を配列したマルチ電子ビーム源、ならびにこの
マルチ電子ビーム源を応用した画像表示装置について研
究を行ってきた。
The inventors have tried surface conduction type emission devices of various materials, manufacturing methods and structures, including those described in the above-mentioned prior art. Furthermore, research has been conducted on a multi-electron beam source in which a number of surface conduction electron-emitting devices are arranged, and on an image display device using the multi-electron beam source.

【0017】発明者らは、たとえば図37に示す電気的
な配線方法によるマルチ電子ビーム源を試みてきた。す
なわち、表面伝導型放出素子を2次元的に多数個配列
し、これらの素子を図示のようにマトリクス状に配線し
たマルチ電子ビーム源である。
The inventors have tried a multi-electron beam source by an electric wiring method shown in FIG. 37, for example. That is, it is a multi-electron beam source in which a large number of surface conduction emission devices are two-dimensionally arranged and these devices are wired in a matrix as shown in the figure.

【0018】図中、4001は表面伝導型放出素子を模
式的に示したもの、4002は行方向配線、4003は
列方向配線である。行方向配線4002および列方向配
線4003は、実際には有限の電気抵抗を有するもので
あるが、図においては配線抵抗4004および4005
として示されている。上述のような配線方法を、単純マ
トリクス配線と呼ぶ。
In the figure, 4001 schematically shows a surface conduction electron-emitting device, 4002 shows a wiring in a row direction, and 4003 shows a wiring in a column direction. The row wiring 4002 and the column wiring 4003 actually have a finite electric resistance, but in the figure, the wiring resistances 4004 and 4005
It is shown as The above-described wiring method is called simple matrix wiring.

【0019】なお、図示の便宜上、6×6のマトリクス
で示しているが、マトリクスの規模はむろんこれに限っ
たわけではなく、たとえば画像表示装置用のマルチ電子
ビーム源の場合には、所望の画像表示を行うのに足りる
だけの素子を配列し配線するものである。
Although a 6 × 6 matrix is shown for convenience of illustration, the size of the matrix is not limited to this. For example, in the case of a multi-electron beam source for an image display device, a desired image is displayed. Elements that are sufficient for displaying are arranged and wired.

【0020】表面伝導型放出素子を単純マトリクス配線
したマルチ電子ビーム源においては、所望の電子ビーム
を出力させるため、行方向配線4002および列方向配
線4003に適宜の電気信号を印加する。たとえば、マ
トリクスの中の任意の1行の表面伝導型放出素子を駆動
するには、選択する行の行方向配線4002には選択電
位Vsを印加し、同時に非選択の行の行方向配線400
2には非選択電位Vnsを印加する。これと同期して列
方向配線4003に電子ビームを出力するための駆動電
位Veを印加する。この方法によれば、配線抵抗400
4および4005による電位降下を無視すれば、選択す
る行の表面伝導型放出素子には、Ve−Vsの電圧が印
加され、また非選択行の表面伝導型放出素子にはVe−
Vnsの電圧が印加される。Ve,Vs,Vnsを適宜
の大きさの電位にすれば選択する行の表面伝導型放出素
子だけから所望の強度の電子ビームが出力されるはずで
あり、また列方向配線の各々に異なる駆動電位Veを印
加すれば、選択する行の素子の各々から異なる強度の電
子ビームが出力されるはずである。また、表面伝導型放
出素子の応答速度は高速であるため、駆動電位Veを印
加する時間の長さを変えれば、電子ビームが出力される
時間の長さも変えることができるはずである。
In a multi-electron beam source in which surface conduction electron-emitting devices are arranged in a simple matrix, an appropriate electric signal is applied to the row wiring 4002 and the column wiring 4003 in order to output a desired electron beam. For example, to drive a surface conduction electron-emitting device of an arbitrary row in a matrix, a selection potential Vs is applied to a row-directional wiring 4002 of a selected row, and at the same time, a row-directional wiring 400 of an unselected row is applied.
2 is applied with a non-selection potential Vns. In synchronization with this, a driving potential Ve for outputting an electron beam is applied to the column wiring 4003. According to this method, the wiring resistance 400
If the potential drops due to 4 and 4005 are neglected, a voltage of Ve-Vs is applied to the surface conduction type emission elements of the selected row, and Ve-Vs is applied to the surface conduction type emission elements of the non-selected rows.
A voltage of Vns is applied. If Ve, Vs, and Vns are set to potentials of appropriate magnitudes, an electron beam of a desired intensity should be output only from the surface conduction electron-emitting device of the selected row, and different drive potentials are applied to each of the column wirings. If Ve is applied, each of the elements in the selected row should output a different intensity electron beam. In addition, since the response speed of the surface conduction electron-emitting device is high, if the length of time for applying the driving potential Ve is changed, the length of time for outputting the electron beam should be changed.

【0021】したがって、表面伝導型放出素子を単純マ
トリクス配線したマルチ電子ビーム源にはいろいろな用
途が考えられており、たとえば画像情報に応じた電圧信
号を適宜印加すれば、画像表示装置用の電子源として応
用できるものと期待される。
Therefore, various uses are considered for a multi-electron beam source in which surface conduction type emission elements are arranged in a simple matrix. For example, if a voltage signal corresponding to image information is appropriately applied, an electron for an image display device can be obtained. It is expected to be applicable as a source.

【0022】一方、発明者らは表面伝導型放出素子の特
性を改善するための研究を鋭意行った結果、製造工程に
おいて通電活性化処理を行うことが効果的であることを
見いだした。
On the other hand, the present inventors have intensively studied to improve the characteristics of the surface conduction electron-emitting device, and as a result, have found that it is effective to carry out the activation process in the manufacturing process.

【0023】すでに述べたように、表面伝導型放出素子
の電子放出部を形成する際には、導電性薄膜に電流を流
して該薄膜を局所的に破壊もしくは変形もしくは変質さ
せて亀裂を形成する処理(通電フォーミング処理)を行
う。この後さらに通電活性化処理を行うことにより電子
放出特性を大幅に改善することが可能である。
As described above, when forming the electron-emitting portion of the surface conduction electron-emitting device, a current is applied to the conductive thin film to locally break, deform, or alter the thin film, thereby forming a crack. Processing (energization forming processing) is performed. Thereafter, by further performing the activation process, it is possible to greatly improve the electron emission characteristics.

【0024】すなわち、通電活性化処理とは通電フォー
ミング処理により形成された電子放出部に適宜の条件で
通電を行って、その近郷に炭素もしくは炭素化合物とい
った堆積物を堆積せしめる処理のことである。たとえ
ば、適宜の分圧の有機物が存在し、全圧が10のマイナ
ス4乗乃至10のマイナス5乗[torr]の真空雰囲
気中において、電圧パルスを定期的に印加することによ
り、電子放出部の近傍に単結晶グラファイト、多結晶グ
ラファイト、非晶質カーボン、のいずれかか、もしくは
その混合物を500[オングストローム]以下の膜厚で
堆積させる。ただし、この条件はほんの一例であって、
表面伝導型放出素子の材質や形状により適宜変更される
べきであるのは言うまでもない。
That is, the energization activation process is a process of energizing the electron-emitting portion formed by the energization forming process under appropriate conditions to deposit a deposit such as carbon or a carbon compound in the neighborhood. For example, by applying a voltage pulse periodically in a vacuum atmosphere in which an organic substance having an appropriate partial pressure is present and the total pressure is 10 −4 to 10 −5 [torr], the electron emission portion In the vicinity, any one of single crystal graphite, polycrystal graphite, amorphous carbon, or a mixture thereof is deposited to a thickness of 500 [Å] or less. However, this condition is just one example.
Needless to say, it should be appropriately changed depending on the material and the shape of the surface conduction electron-emitting device.

【0025】この様な処理を行うことにより、通電フォ
ーミング直後と比較して、同じ印加電圧における放出電
流を典型的には100倍以上増加させることが可能であ
る。(なお、通電活性化終了後には、真空雰囲気中の有
機物の分圧を低減させるのが望ましい。)したがって、
上述の多数の表面伝導型放出素子を単純マトリクス配線
したマルチ電子ビーム源を製造する際においても、各素
子に通電活性化処理を行うことが望ましい。
By performing such processing, the emission current at the same applied voltage can be typically increased by 100 times or more as compared with immediately after the energization forming. (After the activation is completed, it is desirable to reduce the partial pressure of the organic substance in the vacuum atmosphere.)
When manufacturing a multi-electron beam source in which a large number of the above-described surface conduction electron-emitting devices are wired in a simple matrix, it is desirable to carry out an activation process for each device.

【0026】このように、製造工程において通電による
フォーミングにより高抵抗化処理及び通電活性化処理を
行う表面伝導型放出素子を画像形成装置に応用する場合
には、以下のような問題があった。製造工程における通
電活性化処理の問題点について以下に説明する。
As described above, when a surface conduction electron-emitting device that performs a resistance increasing process and an energizing activation process by energizing forming in a manufacturing process is applied to an image forming apparatus, there are the following problems. The problem of the activation process in the manufacturing process will be described below.

【0027】表面伝導型放出素子を応用した各種画像形
成パネルに於いては、当然のことながら高品位・高精細
な画像が望まれる。これを実現するには、例えば単純マ
トリクス配線された多数の表面伝導型電子放出素子を用
いる。このため、行及び列の数が数百〜数千にも達する
非常に多くの素子配列が必要となり、かつ各表面伝導型
放出素子の素子特性が均一であることが望まれる。さら
に、実際に高品位・高精細な各種画像形成パネルを作製
するためには多数の表面伝導型放出素子を均一に作製す
る必要がある。
In various image forming panels to which the surface conduction electron-emitting device is applied, naturally, high-quality and high-definition images are desired. In order to realize this, for example, a large number of surface conduction electron-emitting devices wired in a simple matrix are used. For this reason, a very large number of element arrangements requiring several hundreds to several thousands of rows and columns are required, and it is desired that the element characteristics of each surface conduction type emission element be uniform. Further, in order to actually produce various image forming panels of high quality and high definition, it is necessary to uniformly produce a large number of surface conduction electron-emitting devices.

【0028】例えば、多数の表面伝導型放出素子を通電
活性化処理により作製する方法として、本出願人は、行
列状にマトリクス配線された表面伝導型放出素子を複数
のグループに分割し、クループ単位に順次通電活性化用
の電圧を印加してゆく方法を行った。即ち、図38に示
すようなM行N列の表面伝導型放出素子に対して、例え
ば1行を単位として1行ずつ順次活性化用電圧を印加し
た。図中EY1〜EYn、EX1〜EXnは配線であ
る。
For example, as a method of manufacturing a large number of surface conduction electron-emitting devices by a current activation process, the present applicant has divided the surface conduction electron-emitting devices arranged in a matrix into a plurality of groups, and Were sequentially applied with a voltage for activation. That is, the activation voltage was sequentially applied to the surface conduction electron-emitting devices of M rows and N columns as shown in FIG. In the figure, EY1 to EYn and EX1 to EXn are wirings.

【0029】図39は、たとえば2行目の表面伝導型放
出素子(図中、黒色で示す)に通電活性化用電圧を印加
する場合を例示したもので、図示のようにEX2配線に
は通電活性化用の電位源を接続し、他の電極にはクラン
ドレベルすなわち0(V)を接続した。この方法によれ
ば、原理的には2行目の表面伝導型放出素子だけに通電
活性化用電圧が印加され、他の表面伝導型放出素子には
電圧が印加されたり電流が回り込むことはない。実際に
この方法で通電活性化を行ったところ、表面伝導型放出
素子の電子放出特性の均一性は改善された。
FIG. 39 illustrates a case where an energizing activation voltage is applied to, for example, a surface conduction electron-emitting device in the second row (shown in black in the figure). As shown in FIG. A potential source for activation was connected, and a ground level, that is, 0 (V) was connected to the other electrodes. According to this method, in principle, the energizing activation voltage is applied only to the surface conduction electron-emitting devices in the second row, and no voltage is applied or current flows to the other surface conduction electron-emitting devices. . When the activation was actually performed by this method, the uniformity of the electron emission characteristics of the surface conduction electron-emitting device was improved.

【0030】しかしながら電子放出特性のばらつきを完
全になくすことは困難であり、特にマトリクスの片側に
そって電子放出特性の異なる素子が分布してしまうとい
う問題があった。具体的には活性化時に給電端から遠か
った側、即ち図39においては図中右側の表面伝導型放
出素子の放出特性が劣っていた。このような素子を画像
形成装置の電子源に用いた場合には画像の片側の輝度あ
るいは濃度が不足してしまった。
However, it is difficult to completely eliminate variations in electron emission characteristics, and in particular, there is a problem that elements having different electron emission characteristics are distributed along one side of the matrix. Specifically, the emission characteristics of the surface conduction type emission element on the side far from the power supply end at the time of activation, that is, on the right side in FIG. 39, were inferior. When such an element is used as an electron source of an image forming apparatus, the brightness or density on one side of the image is insufficient.

【0031】発明者等はこの問題点の発生原因について
鋭意研究し、その発生原因を以下のように究明した。
The present inventors have conducted intensive studies on the cause of this problem, and have investigated the cause as follows.

【0032】上述した図39に示す方法では、原理的に
は1行の表面伝導型放出素子だけに活性化電圧を印加す
ることができるが、配線EY1〜EYn、EX1〜EX
nの電気抵抗は実際には0でないため、電流が流れると
電位降下が発生する。そこで図39において活性化電圧
を印加していき2行めの表面伝導型素子群に着目し、そ
の配線抵抗を含めたモデルを図40(a)に示す。
In the method shown in FIG. 39 described above, the activation voltage can be applied to only one row of surface conduction electron-emitting devices in principle, but the wirings EY1 to EYn and EX1 to EX
Since the electric resistance of n is not actually 0, a potential drop occurs when a current flows. Accordingly, in FIG. 39, a model including the wiring resistance is shown in FIG. 40 (a), focusing on the surface conduction type element group in the second row by applying the activation voltage.

【0033】図40(a)において、F1〜FNは表面
伝導型放出素子、r1〜rNは行配線EX2における素
子間の配線抵抗、ryは各配線EY1〜EYNの給電端
から表面伝導型放出素子までの配線抵抗である。一般に
行配線EX2は一定の線幅、厚さ、材料で形成されるよ
うに設計されるため、製造上のばらつきを除けばr1〜
rNは等しいと考えてよい。また各配線EY1〜EYN
は一般にどれも等しく設計されるため各配線のryは等
しいと考えてよい。
In FIG. 40 (a), F1 to FN are surface conduction type emission elements, r1 to rN are wiring resistances between elements in the row wiring EX2, and ry is a surface conduction type emission element from the feeding end of each of the wirings EY1 to EYN. Up to the wiring resistance. In general, the row wiring EX2 is designed to be formed of a fixed line width, thickness, and material, and therefore, excluding manufacturing variations, r1 to r1
rN may be considered equal. In addition, each wiring EY1 to EYN
Are generally designed to be equal, it may be considered that ry of each wiring is equal.

【0034】図40(a)に示すモデルを流れる電流の
説明を図40(b)により行う。図40(b)におい
て、活性化用電位源から供給される電流をI、各表面伝
導型放出素子F1〜FNに流れる電流をそれぞれi1〜
iNとすると、電流Iは素子Fkを流れる素子電流ikの
和、すなわち、 I=Σ{k=1〜N}ik なる関係がある。
The current flowing through the model shown in FIG. 40A will be described with reference to FIG. In FIG. 40B, the current supplied from the activation potential source is denoted by I, and the currents flowing through the surface conduction electron-emitting devices F1 to FN are denoted by i1 to i1, respectively.
Assuming that iN, the current I has the relationship of the sum of the element currents ik flowing through the element Fk, that is, I = Σ {k = 1 to N} ik.

【0035】また、行方向の各部の配線抵抗r1〜rN
に流れる電流をそれぞれir1〜irNとした時、 irp=I−Σ{k=0〜p−1}ik(但しi0=
0、pは1〜Nの整数)なる関係がある。
Further, the wiring resistances r1 to rN of each part in the row direction
Where ir1 = irN, irp = I−Σ {k = 0−p−1} ik (where i0 =
0 and p are integers from 1 to N).

【0036】即ち、r1を流れる電流ir1は全表面伝
導型放出素子に流れる電流の和に等しく、r2を流れる
電流ir2は全表面伝導型放出素子に流れる電流の和か
ら表面伝導型放出素子F1に流れる電流i1を差し引い
たものと等しい。また、rNを流れる電流irNは表面
伝導型放出素子FNに流れる電流iNと一致する。従っ
て、行方向配線に関しては電源に近い側程、大きな電流
が流れることがわかる。
That is, the current ir1 flowing through r1 is equal to the sum of the currents flowing through the all surface conduction type emission devices, and the current ir2 flowing through r2 is calculated by summing the current flowing through the all surface conduction type emission devices to the surface conduction type emission device F1. It is equal to the value obtained by subtracting the flowing current i1. The current irN flowing through rN matches the current iN flowing through the surface conduction electron-emitting device FN. Therefore, it can be seen that a larger current flows in the row direction wiring as it approaches the power supply.

【0037】また、通電活性化処理を行う場合、通電開
始から時間の経過時間の経過に従って素子電流、電子放
出電流の変化が観測されるが、これを図41により説明
する。図41は、マトリクス配線された表面伝導型放出
素子群の一つの素子に通電活性化処理を行う際の活性化
特性を図にしたものである。図に示すように通電活性化
処理を行うと表面伝導型放出素子を流れる素子電流(図
中If)、電子放出電流(図中Ie)が通電に従って増
加し、やがて飽和する。即ち通電活性化処理の進行とと
もに表面伝導型放出素子を流れる電流は増加し、通電活
性化処理の終了時に最も大きな電流が表面伝導型放出素
子を流れることになる。
When the energization activation process is performed, changes in the device current and the electron emission current are observed with the passage of time from the start of energization. This will be described with reference to FIG. FIG. 41 illustrates an activation characteristic when an energization activation process is performed on one element of the surface conduction type emission element group wired in a matrix. As shown in the figure, when the energization activation process is performed, the device current (If in the diagram) and the electron emission current (Ie in the diagram) flowing through the surface conduction electron-emitting device increase with the energization, and eventually become saturated. That is, the current flowing through the surface conduction electron-emitting device increases as the energization activation process proceeds, and the largest current flows through the surface conduction electron-emitting device at the end of the energization activation process.

【0038】従って、図40,図41から、1行を単位
として1行ずつ順次活性化用電圧を印加した場合、通電
活性化の進行に従い、配線抵抗r1〜rNで各素子を流
れる素子電流Ifに応じて電位降下が発生し、特に通電
活性化処理の終了時に最も大きな電位降下が発生するこ
とが分かる。この時同じ行上に並んだ表面伝導型放出素
子にかかる電圧分布は、図42に示すようになる。図4
2において、横軸は各表面伝導型放出素子の番号を、縦
軸は各表面伝導型放出素子にかかる電圧を示す。なお、
縦軸のEacは活性化用電位源の出力電位である。この
ように1行を単位として通電活性化処理を行うと活性化
終了時に各素子に印加される電圧に大きな分布が生じる
ことになる。このため、マトリクスの片側にそって電子
放出特性の異なる素子が分布してしまう。特に活性化時
に給電端から遠かった素子は十分な活性化電圧が印加さ
れないため、図41に示す理想的な活性化が行われず、
表面伝導型放出素子の放出特性が劣っていた。これによ
りマトリクス配線された素子を画像形成装置の電子源に
用いた場合には画像の片側の輝度あるいは濃度が不足し
てしまう現象が発現してしまった。
Accordingly, from FIGS. 40 and 41, when the activation voltage is sequentially applied line by line in units of one line, the element current If flowing through each element by the wiring resistances r1 to rN is obtained as the energization activation proceeds. It can be seen that a potential drop occurs in response to the above, and the largest potential drop occurs especially at the end of the energization activation process. At this time, the voltage distribution applied to the surface conduction electron-emitting devices arranged on the same row is as shown in FIG. FIG.
In FIG. 2, the horizontal axis represents the number of each surface conduction electron-emitting device, and the vertical axis represents the voltage applied to each surface conduction electron-emitting device. In addition,
Eac on the vertical axis is the output potential of the activation potential source. As described above, when the activation process is performed in units of one row, a large distribution occurs in the voltage applied to each element at the end of the activation. Therefore, elements having different electron emission characteristics are distributed along one side of the matrix. In particular, since the element far from the power supply end at the time of activation is not applied with a sufficient activation voltage, the ideal activation shown in FIG. 41 is not performed.
The emission characteristics of the surface conduction electron-emitting device were poor. As a result, when the elements wired in a matrix are used for the electron source of the image forming apparatus, a phenomenon that the luminance or the density on one side of the image becomes insufficient is developed.

【0039】なおこれまで、単純マトリクス配線された
表面伝導型放出素子基板の片側からの通電活性化処理の
場合について説明を行ったが、両側からの電極取り出し
の場合にも同様の問題が生じる。図43Aに両側からの
電極取り出した場合の通電回路の結線図を、図43Bに
その時の素子印加電圧分布を示す。図から明らかなよう
に、両側電極からの通電処理の場合は、片側からの通電
処理で説明したのと同じ理由で中央部の表面伝導型放出
素子の特性が悪くなる現象が発現した。
In the above, a description has been given of the case where the energization is activated from one side of the surface conduction electron-emitting device substrate on which the simple matrix wiring is performed. However, the same problem occurs when the electrodes are taken out from both sides. FIG. 43A shows a connection diagram of an energizing circuit when electrodes are taken out from both sides, and FIG. 43B shows a distribution of applied voltages to the element at that time. As is clear from the figure, in the case of the energization treatment from both electrodes, the phenomenon that the characteristics of the surface conduction electron-emitting device in the center part deteriorated was developed for the same reason as described in the energization treatment from one side.

【0040】以下に述べる実施例では、上述した課題を
解決するために、表面伝導型放出素子を単純マトリクス
配線した電子源が均一な電子放出特性を得られるような
製造方法及び装置とそれによって製造された電子源とを
説明している。
In the embodiments described below, in order to solve the above-mentioned problems, a manufacturing method and an apparatus which can obtain uniform electron emission characteristics of an electron source in which surface conduction electron-emitting devices are arranged in a simple matrix, and a manufacturing method using the same. The electron source is explained.

【0041】ここで、本願に関わる発明の一態様につい
て説明する。
Here, one embodiment of the invention relating to the present application will be described.

【0042】本願に関わる電子源の製造方法の発明の一
つは、電子放出素子の少なくとも一部となるべき複数の
導電部材それぞれの第1の部分に該複数の導電部材が共
通に接続される配線を介して電位を印加するとともに、
前記複数の導電部材それぞれの第2の部分に電位を印加
して、前記複数の導電部材それぞれに電圧を印加する工
程を有しており、前記複数の導電部材それぞれの前記第
2の部分に印加される電位は、前記複数の導電部材が共
通に接続される配線における前記複数の導電部材それぞ
れの前記第1の部分が接続される部分毎の電位の違いに
よる前記複数の導電部材それぞれに印加される電圧の差
を緩和するように設定されることを特徴とする。
One of the inventions of the method of manufacturing an electron source according to the present invention is such that the plurality of conductive members are commonly connected to first portions of the plurality of conductive members which are to be at least part of the electron-emitting device. Apply a potential through the wiring,
Applying a potential to a second portion of each of the plurality of conductive members to apply a voltage to each of the plurality of conductive members, and applying a voltage to the second portion of each of the plurality of conductive members. The applied potential is applied to each of the plurality of conductive members due to a difference in potential between each of the plurality of conductive members in the wiring to which the plurality of conductive members are connected in common and the first portion of each of the plurality of conductive members is connected. The voltage is set so as to reduce the voltage difference.

【0043】ここで、導電部材の第1の部分の電位と第
2の部分の電位との電位差に相当する電圧が導電部材に
は印加される。例えば前記配線上の各部分で電位が異な
る場合、前記複数の導電部材それぞれの第2の部分の電
位を同じにすると、各導電部材の第1の部分と第2の部
分の間にかかる電圧が異なってしまう。そこで、上記発
明によると、第2の部分の電位を、該電圧の差を緩和す
るように設定することにより、各導電部材の第1の部分
と第2の部分との間にかかる電圧を近づけることが出来
る。
Here, a voltage corresponding to a potential difference between the potential of the first portion and the potential of the second portion of the conductive member is applied to the conductive member. For example, when the potentials of the respective portions on the wiring are different, if the potentials of the second portions of the plurality of conductive members are the same, the voltage applied between the first portion and the second portion of each conductive member becomes Will be different. Therefore, according to the invention, the voltage applied between the first and second portions of each conductive member is made closer by setting the potential of the second portion to reduce the difference between the voltages. I can do it.

【0044】ここで、第1の部分と第2の部分の間に実
質的に電圧を印加するためには、第1の部分と第2の部
とに印加される電位は異なっていればよい。いずれか
一方の電位がグランドであってもよい。
[0044] Here, in order to apply a substantially voltage between the first and second portions, the potential applied to the first and second portions need only be different . Either potential may be ground.

【0045】また、上記電圧の印加を受ける、前記電子
放出素子の少なくとも一部となるべき導電部材として
は、例えば表面伝導型放出素子のフォーミング工程を経
た導電部材を好適に用いうる。
As the conductive member to be applied with the voltage and to become at least a part of the electron-emitting device, for example, a conductive member that has been subjected to a forming step of a surface-conduction type electron-emitting device can be suitably used.

【0046】また、前記導電部材としては、導電膜を用
いることができる。また、前述の電圧を印加する工程を
受ける導電部材の形態としては、前記第1の部分と第2
の部分に高抵抗部、例えば第1の部分と第2の部分の間
に設けられた間隔(ギャップ)を有する形態が挙げられ
る。前述の電圧を印加する工程は、特には、前記間隔部
もしくはその近傍に堆積物を堆積させる工程に適用する
ことが出来る。上記電圧を印加する工程は、後述する実
施例の如く、導電部材に流れる電流が大きくなってく
る、もしくは導電部材が接続される配線に流れる電流が
大きくなってくる工程である場合に好適である。
Further, a conductive film can be used as the conductive member. In addition, the form of the conductive member which receives the step of applying the above-described voltage includes the first portion and the second portion.
In which a high resistance portion, for example, a gap (gap) provided between the first portion and the second portion is provided. The above-described step of applying a voltage can be particularly applied to the step of depositing a deposit at or near the interval. The step of applying the voltage is suitable when the current flowing through the conductive member increases or the current flowing through the wiring to which the conductive member is connected increases, as in the embodiment described later. .

【0047】また、この電子源がマトリックスを構成す
る複数の行配線と複数の列配線を有している場合は、一
つの行配線にそれぞれの第1の部分が接続される複数の
前記導電部材に対して、該行配線に与えられる電位と、
各導電部材の第2の部分が接続される各列配線に与えら
れる電位とによって、前述の電圧印加工程を行えばよ
い。
When the electron source has a plurality of row wirings and a plurality of column wirings forming a matrix, a plurality of the conductive members, each of which has a first portion connected to one row wiring. With respect to the potential applied to the row wiring,
The above-described voltage applying step may be performed according to the potential applied to each column wiring to which the second portion of each conductive member is connected.

【0048】また、前記第1の部分に印加される電位の
変化に応じて前記第2の部分に印加される電位を変化さ
せる様にしてもよい。特に前記導電部材の第1の部分と
第2の部分の間での抵抗値が、電圧印加にしたがって変
化する場合は、前記配線における電位降下の程度も変化
し、それに伴い、第1の部分の電位が変化するので、そ
れに応じて第2の部分に印加する電位を制御することが
望ましい。
Further, the potential applied to the second portion may be changed according to the change in the potential applied to the first portion. In particular, when the resistance value between the first portion and the second portion of the conductive member changes according to the application of a voltage, the degree of the potential drop in the wiring also changes. Since the potential changes, it is desirable to control the potential applied to the second portion accordingly.

【0049】ここで、前記第1の部分に印加される電位
は必ずしも実測される必要はない。例えば、導電部材に
流れる電流を測定することによって、推定することがで
きる。該測定した電流にしたがって、第2の電位が自動
的に設定される回路を用いてもよい。
Here, the potential applied to the first portion does not necessarily need to be measured. For example, it can be estimated by measuring the current flowing through the conductive member. A circuit in which the second potential is automatically set according to the measured current may be used.

【0050】また、前記第1の部分に印加される電位、
もしくは前記第2の部分に印加される電位、もしくは前
記第1の部分に印加される電位と前記第2の部分に印加
される電位の両方は、パルス状に印加されるとよい。
A potential applied to the first portion;
Alternatively, the potential applied to the second portion, or both the potential applied to the first portion and the potential applied to the second portion may be applied in a pulsed manner.

【0051】また特に、前記複数の導電部材が共通に接
続される配線に印加する電位と、前記第2の部分それぞ
れに印加する電位とは、それぞれパルス状に印加される
物であり、前記複数の導電部材が共通に接続される配線
に印加されるパルス状の電位は、前記第2の部分それぞ
れに印加されるパルス状の電位よりも遅れて印加される
ようにすると好適である。
In particular, the potential applied to the wiring to which the plurality of conductive members are commonly connected and the potential applied to each of the second portions are respectively applied in a pulsed manner. It is preferable that the pulse-like potential applied to the wirings to which the conductive members are commonly connected be applied later than the pulse-like potential applied to each of the second portions.

【0052】また、前記導電性部材は、マトリックスを
構成する複数の行配線の一つと複数の列配線の一つに接
続される物であり、前記電圧を印加する工程は、前記複
数の行配線のうちの選択された行配線に印加する電位に
より前記第1の部分に印加される電位と、前記複数の列
配線に印加する電位により前記第2の部分に印加される
電位とによって、前記選択された行配線に接続される前
記導電部材に電圧を印加する工程であるとよい。
Further, the conductive member is connected to one of a plurality of row wirings and one of a plurality of column wirings forming a matrix. And the potential applied to the first portion by the potential applied to the selected row wiring, and the potential applied to the second portion by the potential applied to the plurality of column wires. And applying a voltage to the conductive member connected to the row wiring.

【0053】特に、前記電圧を印加する工程において、
前記複数の行配線のうちの選択されていない行配線であ
る非選択行配線には、前記列配線に印加される電位との
電位差により前記非選択行配線に流れる電流を抑制する
電位を与えるとよい。
In particular, in the step of applying the voltage,
A non-selected row wiring, which is a non-selected row wiring among the plurality of row wirings, is given a potential that suppresses a current flowing through the non-selected row wiring due to a potential difference from a potential applied to the column wiring. Good.

【0054】また、前記非選択行配線に印加される電
位、もしくは前記列配線に印加される電位、もしくは前
記非選択行配線に印加される電位と前記列配線に印加さ
れる電位の両方は、前記非選択行配線の電位が、前記複
数の列配線に印加される電位の最大値と最小値の間の電
位となるように設定するとよい。例えば、最大値と最小
値の中間値程度が好ましい。
The potential applied to the unselected row wiring, the potential applied to the column wiring, or both the potential applied to the unselected row wiring and the potential applied to the column wiring are: It is preferable that the potential of the unselected row wiring is set to a potential between the maximum value and the minimum value of the potential applied to the plurality of column wirings. For example, an intermediate value between the maximum value and the minimum value is preferable.

【0055】また、前記非選択行配線に印加される電
位、もしくは前記列配線に印加される電位、もしくは前
記非選択行配線に印加される電位と前記列配線に印加さ
れる電位の両方は、前記複数の列配線に印加される電位
の最大値と最小値の間にグランド電位が存在するように
設定されるとよい。
The potential applied to the unselected row wiring, the potential applied to the column wiring, or both the potential applied to the unselected row wiring and the potential applied to the column wiring are: The ground potential may be set between the maximum value and the minimum value of the potential applied to the plurality of column wirings.

【0056】また、前記選択される行配線を順次切替え
て、前記電圧を印加する工程を行うとよく、特には、あ
る行配線を選択して、該選択された行配線に接続される
前記導電部材に、前記電圧を時間間隔を空けて印加する
ことによって、前記電圧を印加する工程を行い、前記時
間間隔の間に、他の行配線を選択して、該他の行配線に
接続される前記導電部材に、前記電圧を印加する工程を
行うようにすると好適である。
Further, it is preferable that the step of applying the voltage is performed by sequentially switching the selected row wirings. In particular, it is preferable to select a certain row wiring and to select the conductive line connected to the selected row wiring. A step of applying the voltage is performed by applying the voltage to the member at a time interval, and another row wiring is selected during the time interval and connected to the other row wiring. It is preferable to perform the step of applying the voltage to the conductive member.

【0057】また本願は、画像形成装置の製造方法とし
て、電子源と、該電子源から照射される電子によって画
像を形成する画像形成部材とを有する画像形成装置の製
造方法であって、前述の電子源の製造方法によって電子
源を製造する工程と、該電子源と前記画像形成部材とを
組み合わせる工程とを有することを特徴とする発明を含
んでいる。
Further, the present invention relates to a method of manufacturing an image forming apparatus having an electron source and an image forming member for forming an image by electrons emitted from the electron source. The invention includes a step of manufacturing an electron source by a method of manufacturing an electron source, and a step of combining the electron source with the image forming member.

【0058】また本願は、電子源の製造装置の発明の一
態様として、電子放出素子の少なくとも一部となるべき
複数の導電部材それぞれの第1の部分に該複数の導電部
材が共通に接続される配線を介して電位を印加する第1
の回路と、前記複数の導電部材それぞれの第2の部分に
電位を印加する第2の回路とを有しており、前記第2の
回路は、前記複数の導電部材それぞれの前記第2の部分
に印加される電位を、前記複数の導電部材が共通に接続
される配線における前記複数の導電部材それぞれの前記
第1の部分が接続される部分毎の電位の違いによる前記
複数の導電部材それぞれに印加される電圧の差を緩和す
るように設定するものであることを特徴とする電子源の
製造装置の発明を含んでいる。
Further, the present invention relates to an invention of an apparatus for manufacturing an electron source.
As an aspect , a first method in which a potential is applied to a first portion of each of a plurality of conductive members to be at least a part of an electron-emitting device through a wiring to which the plurality of conductive members are commonly connected.
And a second circuit for applying a potential to a second portion of each of the plurality of conductive members, wherein the second circuit includes the second portion of each of the plurality of conductive members. Is applied to each of the plurality of conductive members due to a difference in potential of each of the plurality of conductive members to which the first portion is connected in a wiring to which the plurality of conductive members are connected in common. The invention includes an invention of an apparatus for manufacturing an electron source, which is set so as to reduce a difference between applied voltages.

【0059】ここで、前記導電部材に流れる電流をモニ
タする電流モニタ回路を有すると好適である。
Here, it is preferable to have a current monitor circuit for monitoring a current flowing through the conductive member.

【0060】ここで、前記第2の回路は、前記導電部材
に流れる電流に基づいて、前記電位を設定するものであ
るとよい。
Here, it is preferable that the second circuit sets the potential based on a current flowing through the conductive member.

【0061】また、前記第2の回路は、前記第2の部分
に電位を印加している時間に応じて、前記第2の部分に
印加する電位を制御するものであるとよい。
Further, it is preferable that the second circuit controls the potential applied to the second portion in accordance with the time during which the potential is applied to the second portion.

【0062】また、前記第2の回路は、前記第2の部分
に印加する電位を設定するために参照する記憶手段を有
するものであってもよい。
[0062] The second circuit may include a storage unit referred to for setting a potential applied to the second portion.

【0063】ここで、前記第2の回路は、前記複数の導
電部材が共通に接続される配線における前記複数の導電
部材それぞれの前記第1の部分が接続される部分毎の電
位の違いと同等の電位の違いを生じることができる回路
を含む構成を取り得る。そのような構成は、例えば、前
記配線と略等しい抵抗を有する等価配線抵抗アレイの各
点から、各導電部材に流れる電流をシンクもしくは供給
することによって実現することができる。各導電部材に
流れる電流としては、前記配線に流れる電流をモニタ
し、該配線に接続される導電部材の数で該モニタされる
電流を割って求めたり、前記第2の部分が接続される各
配線に流れる電流をモニタして求めたり、予め測定して
おいたデータに従って求めたりすることができる。この
構成によって求められた電位分布とオフセット電位とを
重ね合わせて前記第2の部分それぞれに印加する電位と
することができる。
Here, the second circuit is equivalent to a difference in potential between each of the plurality of conductive members connected to the first portion of each of the plurality of conductive members in the wiring to which the plurality of conductive members are connected in common. May be configured to include a circuit capable of producing a difference in the potentials of the signals. Such a configuration can be realized by, for example, sinking or supplying a current flowing through each conductive member from each point of the equivalent wiring resistance array having substantially the same resistance as the wiring. As the current flowing through each conductive member, the current flowing through the wiring is monitored, and the monitored current is divided by the number of conductive members connected to the wiring. The current can be obtained by monitoring the current flowing through the wiring, or can be obtained according to data measured in advance. The potential distribution obtained by this configuration and the offset potential can be superimposed on each other to obtain a potential to be applied to each of the second portions.

【0064】また、前記第1の回路は、前記配線の両側
から電位を印加するものであると、電位降下の程度を抑
制することができる。
When the first circuit applies a potential from both sides of the wiring, the degree of potential drop can be suppressed.

【0065】すなわち、本願は以下の発明の一態様も含
んでいる。
That is, the present application also includes the following embodiment of the present invention.

【0066】複数の行配線と、前記複数の行配線と共に
マトリクスを構成する複数の列配線と、それぞれが前記
行配線のひとつと列配線のひとつとに接続される複数の
導電部材を有しているマトリクス装置における前記導電
部材への電圧印加装置であって、前記複数の行配線のう
ちの選択された行配線に所定の電位を供給する第1の回
路と、前記複数の列配線のそれぞれに所定の電位を供給
する第2の回路を有しており、前記第2の回路は、前記
行配線と略等しい抵抗を有する等価配線抵抗アレイと、
該等価配線抵抗アレイにおける所定の点において前記導
電部材に流れる電流をシンクもしくは供給する制御電圧
とを有する電位分布発生回路とを有していることを特徴
とする電圧印加回路。
A plurality of row wirings, a plurality of column wirings forming a matrix together with the plurality of row wirings, and a plurality of conductive members each connected to one of the row wirings and one of the column wirings are provided. A voltage applying device to the conductive member in the matrix device, wherein a first circuit that supplies a predetermined potential to a selected row wiring of the plurality of row wirings, and a voltage applied to each of the plurality of column wirings. A second circuit for supplying a predetermined potential, the second circuit comprising: an equivalent wiring resistance array having a resistance substantially equal to the row wiring;
A potential distribution generating circuit having a control voltage for sinking or supplying a current flowing through the conductive member at a predetermined point in the equivalent wiring resistance array.

【0067】ここで、前記第2の回路は、電位分布発生
回路で発生した電位分布とオフセット電位とを重ね合わ
せる回路を有しているとよい。該回路としては具体的に
はバッファアンプを用いることができる。
Here, it is preferable that the second circuit has a circuit for superimposing a potential distribution generated by the potential distribution generating circuit and an offset potential. Specifically, a buffer amplifier can be used as the circuit.

【0068】ここでいう導電部材とは、様々な構成を取
り得る。例えば、一対の電極を有しており、該電極間に
異なる電位が印加されると電流が流れるものであっても
よい。
The conductive member mentioned here can have various configurations. For example, it may have a pair of electrodes, and a current may flow when a different potential is applied between the electrodes.

【0069】以下ではより具体的な例を挙げて説明す
る。
Hereinafter, a more specific example will be described.

【0070】[第1の参考例] 図1により本発明の第1の参考例である表面伝導型放出
素子の通電活性化装置について説明する。その前に、ま
ず本発明が適用される表示パネルの構成と製造法につい
て、具体的な例を示して説明する。
[0070] [First Reference Example] first energization activation device of the surface conduction electron-emitting devices is a reference example of the present invention with reference to FIG 1 will be described. Before that, the structure and manufacturing method of a display panel to which the present invention is applied will be described with reference to specific examples.

【0071】(表示パネルの構成と製造法) 図22は、図1に示した本参考例に用いる表示パネル1
01の斜視図であり、内部構造を示すためにパネルの1
部を切り欠いて示している。
(Configuration and Manufacturing Method of Display Panel) FIG. 22 shows the display panel 1 used in the present embodiment shown in FIG.
01 is a perspective view of FIG.
The part is cut away.

【0072】図中、1005はリアプレート、1006
は側壁、1007はフェースプレートであり、1005
〜1007により表示パネルの内部を真空に維持するた
めの気密容器を形成している。気密容器を組み立てるに
あたっては、各部材の接合部に十分な強度と気密性を保
持させるため封着する必要があるが、たとえばフリット
ガラスを接合部に塗布し、大気中あるいは窒素雰囲気中
で、摂氏400〜500度で10分以上焼成することに
より封着を達成した。気密容器内部を真空に排気する方
法については後述する。
In the figure, 1005 is a rear plate, 1006
Is a side wall, 1007 is a face plate, 1005
1007 form an airtight container for maintaining the inside of the display panel at a vacuum. When assembling an airtight container, it is necessary to seal the joints of each member to maintain sufficient strength and airtightness.For example, apply frit glass to the joints, and in air or nitrogen atmosphere, Sealing was achieved by baking at 400 to 500 degrees for 10 minutes or more. A method of evacuating the inside of the airtight container to a vacuum will be described later.

【0073】リアプレート1005には、基板1001
が固定されているが、該基板上には冷陰極素子1002
がNxM個形成されている。(N,Mは2以上の正の整
数であり、目的とする表示画素数に応じて適宜設定され
る。たとえば、高品位テレビジョンの表示を目的とした
表示装置においては、N=3000,M=1000以上
の数を設定することが望ましい。本参考例においては、
N=3072,M=1024とした。)前記NxM個の
冷陰極素子は、M本の行方向配線1003とN本の列方
向配線1004により単純マトリクス配線されている。
前記、1001〜1004によって構成される部分をマ
ルチ電子ビーム源と呼ぶ。なお、マルチ電子ビーム源の
製造方法や構造については、後で詳しく述べる。
The rear plate 1005 has a substrate 1001
Is fixed, but the cold cathode device 1002 is provided on the substrate.
N × M are formed. (N and M are positive integers of 2 or more and are appropriately set according to the target number of display pixels. For example, in a display device for displaying high-definition television, N = 3000, M It is desirable to set a number equal to or greater than 1000. In this reference example ,
N = 3072 and M = 1024. The N × M cold cathode elements are arranged in a simple matrix by M row-directional wirings 1003 and N column-directional wirings 1004.
The portion constituted by 1001 to 1004 is called a multi-electron beam source. The manufacturing method and structure of the multi-electron beam source will be described later in detail.

【0074】本参考例においては、気密容器のリアプレ
ート1005にマルチ電子ビーム源の基板1001を固
定する構成としたが、マルチ電子ビーム源の基板100
1が十分な強度を有するものである場合には、気密容器
のリアプレートとしてマルチ電子ビーム源の基板100
1自体を用いてもよい。
In the present embodiment , the substrate 1001 of the multi-electron beam source is fixed to the rear plate 1005 of the airtight container.
If 1 has sufficient strength, the substrate 100 of the multi-electron beam source is used as a rear plate of the hermetic container.
1 itself may be used.

【0075】また、フェースプレート1007の下面に
は、蛍光膜1008が形成されている。本参考例はカラ
ー表示装置であるため、蛍光膜1008の部分にはCR
Tの分野で用いられる赤、緑、青、の3原色の蛍光体が
塗り分けられている。各色の蛍光体は、たとえば図23
(a)に示すようにストライプ状に塗り分けられ、蛍光
体のストライプの間には黒色の導電体1010が設けて
ある。黒色の導電体1010を設ける目的は、電子ビー
ムの照射位置に多少のずれがあっても表示色にずれが生
じないようにする事や、外光の反射を防止して表示コン
トラストの低下を防ぐ事、電子ビームによる蛍光膜のチ
ャージアップを防止する事などである。黒色の導電体1
010には、黒鉛を主成分として用いたが、上記の目的
に適するものであればこれ以外の材料を用いても良い。
On the lower surface of the face plate 1007, a fluorescent film 1008 is formed. Since the present reference example is a color display device, a CR film
Phosphors of three primary colors of red, green, and blue used in the field of T are separately applied. The phosphor of each color is, for example, as shown in FIG.
As shown in FIG. 3A, a black conductor 1010 is provided between stripes of the phosphor, which are separately applied in stripes. The purpose of providing the black conductor 1010 is to prevent the display color from shifting even if the electron beam irradiation position is slightly shifted, and to prevent the reflection of external light to prevent the display contrast from lowering. And preventing charge-up of the fluorescent film by the electron beam. Black conductor 1
For 010, graphite was used as a main component, but other materials may be used as long as they are suitable for the above purpose.

【0076】また、3原色の蛍光体の塗り分け方は前記
図23(a)に示したストライプ状の配列に限られるも
のではなく、たとえば図23(b)に示すようなデルタ
状配列や、それ以外の配列であってもよい。
The method of applying the three primary color phosphors is not limited to the stripe arrangement shown in FIG. 23A, but may be, for example, a delta arrangement as shown in FIG. Other arrangements may be used.

【0077】なお、モノクロームの表示パネルを作成す
る場合には、単色の蛍光体材料を蛍光膜1008に用い
ればよく、また黒色導電材料は必ずしも用いなくともよ
い。
When a monochrome display panel is manufactured, a monochromatic phosphor material may be used for the phosphor film 1008, and a black conductive material may not be necessarily used.

【0078】また、蛍光膜1008のリアプレート側の
面には、CRTの分野では公知のメタルバック1009
を設けてある。メタルバック1009を設けた目的は、
蛍光膜1008が発する光の一部を鏡面反射して光利用
率を向上させる事や、負イオンの衝突から蛍光膜100
8を保護する事や、電子ビーム加速電圧を印加するため
の電極として作用させる事や、蛍光膜1008を励起し
た電子の導電路として作用させる事などである。メタル
バック1009は、蛍光膜1008をフェースプレート
基板1007上に形成した後、蛍光膜表面を平滑化処理
し、その上にAlを真空蒸着する方法により形成した。
なお、蛍光膜1008に低電圧用の蛍光体材料を用いた
場合には、メタルバック1009は用いない。
A metal back 1009 known in the field of CRTs is provided on the surface of the fluorescent film 1008 on the rear plate side.
Is provided. The purpose of providing the metal back 1009 is
A part of the light emitted from the fluorescent film 1008 is specularly reflected to improve the light utilization rate, or the fluorescent film 1008
8 to protect it, to act as an electrode for applying an electron beam acceleration voltage, and to act as a conductive path for excited electrons of the fluorescent film 1008. The metal back 1009 was formed by forming a fluorescent film 1008 on the face plate substrate 1007, smoothing the surface of the fluorescent film, and vacuum-depositing Al thereon.
Note that when a fluorescent material for low voltage is used for the fluorescent film 1008, the metal back 1009 is not used.

【0079】また、本参考例では用いなかったが、加速
電圧の印加用や蛍光膜の導電性向上を目的として、フェ
ースプレート基板1007と蛍光膜1008との間に、
たとえばITOを材料とする透明電極を設けてもよい。
Although not used in this embodiment , for the purpose of applying an accelerating voltage and improving the conductivity of the fluorescent film, a gap between the face plate substrate 1007 and the fluorescent film 1008 was formed.
For example, a transparent electrode made of ITO may be provided.

【0080】また、Dx1〜DxmおよびDy1〜Dynおよび
Hvは、当該表示パネルと不図示の電気回路とを電気的
に接続するために設けた気密構造の電気接続用端子であ
る。Dx1〜Dxmはマルチ電子ビーム源の行方向配線10
03と、Dy1〜Dynはマルチ電子ビーム源の列方向配線
1004と、Hvはフェースプレートのメタルバック1
009と電気的に接続している。
Dx1 to Dxm, Dy1 to Dyn, and Hv are electric connection terminals having an airtight structure provided for electrically connecting the display panel to an electric circuit (not shown). Dx1 to Dxm are the row wirings 10 of the multi-electron beam source.
03, Dy1 to Dyn are the column direction wirings 1004 of the multi-electron beam source, and Hv is the metal back 1 of the face plate.
009 electrically.

【0081】また、気密容器内部を真空に排気するに
は、気密容器を組み立てた後、不図示の排気管と真空ポ
ンプとを接続し、気密容器内を10-7[Torr]程度
の真空度まで排気する。その後、排気管を封止するが、
気密容器内の真空度を維持するために、封止の直前ある
いは封止後に気密容器内の所定の位置にゲッター膜(不
図示)を形成する。ゲッター膜とは、たとえばBaを主
成分とするゲッター材料をヒーターもしくは高周波加熱
により加熱し蒸着して形成した膜であり、該ゲッター膜
の吸着作用により気密容器内は1x10-5ないしは1x
10-7[Torr]の真空度に維持される。
In order to evacuate the inside of the hermetic container, after the hermetic container is assembled, an exhaust pipe (not shown) and a vacuum pump are connected, and the inside of the hermetic container is evacuated to a degree of vacuum of about 10 -7 [Torr]. Exhaust until After that, the exhaust pipe is sealed,
In order to maintain the degree of vacuum in the airtight container, a getter film (not shown) is formed at a predetermined position in the airtight container immediately before or after sealing. The getter film is, for example, a film formed by heating and depositing a getter material containing Ba as a main component by a heater or high-frequency heating, and the inside of the hermetic container is 1 × 10 −5 or 1 × by the adsorption action of the getter film.
The degree of vacuum is maintained at 10 -7 [Torr].

【0082】以上、本発明参考例の表示パネルの基本構
成と製法を説明した。
The basic configuration and manufacturing method of the display panel according to the reference example of the present invention have been described above.

【0083】次に、前記参考例の表示パネルに用いたマ
ルチ電子ビーム源の製造方法について説明する。本発明
参考例の画像表示装置に用いるマルチ電子ビーム源
は、冷陰極素子を単純マトリクス配線した電子源であれ
ば、冷陰極素子の材料や形状あるいは製法に制限はな
い。したがって、たとえば表面伝導型放出素子やFE
型、あるいはMIM型などの冷陰極素子を用いることが
できる。
Next, a method of manufacturing the multi-electron beam source used for the display panel of the above-described reference example will be described. The material, shape, and manufacturing method of the cold cathode device are not limited as long as the multi-electron beam source used in the image display device according to the reference example of the present invention is an electron source in which cold cathode devices are arranged in a simple matrix. Therefore, for example, a surface conduction type emission element or FE
Or a cold cathode device such as an MIM type can be used.

【0084】ただし、表示画面が大きくてしかも安価な
表示装置が求められる状況のもとでは、これらの冷陰極
素子の中でも、表面伝導型放出素子が特に好ましい。す
なわち、FE型ではエミッタコーンとゲート電極の相対
位置や形状が電子放出特性を大きく左右するため、極め
て高精度の製造技術を必要とするが、これは大面積化や
製造コストの低減を達成するには不利な要因となる。ま
た、MIM型では、絶縁層と上電極の膜厚を薄くてしか
も均一にする必要があるが、これも大面積化や製造コス
トの低減を達成するには不利な要因となる。その点、表
面伝導型放出素子は、比較的製造方法が単純なため、大
面積化や製造コストの低減が容易である。また、発明者
らは、表面伝導型放出素子の中でも、電子放出部もしく
はその周辺部を微粒子膜から形成したものがとりわけ電
子放出特性に優れ、しかも製造が容易に行えることを見
いだしている。したがって、高輝度で大画面の画像表示
装置のマルチ電子ビーム源に用いるには、最も好適であ
ると言える。そこで、上記参考例の表示パネルにおいて
は、電子放出部もしくはその周辺部を微粒子膜から形成
した表面伝導型放出素子を用いた。そこで、まず好適な
表面伝導型放出素子について基本的な構成と製法および
特性を説明し、その後で多数の素子を単純マトリクス配
線したマルチ電子ビーム源の構造について述べる。
However, in a situation where a display device having a large display screen and an inexpensive display device is required, among these cold cathode devices, a surface conduction type emission device is particularly preferable. That is, in the FE type, since the relative position and shape of the emitter cone and the gate electrode greatly affect the electron emission characteristics, extremely high-precision manufacturing technology is required, but this achieves a large area and a reduction in manufacturing cost. Is a disadvantageous factor. In the case of the MIM type, it is necessary to make the thicknesses of the insulating layer and the upper electrode thin and uniform, which is also a disadvantageous factor in achieving a large area and a reduction in manufacturing cost. On the other hand, since the surface conduction electron-emitting device has a relatively simple manufacturing method, it is easy to increase the area and reduce the manufacturing cost. In addition, the inventors have found that among the surface conduction electron-emitting devices, those in which the electron-emitting portion or its peripheral portion is formed of a fine particle film have particularly excellent electron-emitting characteristics and can be easily manufactured. Therefore, it can be said that it is most suitable for use in a multi-electron beam source of a high-luminance, large-screen image display device. Therefore, in the display panel of the above reference example , a surface conduction electron-emitting device in which the electron-emitting portion or its peripheral portion is formed of a fine particle film was used. Therefore, the basic configuration, manufacturing method and characteristics of a suitable surface conduction electron-emitting device will be described first, and then the structure of a multi-electron beam source in which many devices are arranged in a simple matrix will be described.

【0085】(表面伝導型放出素子の好適な素子構成と
製法) 電子放出部もしくはその周辺部を微粒子膜から形成する
表面伝導型放出素子の代表的な構成には、平面型と垂直
型の2種類があげられる。
(Suitable Device Configuration and Manufacturing Method of Surface Conduction Emission Device) Typical configurations of a surface conduction electron-emitting device in which an electron-emitting portion or its peripheral portion is formed of a fine particle film include a planar type and a vertical type. Kinds are given.

【0086】(平面型の表面伝導型放出素子) まず最初に、平面型の表面伝導型放出素子の素子構成と
製法について説明する。図24(a),(b)は、平面
型の表面伝導型放出素子の構成を説明するためのそれぞ
れ平面図および断面図である。図中、1101は基板、
1102と1103は素子電極、1104は導電性薄
膜、1105は通電フォーミング処理により形成した電
子放出部、1113は通電活性化処理により形成した薄
膜である。
(Flat-Type Surface-Conduction-Type Emitting Element) First, the element configuration and manufacturing method of a flat-type surface-conduction-type emission element will be described. FIGS. 24 (a) and 24 (b) are a plan view and a cross-sectional view, respectively, for explaining the configuration of a planar surface conduction electron-emitting device. In the figure, 1101 is a substrate,
1102 and 1103 are device electrodes, 1104 is a conductive thin film, 1105 is an electron emitting portion formed by energization forming, and 1113 is a thin film formed by energization activation.

【0087】基板1101としては、たとえば、石英ガ
ラスや青板ガラスをはじめとする各種ガラス基板や、ア
ルミナをはじめとする各種セラミクス基板、あるいは上
述の各種基板上にたとえばSiO2を材料とする絶縁層
を積層した基板、などを用いることができる。
As the substrate 1101, for example, various glass substrates such as quartz glass or blue plate glass, various ceramics substrates such as alumina, or an insulating layer made of, for example, SiO 2 is formed on the various substrates described above. A laminated substrate or the like can be used.

【0088】また、基板1101上に基板面と平行に対
向して設けられた素子電極1102と1103は、導電
性を有する材料によって形成されている。たとえば、N
i,Cr,Au,Mo,W,Pt,Ti,Cu,Pd,
Ag等をはじめとする金属、あるいはこれらの金属の合
金、あるいはIn23−SnO2をはじめとする金属酸
化物、ポリシリコンなどの半導体、などの中から適宜材
料を選択して用いればよい。電極を形成するには、たと
えば真空蒸着などの製膜技術とフォトリソグラフィー、
エッチングなどのパターニング技術を組み合わせて用い
れば容易に形成できるが、それ以外の方法(たとえば印
刷技術)を用いて形成してもさしつかえない。
The element electrodes 1102 and 1103 provided on the substrate 1101 so as to be parallel to the substrate surface are formed of a conductive material. For example, N
i, Cr, Au, Mo, W, Pt, Ti, Cu, Pd,
A material such as Ag or the like, an alloy of these metals, a metal oxide such as In 2 O 3 —SnO 2 , or a semiconductor such as polysilicon may be appropriately selected and used. . To form the electrodes, for example, film forming technology such as vacuum evaporation and photolithography,
Although it can be easily formed by using a combination of patterning techniques such as etching, it may be formed by other methods (for example, printing technique).

【0089】素子電極1102と1103の形状は、当
該電子放出素子の応用目的に合わせて適宜設計される。
一般的には、電極間隔Lは通常は数百オングストローム
から数百マイクロメーターの範囲から適当な数値を選ん
で設計されるが、なかでも表示装置に応用するために好
ましいのは数マイクロメーターより数十マイクロメータ
ーの範囲である。また、素子電極の厚さdについては、
通常は数百オングストロームから数マイクロメーターの
範囲から適当な数値が選ばれる。
The shapes of the device electrodes 1102 and 1103 are appropriately designed according to the application purpose of the electron-emitting device.
Generally, the electrode spacing L is usually designed by selecting an appropriate value from the range of several hundreds of angstroms to several hundreds of micrometers. It is in the range of ten micrometers. Further, regarding the thickness d of the device electrode,
Usually, an appropriate numerical value is selected from the range of several hundred angstroms to several micrometers.

【0090】また、導電性薄膜1104の部分には、微
粒子膜を用いる。ここで述べた微粒子膜とは、構成要素
として多数の微粒子を含んだ膜(島状の集合体も含む)
のことをさす。微粒子膜を微視的に調べれば、通常は、
個々の微粒子が離間して配置された構造か、あるいは微
粒子が互いに隣接した構造か、あるいは微粒子が互いに
重なり合った構造が観測される。
A fine particle film is used for the conductive thin film 1104. The fine particle film mentioned here is a film containing many fine particles as a constituent element (including an island-shaped aggregate).
I mean If you examine the microparticle film microscopically, usually
A structure in which the individual fine particles are spaced apart, a structure in which the fine particles are adjacent to each other, or a structure in which the fine particles overlap each other is observed.

【0091】微粒子膜に用いた微粒子の粒径は、数オン
グストロームから数千オングストロームの範囲に含まれ
るものであるが、なかでも好ましいのは10オングスト
ロームから200オングストロームの範囲のものであ
る。また、微粒子膜の膜厚は、以下に述べるような諸条
件を考慮して適宜設定される。すなわち、素子電極11
02あるいは1103と電気的に良好に接続するのに必
要な条件、後述する通電フォーミングを良好に行うのに
必要な条件、微粒子膜自身の電気抵抗を後述する適宜の
値にするために必要な条件、などである。
The particle size of the fine particles used in the fine particle film is in the range of several Angstroms to several thousand Angstroms, and preferably in the range of 10 Angstroms to 200 Angstroms. Further, the thickness of the fine particle film is appropriately set in consideration of various conditions described below. That is, the device electrode 11
02, or 1103, conditions necessary for satisfactorily performing energization forming described later, conditions necessary for setting the electric resistance of the fine particle film itself to an appropriate value described later. , And so on.

【0092】具体的には、数オングストロームから数千
オングストロームの範囲のなかで設定するが、なかでも
好ましいのは10オングストロームから500オングス
トロームの間である。
Specifically, the setting is made in the range of several angstroms to several thousand angstroms, and the most preferable is between 10 angstroms and 500 angstroms.

【0093】また、微粒子膜を形成するのに用いられう
る材料としては、たとえば、Pd,Pt,Ru,Ag,
Au,Ti,In,Cu,Cr,Fe,Zn,Sn,T
a,W,Pb,などをはじめとする金属や、PdO,S
nO2,In23,PbO,Sb23,などをはじめと
する酸化物や、HfB2,ZrB2,LaB6,CeB6
YB4,GdB4,などをはじめとする硼化物や、Ti
C,ZrC,HfC,TaC,SiC,WC,などをは
じめとする炭化物や、TiN,ZrN,HfN,などを
はじめとする窒化物や、Si,Ge,などをはじめとす
る半導体や、カーボンなどがあげられ、これらの中から
適宜選択される。
Materials that can be used to form the fine particle film include, for example, Pd, Pt, Ru, Ag,
Au, Ti, In, Cu, Cr, Fe, Zn, Sn, T
a, W, Pb, and other metals, PdO, S
Oxides such as nO 2 , In 2 O 3 , PbO, Sb 2 O 3 , etc., HfB 2 , ZrB 2 , LaB 6 , CeB 6 ,
Borides such as YB 4 , GdB 4 , etc., Ti
Carbides including C, ZrC, HfC, TaC, SiC, WC, etc., nitrides including TiN, ZrN, HfN, etc., semiconductors including Si, Ge, etc., carbon, etc. And are appropriately selected from these.

【0094】以上述べたように、導電性薄膜1104を
微粒子膜で形成したが、そのシート抵抗値については、
103から107[オーム/□]の範囲に含まれるよう設
定した。
As described above, the conductive thin film 1104 is formed of a fine particle film.
It was set to be within the range of 10 3 to 10 7 [Ohm / □].

【0095】なお、導電性薄膜1104と素子電極11
02および1103とは、電気的に良好に接続されるの
が望ましいため、互いの一部が重なりあうような構造を
とっている。その重なり方は、図24(a),(b)の
例においては、下から、基板、素子電極、導電性薄膜の
順序で積層したが、場合によっては下から基板、導電性
薄膜、素子電極、の順序で積層してもさしつかえない。
The conductive thin film 1104 and the device electrode 11
Since it is desirable that the wires 02 and 1103 be electrically connected well, they have a structure in which a part of each overlaps with the other. In the example of FIGS. 24A and 24B, the layers are stacked in the order of the substrate, the element electrode, and the conductive thin film from the bottom, but in some cases, the substrate, the conductive thin film, and the element electrode are stacked from the bottom. , Can be stacked in this order.

【0096】また、電子放出部1105は、導電性薄膜
1104の一部に形成された亀裂状の部分であり、電気
的には周囲の導電性薄膜よりも高抵抗な性質を有してい
る。亀裂は、導電性薄膜1104に対して、後述する通
電フォーミングの処理を行うことにより形成する。亀裂
内には、数オングストロームから数百オングストローム
の粒径の微粒子を配置する場合がある。なお、実際の電
子放出部の位置や形状を精密かつ正確に図示するのは困
難なため、図24(a),(b)においては模式的に示
した。
The electron-emitting portion 1105 is a crack-like portion formed in a part of the conductive thin film 1104, and has an electrically higher resistance than the surrounding conductive thin film. The crack is formed by performing a later-described energization forming process on the conductive thin film 1104. Fine particles having a particle size of several Angstroms to several hundred Angstroms may be arranged in the crack. Since it is difficult to accurately and accurately show the actual position and shape of the electron-emitting portion, they are schematically shown in FIGS. 24 (a) and 24 (b).

【0097】また、薄膜1113は、炭素もしくは炭素
化合物よりなる薄膜で、電子放出部1105およびその
近傍を被覆している。薄膜1113は、通電フォーミン
グ処理後に、後述する通電活性化の処理を行うことによ
り形成する。
The thin film 1113 is a thin film made of carbon or a carbon compound and covers the electron emitting portion 1105 and its vicinity. The thin film 1113 is formed by performing an energization activation process described later after the energization forming process.

【0098】薄膜1113は、単結晶グラファイト、多
結晶グラファイト、非晶質カーボン、のいずれかか、も
しくはその混合物であり、膜厚は500[オングストロ
ーム]以下とするが、300[オングストローム]以下
とするのがさらに好ましい。
The thin film 1113 is made of any one of single-crystal graphite, polycrystalline graphite, and amorphous carbon, or a mixture thereof, and has a thickness of 500 [Å] or less, but 300 [Å] or less. Is more preferred.

【0099】なお、実際の薄膜1113の位置や形状を
精密に図示するのは困難なため、図24(a),(b)
においては模式的に示した。また、平面図24(a)に
おいては、薄膜1113の一部を除去した素子を図示し
た。
Since it is difficult to accurately show the actual position and shape of the thin film 1113, FIGS. 24 (a) and 24 (b)
Is schematically shown. FIG. 24A shows an element from which a part of the thin film 1113 has been removed.

【0100】以上、好ましい素子の基本構成を述べた
が、参考例においては以下のような素子を用いた。
The basic configuration of the preferred device has been described above. In the reference example , the following device was used.

【0101】すなわち、基板1101には青板ガラスを
用い、素子電極1102と1103にはNi薄膜を用い
た。素子電極の厚さdは1000[オングストロー
ム]、電極間隔Lは2[マイクロメーター]とした。
That is, blue glass was used for the substrate 1101, and Ni thin films were used for the device electrodes 1102 and 1103. The thickness d of the device electrode was 1000 [angstrom], and the electrode interval L was 2 [micrometer].

【0102】微粒子膜の主要材料としてPdもしくはP
dOを用い、微粒子膜の厚さは約100[オングストロ
ーム]、幅Wは100[マイクロメータ]とした。
Pd or P as the main material of the fine particle film
Using dO, the thickness of the fine particle film was set to about 100 [angstrom], and the width W was set to 100 [micrometer].

【0103】次に、好適な平面型の表面伝導型放出素子
の製造方法について説明する。図25(a)〜(d)
は、表面伝導型放出素子の製造工程を説明するための断
面図で、各部材の表記は前記図24(b)と同一であ
る。
Next, a description will be given of a method of manufacturing a suitable flat surface conduction electron-emitting device. FIG. 25 (a) to (d)
Is a cross-sectional view for explaining the manufacturing process of the surface conduction electron-emitting device, and the notation of each member is the same as that in FIG.

【0104】1)まず、図25(a)に示すように、基
板1101上に素子電極1102および1103を形成
する。
1) First, as shown in FIG. 25A, device electrodes 1102 and 1103 are formed on a substrate 1101.

【0105】形成するにあたっては、あらかじめ基板1
101を洗剤、純水、有機溶剤を用いて十分に洗浄後、
素子電極の材料を堆積させる。(堆積する方法として
は、たとえば、蒸着法やスパッタ法などの真空成膜技術
を用ればよい。)その後、堆積した電極材料を、フォト
リソグラフィー・エッチング技術を用いてパターニング
し、(a)に示した一対の素子電極(1102と110
3)を形成する。
Before forming, the substrate 1
After sufficiently washing 101 with a detergent, pure water and an organic solvent,
The material of the device electrode is deposited. (As a deposition method, for example, a vacuum film forming technique such as a vapor deposition method or a sputtering method may be used.) Thereafter, the deposited electrode material is patterned by using a photolithography / etching technique, and as shown in FIG. The illustrated pair of device electrodes (1102 and 110)
Form 3).

【0106】2)次に、図25(b)に示すように、導
電性薄膜1104を形成する。
2) Next, as shown in FIG. 25B, a conductive thin film 1104 is formed.

【0107】形成するにあたっては、まず図25(a)
の基板に有機金属溶液を塗布して乾燥し、加熱焼成処理
して微粒子膜を成膜した後、フォトリソグラフィー・エ
ッチングにより所定の形状にパターニングする。ここ
で、有機金属溶液とは、導電性薄膜に用いる微粒子の材
料を主要元素とする有機金属化合物の溶液である。(具
体的には、本参考例では主要元素としてPdを用いた。
また、参考例では塗布方法として、ディッピング法を用
いたが、それ以外のたとえばスピンナー法やスプレー法
を用いてもよい。)また、微粒子膜で作られる導電性薄
膜の成膜方法としては、本参考例で用いた有機金属溶液
の塗布による方法以外の、たとえば真空蒸着法やスパッ
タ法、あるいは化学的気相堆積法などを用いる場合もあ
る。
In the formation, first, FIG.
The substrate is coated with an organic metal solution, dried, heated and baked to form a fine particle film, and then patterned into a predetermined shape by photolithography and etching. Here, the organometallic solution is a solution of an organometallic compound whose main element is a material of fine particles used for the conductive thin film. (Specifically, in this reference example , Pd was used as a main element.
In the reference example , a dipping method is used as a coating method, but other methods such as a spinner method and a spray method may be used. In addition, as a method of forming a conductive thin film made of a fine particle film, other than the method of applying the organometallic solution used in the present reference example , for example, a vacuum deposition method, a sputtering method, a chemical vapor deposition method, or the like. May be used.

【0108】3)次に、図25(c)に示すように、フ
ォーミング用電源1110から素子電極1102と11
03の間に適宜の電圧を印加し、通電フォーミング処理
を行って、電子放出部1105を形成する。
3) Next, as shown in FIG. 25C, a forming power supply
The electron emitting portion 1105 is formed by applying an appropriate voltage during the period 03 and performing the energization forming process.

【0109】通電フォーミング処理とは、導電性薄膜1
104に通電を行って、その一部を適宜に破壊、変形、
もしくは変質せしめ、電子放出を行うのに好適な構造に
変化させる処理のことである。ここでは、導電性薄膜1
104として微粒子膜を用いている。微粒子膜で作られ
た導電性薄膜のうち電子放出を行うのに好適な構造に変
化した部分(すなわち電子放出部1105)において
は、薄膜に適当な亀裂が形成されている。なお、電子放
出部1105が形成される前と比較すると、形成された
後は素子電極1102と1103の間で計測される電気
抵抗は大幅に増加する。
The energization forming process is a process for forming the conductive thin film 1.
104 is energized, and a part of it is appropriately destroyed, deformed,
Alternatively, it is a process of altering the structure to change the structure into a structure suitable for emitting electrons. Here, the conductive thin film 1
A fine particle film is used as 104. In a portion of the conductive thin film made of the fine particle film which has been changed to a structure suitable for emitting electrons (that is, the electron emitting portion 1105), an appropriate crack is formed in the thin film. Note that the electrical resistance measured between the device electrodes 1102 and 1103 is significantly increased after the formation of the electron emission portions 1105 as compared to before the formation.

【0110】通電方法をより詳しく説明するために、図
26に、フォーミング用電源1110から印加する適宜
の電圧波形の一例を示す。微粒子膜で作られた導電性薄
膜をフォーミングする場合には、パルス状の電圧が好ま
しく、本参考例の場合には同図に示したようにパルス幅
T1の三角波パルスをパルス間隔T2で連続的に印加し
た。その際には、三角波パルスの波高値Vpfを、順次
昇圧した。また、電子放出部1105の形成状況をモニ
ターするためのモニターパルスPmを適宜の間隔で三角
波パルスの間に挿入し、その際に流れる電流を電流計1
111で計測した。
FIG. 26 shows an example of an appropriate voltage waveform applied from the forming power supply 1110 in order to describe the energization method in more detail. When forming a conductive thin film made of a fine particle film, a pulse-like voltage is preferable. In the case of this reference example , a triangular pulse having a pulse width T1 is continuously generated at a pulse interval T2 as shown in FIG. Was applied. At that time, the peak value Vpf of the triangular wave pulse was sequentially increased. Also, monitor pulses Pm for monitoring the state of formation of the electron-emitting portion 1105 are inserted at appropriate intervals between the triangular-wave pulses, and the current flowing at that time is measured by the ammeter 1.
It was measured at 111.

【0111】参考例においては、たとえば10-5[to
rr]程度の真空雰囲気下において、たとえばパルス幅
T1を1[ミリ秒]、パルス間隔T2を10[ミリ秒]
とし、波高値Vpfを1パルスごとに0.1[V]ずつ
昇圧した。そして、三角波を5パルス印加するたびに1
回の割りで、モニターパルスPmを挿入した。フォーミ
ング処理に悪影響を及ぼすことがないように、モニター
パルスの電圧Vpmは0.1[V]に設定した。そし
て、素子電極1102と1103の間の電気抵抗が1×
106[オーム]になった段階、すなわちモニターパル
ス印加時に電流計1111で計測される電流が1×10
-7[A]以下になった段階で、フォーミング処理にかか
わる通電を終了した。
In the reference example , for example, 10 −5 [to
In a vacuum atmosphere of about [rr], for example, the pulse width T1 is 1 millisecond, and the pulse interval T2 is 10 milliseconds.
The peak value Vpf was increased by 0.1 [V] per pulse. Then, every time 5 triangular waves are applied, 1 is applied.
The monitor pulse Pm was inserted at each time. The monitor pulse voltage Vpm was set to 0.1 [V] so as not to adversely affect the forming process. Then, the electric resistance between the device electrodes 1102 and 1103 is 1 ×
When the current reaches 10 6 [Ohm], that is, the current measured by the ammeter 1111 when the monitor pulse is applied is 1 × 10 6
-7 [A] At the stage of the following, the energization related to the forming process was terminated.

【0112】なお、上記の方法は、本参考例の表面伝導
型放出素子に関する好ましい方法であり、たとえば微粒
子膜の材料や膜厚、あるいは素子電極間隔Lなど表面伝
導型放出素子の設計を変更した場合には、それに応じて
通電の条件を適宜変更するのが望ましい。
The above method is a preferred method for the surface conduction electron-emitting device of the present reference example , and the design of the surface conduction electron-emitting device, for example, the material and film thickness of the fine particle film or the element electrode interval L is changed. In such a case, it is desirable to appropriately change the energization conditions accordingly.

【0113】4)次に、図25(d)に示すように、活
性化用電源1112から素子電極1102と1103の
間に適宜の電圧を印加し、通電活性化処理を行って、電
子放出特性の改善を行う。
4) Next, as shown in FIG. 25D, an appropriate voltage is applied between the element electrodes 1102 and 1103 from the activating power supply 1112, and an energizing activation process is performed to perform electron emission characteristics. Make improvements.

【0114】通電活性化処理とは、前記電子放出部、特
に前記通電フォーミング処理により形成された電子放出
部1105に適宜の条件で通電を行って、その近傍に炭
素もしくは炭素化合物を堆積せしめる処理のことであ
る。図においては、炭素もしくは炭素化合物よりなる堆
積物を部材1113として模式的に示した。なお、通電
活性化処理を行うことにより、行う前と比較して、同じ
印加電圧における放出電流を典型的には100倍以上に
増加させることができる。
The energization activating process is a process of energizing the electron emitting portion, particularly the electron emitting portion 1105 formed by the energizing forming process, under appropriate conditions to deposit carbon or a carbon compound in the vicinity thereof. That is. In the figure, a deposit made of carbon or a carbon compound is schematically shown as a member 1113. Note that by performing the energization activation process, the emission current at the same applied voltage can be typically increased by 100 times or more compared to before the energization activation process.

【0115】具体的には、10-4ないし10-5[tor
r]の範囲内の真空雰囲気中で、電圧パルスを定期的に
印加することにより、真空雰囲気中に存在する有機化合
物を起源とする炭素もしくは炭素化合物を堆積させる。
堆積物1113は、単結晶グラファイト、多結晶グラフ
ァイト、非晶質カーボン、のいずれかか、もしくはその
混合物であり、膜厚は500[オングストローム]以
下、より好ましくは300[オングストローム]以下で
ある。
Specifically, 10 −4 to 10 −5 [tor
r], a voltage pulse is periodically applied in a vacuum atmosphere to deposit carbon or a carbon compound originating from an organic compound existing in the vacuum atmosphere.
The deposit 1113 is one of single-crystal graphite, polycrystalline graphite, and amorphous carbon, or a mixture thereof, and has a thickness of 500 Å or less, and more preferably 300 Å or less.

【0116】通電方法をより詳しく説明するために、図
27(a)に、活性化用電源1112から印加する適宜
の電圧波形の一例を示す。本参考例においては、一定電
圧の矩形波を定期的に印加して通電活性化処理を行った
が、具体的には,矩形波の電圧Vacは14[V],パ
ルス幅T3は1[ミリ秒],パルス間隔T4は10[ミ
リ秒]とした。なお、上述の通電条件は、本参考例の表
面伝導型放出素子に関する好ましい条件であり、表面伝
導型放出素子の設計を変更した場合には、それに応じて
条件を適宜変更するのが望ましい。
FIG. 27A shows an example of an appropriate voltage waveform applied from the activation power supply 1112 in order to explain the energization method in more detail. In the present reference example , the energization activation process is performed by applying a rectangular wave of a constant voltage periodically. Specifically, the voltage Vac of the rectangular wave is 14 [V], and the pulse width T3 is 1 [mm]. Second] and the pulse interval T4 is 10 [milliseconds]. The above-described energization conditions are preferable conditions for the surface conduction electron-emitting device of the present embodiment , and when the design of the surface conduction electron-emitting device is changed, it is desirable to appropriately change the conditions accordingly.

【0117】図25(d)に示す1114は該表面伝導
型放出素子から放出される放出電流Ieを捕捉するため
のアノード電極で、直流高電圧電源1115および電流
計1116が接続されている。(なお、基板1101
を、表示パネルの中に組み込んでから活性化処理を行う
場合には、表示パネルの蛍光面をアノード電極1114
として用いる。)活性化用電源1112から電圧を印加
する間、電流計1116で放出電流Ieを計測して通電
活性化処理の進行状況をモニターし、活性化用電源11
12の動作を制御する。電流計1116で計測された放
出電流Ieの一例を図27(b)に示すが、活性化電源
1112からパルス電圧を印加しはじめると、時間の経
過とともに放出電流Ieは増加するが、やがて飽和して
ほとんど増加しなくなる。このように、放出電流Ieが
ほぼ飽和した時点で活性化用電源1112からの電圧印
加を停止し、通電活性化処理を終了する。
An anode electrode 1114 shown in FIG. 25 (d) is for capturing an emission current Ie emitted from the surface conduction electron-emitting device. The anode electrode 1114 is connected to a DC high voltage power supply 1115 and an ammeter 1116. (Note that the substrate 1101
When the activation process is performed after the display panel is incorporated in the display panel, the phosphor screen of the display panel is connected to the anode electrode 1114.
Used as While the voltage is applied from the activation power supply 1112, the ammeter 1116 measures the emission current Ie to monitor the progress of the energization activation process.
12 is controlled. An example of the emission current Ie measured by the ammeter 1116 is shown in FIG. 27B. When the pulse voltage is started to be applied from the activation power supply 1112, the emission current Ie increases with the passage of time, but eventually saturates. And hardly increase. As described above, when the emission current Ie is substantially saturated, the application of the voltage from the activation power supply 1112 is stopped, and the energization activation process ends.

【0118】なお、上述の通電条件は、本参考例の表面
伝導型放出素子に関する好ましい条件であり、表面伝導
型放出素子の設計を変更した場合には、それに応じて条
件を適宜変更するのが望ましい。
The above-mentioned energization conditions are preferable conditions for the surface conduction electron-emitting device of the present embodiment , and when the design of the surface conduction electron-emitting device is changed, the conditions should be changed accordingly. desirable.

【0119】以上のようにして、図25(e)に示す平
面型の表面伝導型放出素子を製造した。
As described above, the flat surface conduction electron-emitting device shown in FIG. 25E was manufactured.

【0120】(垂直型の表面伝導型放出素子) 次に、電子放出部もしくはその周辺を微粒子膜から形成
した表面伝導型放出素子のもうひとつの代表的な構成、
すなわち垂直型の表面伝導型放出素子の構成について説
明する。
(Vertical Type Surface Conduction Emission Element) Next, another typical configuration of a surface conduction electron-emitting element in which the electron-emitting portion or its periphery is formed of a fine particle film,
That is, the configuration of the vertical type surface conduction electron-emitting device will be described.

【0121】図28は、垂直型の基本構成を説明するた
めの模式的な断面図であり、図中の1201は基板、1
202と1203は素子電極、1206は段差形成部
材、1204は微粒子膜を用いた導電性薄膜、1205
は通電フォーミング処理により形成した電子放出部、1
213は通電活性化処理により形成した薄膜、である。
FIG. 28 is a schematic cross-sectional view for explaining the basic structure of the vertical type. In FIG.
202 and 1203 are device electrodes, 1206 is a step forming member, 1204 is a conductive thin film using a fine particle film, 1205
Are electron-emitting portions formed by an energization forming process;
213 is a thin film formed by the activation process.

【0122】垂直型が先に説明した平面型と異なる点
は、素子電極のうちの片方(1202)が段差形成部材
1206上に設けられており、導電性薄膜1204が段
差形成部材1206の側面を被覆している点にある。し
たがって、前記図24(a)の平面型における素子電極
間隔Lは、垂直型においては段差形成部材1206の段
差高Lsとして設定される。なお、基板1201、素子
電極1202および1203、微粒子膜を用いた導電性
薄膜1204、については、前記平面型の説明中に列挙
した材料を同様に用いることが可能である。また、段差
形成部材1206には、たとえばSiO2のような電気
的に絶縁性の材料を用いる。
The difference between the vertical type and the flat type described above is that one of the device electrodes (1202) is provided on the step forming member 1206, and the conductive thin film 1204 is provided on the side surface of the step forming member 1206. It is in the point of coating. Therefore, the element electrode interval L in the planar type shown in FIG. 24A is set as the step height Ls of the step forming member 1206 in the vertical type. Note that for the substrate 1201, the element electrodes 1202 and 1203, and the conductive thin film 1204 using a fine particle film, the materials listed in the description of the planar type can be used in the same manner. For the step forming member 1206, an electrically insulating material such as SiO 2 is used.

【0123】次に、垂直型の表面伝導型放出素子の製法
について説明する。図29(a)〜(d)は、製造工程
を説明するための断面図で、各部材の表記は前記図28
と同一である。
Next, a method of manufacturing a vertical surface conduction electron-emitting device will be described. FIGS. 29A to 29D are cross-sectional views for explaining a manufacturing process.
Is the same as

【0124】1)まず、図29(a)に示すように、基
板1201上に素子電極1203を形成する。
1) First, as shown in FIG. 29A, an element electrode 1203 is formed on a substrate 1201.

【0125】2)次に、図29(b)に示すように、段
差形成部材を形成するための絶縁層を積層する。絶縁層
は、たとえばSiO2 をスパッタ法で積層すればよい
が、たとえば真空蒸着法や印刷法などの他の成膜方法を
用いてもよい。
2) Next, as shown in FIG. 29B, an insulating layer for forming a step forming member is laminated. The insulating layer may be formed by laminating SiO2 by sputtering, for example, but other film forming methods such as vacuum deposition or printing may be used.

【0126】3)次に、図29(c)に示すように、絶
縁層の上に素子電極1202を形成する。
3) Next, as shown in FIG. 29C, an element electrode 1202 is formed on the insulating layer.

【0127】4)次に、図29(d)に示すように、絶
縁層の一部を、たとえばエッチング法を用いて除去し、
素子電極1203を露出させる。
4) Next, as shown in FIG. 29D, a part of the insulating layer is removed by using, for example, an etching method.
The device electrode 1203 is exposed.

【0128】5)次に、図29(e)に示すように、微
粒子膜を用いた導電性薄膜1204を形成する。形成す
るには、前記平面型の場合と同じく、たとえば塗布法な
どの成膜技術を用いればよい。
5) Next, as shown in FIG. 29E, a conductive thin film 1204 using a fine particle film is formed. For the formation, as in the case of the flat type, a film forming technique such as a coating method may be used.

【0129】6)次に、前記平面型の場合と同じく、通
電フォーミング処理を行い、電子放出部を形成する。
(図25(c)を用いて説明した平面型の通電フォーミ
ング処理と同様の処理を行えばよい。)7)次に、前記
平面型の場合と同じく、通電活性化処理を行い、電子放
出部近傍に炭素もしくは炭素化合物を堆積させる。(図
25(d)を用いて説明した平面型の通電活性化処理と
同様の処理を行えばよい。)以上のようにして、図29
(f)に示す垂直型の表面伝導型放出素子を製造した。
6) Next, as in the case of the flat type, an energization forming process is performed to form an electron-emitting portion.
(A process similar to the planar energization forming process described with reference to FIG. 25C may be performed.) 7) Next, as in the case of the planar type, an energization activation process is performed, and the electron emission section is performed. Carbon or a carbon compound is deposited in the vicinity. (A process similar to the planar energization activation process described with reference to FIG. 25D may be performed.) As described above, FIG.
A vertical surface conduction electron-emitting device shown in (f) was manufactured.

【0130】(表示装置に用いた表面伝導型放出素子の
特性) 以上、平面型と垂直型の表面伝導型放出素子について素
子構成と製法を説明したが、次に表示装置に用いた素子
の特性について述べる。
(Characteristics of Surface Conduction Emission Element Used in Display Device) The element structure and manufacturing method of the planar and vertical surface conduction electron-emitting devices have been described above. Next, the characteristics of the element used in the display device will be described. Is described.

【0131】図30に、表示装置に用いた素子の、(放
出電流Ie)対(素子印加電圧Vf)特性、および(素
子電流If)対(素子印加電圧Vf)特性の典型的な例
を示す。なお、放出電流Ieは素子電流Ifに比べて著
しく小さく、同一尺度で図示するのが困難であるうえ、
これらの特性は素子の大きさや形状等の設計パラメータ
を変更することにより変化するものであるため、2本の
グラフは各々任意単位で図示した。
FIG. 30 shows typical examples of (emission current Ie) versus (device applied voltage Vf) characteristics and (device current If) versus (device applied voltage Vf) characteristics of the device used in the display device. . Note that the emission current Ie is significantly smaller than the element current If, and it is difficult to show the same current on the same scale.
Since these characteristics are changed by changing design parameters such as the size and shape of the element, the two graphs are shown in arbitrary units.

【0132】表示装置に用いた素子は、放出電流Ieに
関して以下に述べる3つの特性を有している。
The element used in the display device has the following three characteristics regarding the emission current Ie.

【0133】第一に、ある電圧(これを閾値電圧Vth
と呼ぶ)以上の大きさの電圧を素子に印加すると急激に
放出電流Ieが増加するが、一方、閾値電圧Vth未満
の電圧では放出電流Ieはほとんど検出されない。
First, a certain voltage (this is referred to as a threshold voltage Vth
When a voltage of the above magnitude is applied to the element, the emission current Ie sharply increases. On the other hand, at a voltage lower than the threshold voltage Vth, the emission current Ie is hardly detected.

【0134】すなわち、放出電流Ieに関して、明確な
閾値電圧Vthを持った非線形素子である。
That is, the non-linear element has a clear threshold voltage Vth with respect to the emission current Ie.

【0135】第二に、放出電流Ieは素子に印加する電
圧Vfに依存して変化するため、電圧Vfで放出電流I
eの大きさを制御できる。
Secondly, since the emission current Ie changes depending on the voltage Vf applied to the element, the emission current Ie depends on the voltage Vf.
The magnitude of e can be controlled.

【0136】第三に、素子に印加する電圧Vfに対して
素子から放出される電流Ieの応答速度が速いため、電
圧Vfを印加する時間の長さによって素子から放出され
る電子の電荷量を制御できる。
Third, since the response speed of the current Ie emitted from the element is faster than the voltage Vf applied to the element, the amount of charge of the electrons emitted from the element depends on the length of time during which the voltage Vf is applied. Can control.

【0137】以上のような特性を有するため、表面伝導
型放出素子を表示装置に好適に用いることができた。た
とえば多数の素子を表示画面の画素に対応して設けた表
示装置において、第一の特性を利用すれば、表示画面を
順次走査して表示を行うことが可能である。すなわち、
駆動中の素子には所望の発光輝度に応じて閾値電圧Vt
h以上の電圧を適宜印加し、非選択状態の素子には閾値
電圧Vth未満の電圧を印加する。駆動する素子を順次
切り替えてゆくことにより、表示画面を順次走査して表
示を行うことが可能である。
Because of the above characteristics, the surface conduction electron-emitting device could be suitably used for a display device. For example, in a display device in which a large number of elements are provided corresponding to pixels of a display screen, if the first characteristic is used, display can be performed by sequentially scanning the display screen. That is,
The driving element has a threshold voltage Vt according to a desired light emission luminance.
h or higher, and a voltage lower than the threshold voltage Vth is applied to the non-selected elements. By sequentially switching the elements to be driven, the display screen can be sequentially scanned and displayed.

【0138】また、第二の特性かまたは第三の特性を利
用することにより、発光輝度を制御することができるた
め、諧調表示を行うことが可能である。(多数素子を単
純マトリクス配線したマルチ電子ビーム源の構造) 次に、上述の表面伝導型放出素子を基板上に配列して単
純マトリクス配線したマルチ電子ビーム源の構造につい
て述べる。
In addition, by using the second characteristic or the third characteristic, the light emission luminance can be controlled, so that a gradation display can be performed. (Structure of a Multi-Electron Beam Source in which Many Devices are Wired in a Simple Matrix) Next, a structure of a multi-electron beam source in which the above-described surface conduction electron-emitting devices are arranged on a substrate and wired in a simple matrix will be described.

【0139】図31に示すのは、図22の表示パネルに
用いたマルチ電子ビーム源の平面図である。基板上に
は、図24(a),(b)で示したものと同様な表面伝
導型放出素子が配列され、これらの素子は行方向配線電
極1003と列方向配線電極1004により単純マトリ
クス状に配線されている。行方向配線電極1003と列
方向配線電極1004の交差する部分には、電極間に絶
縁層(不図示)が形成されており、電気的な絶縁が保た
れている。
FIG. 31 is a plan view of the multi-electron beam source used for the display panel of FIG. On the substrate, surface conduction type emission elements similar to those shown in FIGS. 24A and 24B are arranged, and these elements are arranged in a simple matrix by row-direction wiring electrodes 1003 and column-direction wiring electrodes 1004. Wired. An insulating layer (not shown) is formed between the row-directional wiring electrodes 1003 and the column-directional wiring electrodes 1004 where they intersect, so that electrical insulation is maintained.

【0140】図31のA−A’に沿った断面を、図32
に示す。
FIG. 32 is a sectional view taken along the line AA ′ of FIG.
Shown in

【0141】なお、このような構造のマルチ電子源は、
あらかじめ基板上に行方向配線電極1003、列方向配
線電極1004、電極間絶縁層(不図示)、および表面
伝導型放出素子の素子電極と導電性薄膜を形成した後、
行方向配線電極1003および列方向配線電極1004
を介して各素子に給電して通電フォーミング処理と通電
活性化処理を行うことにより製造した。
Incidentally, the multi-electron source having such a structure is as follows.
After previously forming a row direction wiring electrode 1003, a column direction wiring electrode 1004, an interelectrode insulating layer (not shown), and a device electrode and a conductive thin film of a surface conduction electron-emitting device on a substrate,
Row direction wiring electrode 1003 and column direction wiring electrode 1004
The device was manufactured by supplying power to each element through the device and performing an energization forming process and an energization activation process.

【0142】<通電活性化装置の構成> 以上、表示パネルの構造と製造法を説明した。次に、こ
の説明でも言及した、表面伝導型放出素子の通電活性化
について、図を参照して詳しく説明する。
<Structure of Current Activation Device> The structure and the manufacturing method of the display panel have been described above. Next, the energization activation of the surface conduction electron-emitting device mentioned in this description will be described in detail with reference to the drawings.

【0143】図1中、通電活性化される表面伝導型放出
素子基板101には複数の表面伝導型放出素子がマトリ
ックス状に配線されており、既にフォーミング処理が完
了しているものとする。基板101は不図示の真空排気
装置に接続されており、10-4から10-5(To r
r)程度に真空排気されている。さらに行方向配線端子
Dx1〜Dxm及び列方向配線端子Dy1〜Dynを介
して外部の電気回路と接続されている。活性化ラインを
選択するライン選択回路102は、タイミング発生回路
105の指示に従って行方向配線を選択し、その選択し
た行方向配線に電源104の選択電位を印加している。
電流モニタ回路103は、選択した行方向配線に選択電
位を印加した際、選択した行に流れる電流をモニタして
いる。電流モニタ回路103は、検出用抵抗Rmon
と、抵抗の両端に発生する電位差を計測する計測アンプ
から成り立っており、これにより電流Ifを検出し、活
性化電流値109として制御回路106に出力する。な
お、検出用抵抗Rmonの抵抗値は素子電流Ifが流れ
ることによる電圧降下により表面伝導型放出素子への印
加電圧が影響を受けないように十分小さな値にしてい
る。電源104は制御回路106からの指令値によっ
て、電子源の行方向配線に印加する電位差を発生してい
る。
In FIG. 1, it is assumed that a plurality of surface conduction electron-emitting devices are wired in a matrix on the surface conduction electron-emitting device substrate 101 to be activated, and the forming process has already been completed. The substrate 101 is connected to a vacuum exhaust device (not shown), and 10 -4 to 10 -5 (Torr)
r) It is evacuated to about. Furthermore, they are connected to an external electric circuit via row direction wiring terminals Dx1 to Dxm and column direction wiring terminals Dy1 to Dyn. A line selection circuit 102 for selecting an activation line selects a row-direction wiring according to an instruction from the timing generation circuit 105, and applies a selection potential of a power supply 104 to the selected row-direction wiring.
The current monitor circuit 103 monitors a current flowing in the selected row when a selection potential is applied to the selected row direction wiring. The current monitor circuit 103 includes a detection resistor Rmon
And a measuring amplifier for measuring a potential difference generated between both ends of the resistor, thereby detecting a current If and outputting it to the control circuit 106 as an activation current value 109. The resistance value of the detection resistor Rmon is set to a sufficiently small value so that the voltage applied to the surface conduction electron-emitting device is not affected by the voltage drop due to the flow of the device current If. The power supply 104 generates a potential difference to be applied to the row wiring of the electron source in accordance with a command value from the control circuit 106.

【0144】バッファアンプ回路107は、タイミング
制御信号105からの制御クロックHscan信号に同
期したタイミングで、表面伝導型放出素子基板101の
列方向配線の端子Dy1〜Dynを駆動する。バッファ
アンプの入力値、即ち端子Dy1〜Dynを駆動する電
位振幅値は電位分布発生回路108で決定される。
The buffer amplifier circuit 107 drives the terminals Dy1 to Dyn of the column direction wiring of the surface conduction electron-emitting device substrate 101 at a timing synchronized with the control clock Hscan signal from the timing control signal 105. The input value of the buffer amplifier, that is, the potential amplitude value for driving the terminals Dy1 to Dyn is determined by the potential distribution generating circuit 108.

【0145】本参考例においては通電活性化の進行状況
を活性化時に流れる電流量、即ち電流モニタ回路103
の出力データである活性化電流109を検出することで
把握している。そして、制御回路106は通電活性化開
始の指令とともに活性化を開始し、詳細は後述するが、
活性化の進行状況に応じて変化する列方向の素子の電圧
分布を逐次補正する。即ち、電流モニタ回路103出力
を用いて、各素子を流れる素子電流を見積もり、この値
を電位分布発生回路108に設定電流値110として設
定する。電位分布発生回路108は、設定電流値110
に応じて素子の列方向に生じる電位分布を算出し、電位
として発生する。算出された電位は、バッファアンプ1
07を通じて素子の列方向電極に印加される。これによ
り、各素子において、素子電流と配線抵抗によって生じ
る電圧分布が補正され、各素子に印加される電圧の差が
抑制される。活性化の進行に応じて逐次電位分布発生回
路108のデータを更新することで、活性化の終了時ま
で電圧分布補正が行われる。
In this embodiment , the progress of energization activation is indicated by the amount of current flowing during activation, that is, the current monitor circuit 103.
Is detected by detecting the activation current 109 which is the output data of. Then, the control circuit 106 starts the activation together with the energization activation start command.
The voltage distribution of the elements in the column direction that changes according to the progress of activation is sequentially corrected. That is, the device current flowing through each device is estimated using the output of the current monitor circuit 103, and this value is set in the potential distribution generating circuit 108 as the set current value 110. The potential distribution generating circuit 108 has a setting current value 110
The potential distribution occurring in the column direction of the element is calculated according to the above equation, and is generated as a potential. The calculated potential is stored in the buffer amplifier 1
07 is applied to the column direction electrode of the device. Thereby, in each element, the voltage distribution generated by the element current and the wiring resistance is corrected, and the difference between the voltages applied to each element is suppressed. By updating the data of the potential distribution generating circuit 108 successively in accordance with the progress of the activation, the voltage distribution is corrected until the end of the activation.

【0146】<ライン選択回路> 次に、図2を参照してライン選択回路102を説明す
る。
<Line Selection Circuit> Next, the line selection circuit 102 will be described with reference to FIG.

【0147】同回路は、内部にm個のスイッチング素子
(SWX1〜SWXm)を備えるもので,各スイッチン
グ素子は、電源104の出力電位もしくは0[V](グ
ランドレベル)のいずれか一方を選択し、表面伝導型放
出素子基板101の端子Dx1〜Dxmと電気的に接続
するものである。各スイッチング素子は、タイミング発
生回路105が出力する制御信号Vscanに基づいて
動作するものだが、実際にはたとえばFET、リレーの
ようなスイッチング素子を組み合わせる事により容易に
構成する事が可能である。図2においては1行目(Sx
1)のラインが選択され、行方向配線Dx1にのみ電源
104の出力電位が印加され、他のラインはグランドに
接続されて電位0[V]が与えられている。
This circuit includes m switching elements (SWX1 to SWXm) inside. Each switching element selects either the output potential of the power supply 104 or 0 [V] (ground level). Are electrically connected to the terminals Dx1 to Dxm of the surface conduction type emission element substrate 101. Each switching element operates based on the control signal Vscan output from the timing generation circuit 105. However, in practice, it can be easily configured by combining switching elements such as FETs and relays. In FIG. 2, the first line (Sx
The line 1) is selected, the output potential of the power supply 104 is applied only to the row direction wiring Dx1, and the other lines are connected to ground and given a potential of 0 [V].

【0148】<電位分布発生回路> 図3は電位分布発生回路108の構成を示す回路図であ
る。
<Potential Distribution Generating Circuit> FIG. 3 is a circuit diagram showing a configuration of potential distribution generating circuit 108.

【0149】この回路108は、前述したように活性化
の進行によって各素子を流れる素子電流と行方向配線抵
抗(図40のr1〜rNに相当)により発生する電圧降
下を補正するために、列方向から印加すべき補償電位量
を自動算出し、バッファアンプ107へ出力するように
動作する。
As described above, this circuit 108 is used to correct the voltage drop caused by the element current flowing through each element and the row-directional wiring resistance (corresponding to r1 to rN in FIG. 40) due to the progress of the activation. It operates to automatically calculate the compensation potential amount to be applied from the direction and output it to the buffer amplifier 107.

【0150】このような動作を行うために、電位分布発
生回路108は、等価配線抵抗アレイ301と定電流回
路302から成り立っている。
In order to perform such an operation, the potential distribution generating circuit 108 includes an equivalent wiring resistance array 301 and a constant current circuit 302.

【0151】等価配線抵抗アレイ301は単純マトリク
ス構成の表面伝導型放出素子基板101のある行配線上
の配線抵抗と等価な値を有する抵抗アレイである(図4
0を参照)。抵抗rd1〜rdNは行配線の各部の配線
抵抗と同じ値r1〜rNに設定される。表面伝導型放出
素子基板101上に形成される電極の作製法に関しては
後述するが、本参考例では一定の線幅、厚さ、材料で形
成されるように設計するため、製造上のばらつきを除け
ばrd1〜rdNは等しいと考える。そこで、等価配線
抵抗アレイ301は、実際の抵抗値と同じ模擬抵抗をア
レイ上に並べることにより構成できる。または表面伝導
型放出素子基板101の端に1ライン分の配線を余分に
形成し、これを取り出すことによって等価配線抵抗アレ
イ301を構成してもよい。
The equivalent wiring resistance array 301 is a resistance array having a value equivalent to the wiring resistance on a certain row wiring of the surface conduction electron-emitting device substrate 101 having a simple matrix configuration (FIG. 4).
0). The resistances rd1 to rdN are set to the same values r1 to rN as the wiring resistance of each part of the row wiring. Although a method of manufacturing an electrode formed on the surface conduction electron-emitting device substrate 101 will be described later, in this reference example , since the electrode is designed to be formed with a constant line width, thickness, and material, manufacturing variations may be reduced. Except that rd1 to rdN are equal. Therefore, the equivalent wiring resistance array 301 can be configured by arranging simulated resistors having the same actual resistance value on the array. Alternatively, an equivalent line resistance array 301 may be formed by forming an extra line of one line at the end of the surface conduction electron-emitting device substrate 101 and extracting it.

【0152】定電流回路302は、トランジスタと抵抗
Rにより構成され、表面伝導型放出素子基板101の列
方向配線端子Dy1〜Dynに対応して合計n個で成り
立っている。それぞれの定電流回路は、 (ベース入力電位−0.6+V)/R の電流量をシンクするよう動作する。なお、定電流回路
302のトランジスタのベースは共通化され、設定電流
値303が入力電位として印加される。従って、全ての
定電流回路の電流設定値は同じになるように動作する。
The constant current circuit 302 is composed of a transistor and a resistor R, and is composed of a total of n corresponding to the column direction wiring terminals Dy1 to Dyn of the surface conduction electron-emitting device substrate 101. Each constant current circuit operates so as to sink a current amount of (base input potential−0.6 + V) / R 2. Note that the bases of the transistors of the constant current circuit 302 are shared, and a set current value 303 is applied as an input potential. Therefore, all the constant current circuits operate so that the current set values are the same.

【0153】<活性化処理> 引き続き、本参考例の装置を用いて、表面伝導型放出素
子基板101を活性化する手順について図1、4、5を
参照して説明する。活性化は全ての素子の素子電流が目
標値になるように行うが、この時の目標電流値は必要と
する電子放出量などから予め求められる。本参考例にお
いては、最終的に表面伝導型放出素子基板101上の各
素子の素子電流が2mAになるように電流モニタ回路1
03出力をモニタしながら、通電活性化処理を行った。
[0153] Continuing <activation>, using the device of this reference example, the steps of activating the surface-conduction electron-emitting device substrate 101 will be described with reference to FIG. 1, 4 and 5. The activation is performed so that the device currents of all the devices become the target values. The target current value at this time is obtained in advance from the required electron emission amount and the like. In the present reference example , the current monitor circuit 1 is set so that the device current of each device on the surface conduction electron-emitting device substrate 101 is finally 2 mA.
The energization activation process was performed while monitoring the 03 output.

【0154】以下に活性化のフローについて説明する。The activation flow will be described below.

【0155】図1において、制御回路106が活性化開
始の指令を受信すると、制御回路106は行単位で通電
処理を行うためにタイミング発生回路105及び電源1
04を制御する。
In FIG. 1, when the control circuit 106 receives an activation start command, the control circuit 106 executes the timing generation circuit 105 and the power
04 is controlled.

【0156】先ず、列方向配線端子Dy1〜Dynをグ
ランド電位になる様、設定電流値110を設定し、行方
向配線端子Dx1〜Dxmに順次活性化電位Eacをパ
ルス状に印加する。このパルスは、例えば、パルス幅1
ミリ秒、パルス高18Vである。これにより表面伝導型
放出素子基板101は行方向単位に順次パルス電位が印
加され、活性化がライン単位で開始する。
First, the set current value 110 is set so that the column wiring terminals Dy1 to Dyn are at the ground potential, and the activation potential Eac is sequentially applied to the row wiring terminals Dx1 to Dxm in a pulse shape. This pulse has, for example, a pulse width of 1
Milliseconds, pulse height 18V. As a result, a pulse potential is sequentially applied to the surface conduction electron-emitting device substrate 101 in units of rows, and activation is started in units of lines.

【0157】本参考例においては、行方向配線端子Dx
1ライン上のn個の素子を活性化する場合について以下
説明する。
In this embodiment , the row-direction wiring terminals Dx
A case where n elements on one line are activated will be described below.

【0158】活性化電圧を印加している1行めの表面伝
導型素子群に着目し、その配線抵抗を含めたモデルで表
面伝導型放出素子群401を表し、この素子群を通電活
性化する様子を図4で説明する。図4において、F1〜
Fnは行方向配線端子Dx1ライン上の表面伝導型放出
素子、r1〜rnは行配線EX1における各部の配線抵
抗、Ryは、各配線Dy1〜Dynの給電端から表面伝
導型放出素子までの配線抵抗である。ここでは行配線は
一定の線幅、厚さ、材料で形成されるように設計するた
め、製造上のばらつきを除けばr1〜rNは等しいと考
える。また各配線はどれも等しく設計するため各配線の
Ryは等しいと考える。なお、通電活性化の前後で表面
伝導型放出素子の等価抵抗値は変化(減少)するが、R
yの値に比べ各素子の等価抵抗は非常に大きく、ここで
はRyはほとんど無視して考える。また、表面伝導型放
出素子の等価抵抗値は、r1〜rNに比ベて大きく設計
している。
Paying attention to the surface conduction type element group on the first row to which the activation voltage is applied, the surface conduction type emission element group 401 is represented by a model including the wiring resistance, and this element group is activated. This will be described with reference to FIG. In FIG.
Fn is a surface conduction type emission device on the row direction wiring terminal Dx1 line, r1 to rn are wiring resistances of respective parts in the row wiring EX1, and Ry is a wiring resistance from a feeding end of each of the wirings Dy1 to Dyn to the surface conduction emission device. It is. Here, since the row wiring is designed to be formed of a fixed line width, thickness, and material, it is considered that r1 to rN are equal except for manufacturing variations. In addition, since each wiring is designed to be equal, it is considered that Ry of each wiring is equal. Although the equivalent resistance value of the surface conduction electron-emitting device changes (decreases) before and after the activation,
The equivalent resistance of each element is much higher than the value of y, and here, Ry is almost ignored. The equivalent resistance value of the surface conduction electron-emitting device is designed to be larger than r1 to rN.

【0159】表面伝導型放出素子群401を活性化する
ため、制御回路106はタイミング発生回路105を介
してライン選択回路102を制御し、活性化電位Eac
を出力する電源104、電流モニタ回路103を行方向
配線端子Dx1に接続する。これにより端子Dx1は活
性化電位Eacが印加される。
The control circuit 106 controls the line selection circuit 102 via the timing generation circuit 105 to activate the surface conduction type emission element group 401, and activates the activation potential Eac.
Is connected to the row direction wiring terminal Dx1. Thereby, the activation potential Eac is applied to the terminal Dx1.

【0160】一方、Dx1ライン上の素子のもう一方の
電極端子であるDy1〜Dyn端子はバッファアンプ1
07により駆動される。バッファアンプ107は、各素
子F1〜FNからの活性化電流i1〜inをシンクする
ように動作するが、その出力電位振幅は電位分布発生回
路108によって決定される。
On the other hand, Dy1 to Dyn terminals, which are the other electrode terminals of the elements on the Dx1 line, are connected to the buffer amplifier 1
07. The buffer amplifier 107 operates to sink the activation currents i1 to in from the elements F1 to FN, and the output potential amplitude is determined by the potential distribution generating circuit 108.

【0161】電位分布回路108は前述したように等価
配線抵抗アレイ301と定電流回路302から成り立っ
ている。等価配線抵抗アレイ301の各抵抗値rd1〜
rdnは、行配線Dx1の配線抵抗値r1〜rnと等し
く設定されている。定電流回路302を構成するn個の
定電流源CI1〜CInは、表面伝導型放出素子群40
1の各素子F1〜FNに対応し、活性化の進行に伴って
素子に流れる素子電流を等価的に置き換えている。
The potential distribution circuit 108 includes the equivalent wiring resistance array 301 and the constant current circuit 302 as described above. Each resistance value rd1 of the equivalent wiring resistance array 301
rdn is set equal to the wiring resistance values r1 to rn of the row wiring Dx1. The n constant current sources CI1 to CIn forming the constant current circuit 302 are
One element F1 to FN is equivalently replaced with an element current flowing through the element as the activation proceeds.

【0162】ここで、通電活性化を行う際、素子の電気
特性は図41に示すような変化をする。即ち活性化の開
始時は素子電流はほとんど流れず、通電と共に素子電流
が流れ飽和する。この時、行配線Dx1上の素子群の端
子電位をモニタすると配線抵抗r1〜rnの影響でGy
1〜Gyn電位は変化する。この電位変化は活性化の進
行と共に大きくなり活性化の最後に最も大きくなる。例
えば、活性化電流2mA/1素子、r1〜rn=10m
Ω、n=1000の場合、給電端から最も遠いFn素子
の端子Gynに於いては、 ΔV=1/2×1000×1001×2mAX10mΩ
≒10Vもの電位の変化が生じることになる。
Here, when the energization is activated, the electrical characteristics of the element change as shown in FIG. That is, at the start of activation, almost no element current flows, and the element current flows and saturates with energization. At this time, when the terminal potential of the element group on the row wiring Dx1 is monitored, Gy is affected by the wiring resistances r1 to rn.
The 1-Gyn potential changes. This potential change increases with the progress of the activation and becomes the largest at the end of the activation. For example, activation current 2 mA / 1 element, r1 to rn = 10 m
When Ω and n = 1000, at the terminal Gyn of the Fn element farthest from the power supply end, ΔV = 1 / × 1000 × 1001 × 2mMAX10mΩ
A potential change of as much as ≒ 10 V will occur.

【0163】そこで、この電位分布と同じ電位分布を電
圧分布発生回路108で発生させ、各素子に印加される
電圧の差をキャンセルする様にバッファアンプ107出
力Sy1〜Synにより、Dy1〜Dyn端子を駆動す
る。
Therefore, the same potential distribution as this potential distribution is generated by the voltage distribution generating circuit 108, and the terminals Dy1 to Dyn are connected by the outputs Sy1 to Syn of the buffer amplifier 107 so as to cancel the difference between the voltages applied to the respective elements. Drive.

【0164】即ち、活性化の進行に伴って各素子F1〜
Fnに流れる電流による端子Gy1〜Gynの電位降下
分布を、電位分布発生回路108出力By1〜Bynで
再現する。各素子F1〜Fnの活性化がほぼ一様に進行
すると仮定すると各素子を流れる素子電流i1〜inは
ほほ等しく、その電流値は電流モニタ回路103で検出
される電流量Iを用いて iave=i1=i2=…=in=I/n (1) で現される。
That is, as the activation proceeds, each of the elements F1 to F1
The potential drop distribution of the terminals Gy1 to Gyn due to the current flowing through Fn is reproduced by the outputs By1 to Byn of the potential distribution generating circuit 108. Assuming that the activation of each of the elements F1 to Fn proceeds almost uniformly, the element currents i1 to in flowing through each element are almost equal, and the current value is determined by using the current amount I detected by the current monitor circuit 103, iave = i1 = i2 =... = in = I / n (1)

【0165】そこで、このiaveを設定電流値とし
て、電位分布発生回路108に設定すれば、電位分布発
生回路108出力By1〜Bynには、各素子F1〜F
nに流れる電流による端子Gy1〜Gynの電位降下分
布と同じ分布が生ずる。そこでこの電位量をバッファア
ンプ107出力Sy1〜SynによりDy1〜Dyn端
子に印加すれば、各素子F1〜Fnの端子間に印加され
る電圧は素子番号、活性化の進行によらずに一定にする
ことができる。
Therefore, if this iave is set as a set current value in the potential distribution generating circuit 108, the output By1 to Byn of the potential distribution generating circuit 108 will be applied to each of the elements F1 to Fyn.
The same distribution as the potential drop distribution of the terminals Gy1 to Gyn by the current flowing through n occurs. Therefore, if this potential amount is applied to the terminals Dy1 to Dyn by the outputs Sy1 to Syn of the buffer amplifier 107, the voltage applied between the terminals of the elements F1 to Fn is kept constant regardless of the element number and the progress of activation. be able to.

【0166】図5(a),(b)は、活性化の開始と終
了時に素子F1〜Fnの両端に印加される電位分布を示
したものである。図5(a)は活性化開始直後の電位分
布を示している。横軸は素子番号F1〜Fnであり、素
子の位置を示している。縦軸は素子両端の端子電位を示
している。活性化の開始直後は前述したように各素子を
流れる電流は小さい。従って電源104から印加する活
性化電位Eac=18Vが各素子の端子Gy1からGy
nに印加される。また活性化電流がほとんど流れていな
いので電位分布発生回路108の設定電流値もほぼ0と
なり、電位分布発生回路108出力By1〜Byn及び
バッファ107出力Sy1〜Synもほぼ0Vになる。
これにより各素子には一定の印加電圧〜18Vが印加さ
れ、活性化が進行する。
FIGS. 5A and 5B show the distribution of potentials applied to both ends of the elements F1 to Fn at the start and end of activation. FIG. 5A shows a potential distribution immediately after the start of activation. The horizontal axis indicates element numbers F1 to Fn, and indicates the position of the element. The vertical axis indicates the terminal potential at both ends of the element. Immediately after the start of activation, the current flowing through each element is small as described above. Therefore, the activation potential Eac = 18 V applied from the power supply 104 is applied from the terminals Gy1 to Gy of each element.
n. Also, since the activation current hardly flows, the set current value of the potential distribution generating circuit 108 is also substantially 0, and the outputs By1 to Byn of the potential distribution generating circuit 108 and the outputs Sy1 to Syn of the buffer 107 are also substantially 0V.
As a result, a constant applied voltage of 18 V is applied to each element, and activation proceeds.

【0167】また図5(b)は活性化終了時の電位分布
を示している。活性化の開始終了時は前述したように各
素子を流れる電流はほぼ2mAになっている。従って電
源104から印加する活性化電位Eac=18Vが各素
子の端子Gy1〜Gynに印加される際に配線抵抗によ
る電位降下の影響で低下する。この時、電位分布発生回
路108の設定電流値を2mAとすれば電位分布発生回
路108出力By1〜Byn及びバッファ107出力S
y1〜Synの分布はGy1〜Gynの分布と同じにな
る。これにより各素子には一定の印加電圧〜18Vが印
加されて活性化が行われる。
FIG. 5B shows a potential distribution at the end of activation. At the start and end of activation, the current flowing through each element is approximately 2 mA as described above. Therefore, when the activation potential Eac = 18 V applied from the power supply 104 is applied to the terminals Gy1 to Gyn of each element, the activation potential Eac is reduced due to a potential drop due to wiring resistance. At this time, if the set current value of the potential distribution generating circuit 108 is 2 mA, the outputs By1 to Byn of the potential distribution generating circuit 108 and the output S of the buffer 107 are output.
The distribution of y1 to Syn is the same as the distribution of Gy1 to Gyn. As a result, a constant applied voltage of 18 V is applied to each element to activate the element.

【0168】即ち、活性化の進行に伴って素子電流が増
加すると配線抵抗の影響で素子に印加される電位の分布
が常に変化する。このとき、制御回路106は、活性化
の進行に応じて、電流モニタ回路103で検出される電
流値から上式(1)にしたがって素子電流値を得て、そ
の値に相当する電流値を電位分布発生回路108の設定
電流値として設定する。こうして、電位分布発生回路1
08出力By1〜Bynを逐次更新することで活性化の
開始から終了まで全ての素子が一定の電圧で活性化され
る。そして各素子の素子電流が2mAに達したところで
活性化を終了する。
That is, when the device current increases as the activation proceeds, the distribution of the potential applied to the device constantly changes due to the influence of the wiring resistance. At this time, the control circuit 106 obtains an element current value from the current value detected by the current monitor circuit 103 according to the above equation (1) in accordance with the progress of the activation, and sets the current value corresponding to the value to the potential. The current is set as the set current value of the distribution generating circuit 108. Thus, the potential distribution generating circuit 1
By sequentially updating the 08 outputs By1 to Byn, all the elements are activated at a constant voltage from the start to the end of activation. Then, when the element current of each element reaches 2 mA, the activation ends.

【0169】本参考例で説明した電位分布発生回路10
8は、設定電流の更新時に出力By1〜Bynの応答が
非常に速いため、電源104からのパルス電圧印加毎に
分布を更新することも可能である。
The potential distribution generating circuit 10 described in the present reference example
In No. 8, since the responses of the outputs By1 to Byn are very fast when the set current is updated, the distribution can be updated each time a pulse voltage is applied from the power supply 104.

【0170】図15は、1ライン毎に活性化を完了さ
せ、ラインを進めていく手順で活性化を行なう場合の、
制御回路106による制御手順の一例である。図15
は、1ラインについての手順を示している。通常は基板
101は複数ラインを有するため、ライン数分繰り返し
てこの制御手順が行われる。
FIG. 15 shows a case where activation is completed in a procedure in which the activation is completed for each line and the line is advanced.
5 is an example of a control procedure performed by the control circuit 106. FIG.
Shows the procedure for one line. Usually, since the substrate 101 has a plurality of lines, this control procedure is repeated for the number of lines.

【0171】図15において、まず、電流モニタからの
入力値より、平均素子電流iaveを算出する(ステッ
プS3401)。活性化前の状態では、図5(a)に示
したように、素子電流は非常に小さい値であるため、最
初のパルスについては、iave≒0として始めても良
いし、あるいは実験的に求めた初期値を用いても良い。
次に、得られた素子電流値に応じて設定電流値110を
更新する(ステップS3402)。この状態で活性化電
位を選択されたラインに印加する(ステップS340
3)。所定の活性化手順を選択ラインについて終えたな
ら、このラインについては活性化を終了する(ステップ
S3404−YES)。次のラインがあるなら、ライン
切換信号を出力して次のラインを選択する。一方、選択
ラインの活性化が終了していないなら、ステップS34
01に戻って、ステップS3403で印加した活性化電
位に対する活性化電流値を電流モニタ103から読み取
り、設定電流値を更新して次のパルスを選択ラインに印
加する。これを、活性化が終了するまで繰り返す。
In FIG. 15, first, an average element current iave is calculated from the input value from the current monitor (step S3401). In the state before the activation, as shown in FIG. 5A, the device current has a very small value, so that the first pulse may be started with iave ≒ 0, or may be obtained experimentally. An initial value may be used.
Next, the set current value 110 is updated according to the obtained element current value (step S3402). In this state, the activation potential is applied to the selected line (step S340).
3). When the predetermined activation procedure is completed for the selected line, the activation for this line ends (step S3404-YES). If there is a next line, a line switching signal is output to select the next line. On the other hand, if the activation of the selected line is not completed, step S34
Returning to 01, the activation current value corresponding to the activation potential applied in step S3403 is read from the current monitor 103, the set current value is updated, and the next pulse is applied to the selected line. This is repeated until the activation is completed.

【0172】以上の説明においては、行配線Dx1上の
素子の活性化の説明を行ったが、他のライン上の素子を
活性化する際も全く同様に連用できる。このようにして
全ての表面伝導型放出素子基板101の活性化を終了す
る。
In the above description, the activation of the elements on the row wiring Dx1 has been described. However, the activation of the elements on other lines can be repeated in the same manner. Thus, the activation of all the surface conduction electron-emitting device substrates 101 is completed.

【0173】また、活性化の際、あるライン上の素子の
活性化が完全に終了後、ライン選択回路102を切り替
えて他の活性化ラインの活性化を行う方法だけでなく、
活性化ラインを順次切り替えながら複数同時進行で通電
活性化を行ってもよい。この場合は、ライン毎に活性化
進行のばらつきがある可能性があるため、ラインごとの
平均素子電流を逐次メモリ等にストアし、ラインを切替
え時にメモリにストアされた平均素子電流を用いて電位
分布発生回路108出力を高速に更新しながら活性化を
行うことで均一な活性化が実現される。図15では、1
ラインごとに活性化を完了させているが、ラインを順次
切換えながら複数ラインで平行に活性化を進める場合に
は、ステップS3403とステップS3404との間で
ライン切換信号を出力する必要がある。
In addition, upon activation, after the activation of the elements on a certain line is completely completed, not only the method of switching the line selection circuit 102 to activate the other activation lines, but also
The energization activation may be performed at the same time while a plurality of activation lines are sequentially switched. In this case, the activation progress may vary from line to line. Therefore, the average element current for each line is sequentially stored in a memory or the like, and the potential is calculated using the average element current stored in the memory when the line is switched. By performing the activation while updating the output of the distribution generation circuit 108 at high speed, uniform activation is realized. In FIG. 15, 1
Although the activation is completed for each line, if the activation is to be performed in parallel on a plurality of lines while sequentially switching the lines, it is necessary to output a line switching signal between step S3403 and step S3404.

【0174】また表面伝導型放出素子基板101の活性
化を速く終了させるため、複数のラインを同時に駆動し
てもよい。この場合、電流モニタ回路103は複数ライ
ン分の素子電流の総和が検出されるため、電位分布発生
回路108に与える設定電流値の見積もりに考慮が必要
となる。
A plurality of lines may be driven simultaneously in order to quickly terminate the activation of the surface conduction electron-emitting device substrate 101. In this case, since the current monitor circuit 103 detects the sum of the device currents for a plurality of lines, it is necessary to consider the estimation of the set current value given to the potential distribution generation circuit 108.

【0175】また本参考例に於いては、電源104出力
を正として、端子Dx1から端子Dy1〜Dynに電流
を流す方向で活性化を行ったが、これとは極性を逆にし
て端子Dy1〜Dynから端子Dx1側に電流を流すよ
うに活性化を行ってもよい。この場合は、電位分布も逆
になるため、バッファアンプ107を(−1)倍の反転
バッファアンプとして、電流をソースするように設定す
ることで全く同様の効果が得られる。
In the present embodiment , the activation is performed in the direction in which a current flows from the terminal Dx1 to the terminals Dy1 to Dyn, with the output of the power supply 104 being positive, but the polarity is reversed with respect to the terminals Dy1 to Dy1. Activation may be performed so that a current flows from Dyn to the terminal Dx1 side. In this case, since the potential distribution is also reversed, the same effect can be obtained by setting the buffer amplifier 107 as an inverting buffer amplifier of (-1) times so as to source current.

【0176】以上説明したように、本参考例の通電活性
化装置によれば、全ての素子の電子放出特性が均一化さ
れる。これにより、この電子源基板を用いて輝度または
濃度のばらつきが少ない方品位な画像表示装置が実現さ
れた。
As described above, according to the activation device of the present embodiment , the electron emission characteristics of all the elements are made uniform. As a result, a high-quality image display device with little variation in brightness or density using this electron source substrate has been realized.

【0177】[第2の参考例] 図6により本発明の第二の参考例である表面伝導型放出
素子の通電活性化装置について説明する。
[0177] About the second reference example] The second energization activation device of the surface conduction electron-emitting devices is a reference example of the present invention by FIG. 6 will be described.

【0178】図6において、表面伝導型放出素子601
は、行方向配線端子Dx1〜Dxmを両側に備える点に
おいて図1の基板101と異なっている。図6に示すよ
うに両側から引き出された端子Dx1〜Dxmは、同じ
ライン同志で接続され、ライン選択回路602に接続さ
れている。
In FIG. 6, the surface conduction electron-emitting device 601
Is different from the substrate 101 in FIG. 1 in that row wiring terminals Dx1 to Dxm are provided on both sides. As shown in FIG. 6, terminals Dx1 to Dxm drawn from both sides are connected by the same line and are connected to a line selection circuit 602.

【0179】装置全体の動作や活性化の手順等は第1の
参考例と同様なので省略するが、配線端子の取り出し方
法が異なることにより、活性化時に素子にかかる電位分
布が異なり、これにより駆動方法が第1の参考例のそれ
とは若干異なっているので説明する。
The operation and activation procedure of the whole apparatus are the first.
Although the description is the same as that of the reference example , the description is omitted because the potential distribution applied to the element at the time of activation is different due to the difference in the method of extracting the wiring terminals, and the driving method is slightly different from that of the first reference example. .

【0180】本参考例のような表面伝導型放出素子基板
601に通電活性化を行うときの等価回路は図43Aに
示すようになる。図43Aにおいて、2ライン目の素子
を活性化している時の素子印加電位の分布は、図43B
に示すようになる。つまり両側取り出しの場合は、左右
対称のプロファイルになる。
FIG. 43A shows an equivalent circuit when energizing the surface conduction electron-emitting device substrate 601 as in this embodiment . In FIG. 43A, the distribution of the element applied potential when the element on the second line is activated is shown in FIG.
It becomes as shown in. In other words, in the case of both-side extraction, the profile becomes symmetric.

【0181】従って、図6において列方向配線端子Dy
1〜Dynに印加すべき電位分布量も左右対称で良いこ
とになる。そこで、電位分布回路608は1〜(n/
2)本の抵抗アレイと定電流源で構成すれば、電位分布
を再規できることになる。バッファ607出力の出力イ
ンピーダンスを十分小さくすれば、バッファアンプ60
7を(n/2)個用意して、対称な電位分布になる端子
(例えばDy1とDyn、Dy2とDyn−1等)は共
通に接続して駆動することで回路を簡略できる。例え
ば、図4を用いて説明すると、バッファアンプからの第
1列目の出力Sy1は端子Dy1とDynに、第2列目
の出力Sy2は端子Dy2とDyn−1に、という具合
に順次接続し、第j列目の出力Syjは端子DyjとD
yn-j+1とに接続する。nが奇数であれば、第(n+
1)/2列目の出力は端子Dy(n+1)/2だけに接続され
る。
Therefore, in FIG. 6, the column direction wiring terminals Dy
The amount of potential distribution to be applied to 1 to Dyn may also be left-right symmetric. Therefore, the potential distribution circuit 608 calculates 1 to (n /
2) If it is composed of a resistor array and a constant current source, the potential distribution can be redefined. If the output impedance of the buffer 607 output is made sufficiently small, the buffer amplifier 60
The circuit can be simplified by preparing (n / 2) 7 and driving by connecting and driving terminals (for example, Dy1 and Dyn, Dy2 and Dyn-1) having a symmetrical potential distribution. For example, referring to FIG. 4, the output Sy1 of the first column from the buffer amplifier is sequentially connected to terminals Dy1 and Dyn, the output Sy2 of the second column is connected to terminals Dy2 and Dyn-1, and so on. , The output Syj in the j-th column is the terminals Dyj and D
yn-j + 1. If n is an odd number, the (n +
The output of the 1) / 2nd column is connected only to the terminal Dy (n + 1) / 2.

【0182】図7に第2の参考例に示す駆動を行った場
合の各素子の電位分布を示す。前述したように左右対称
の電位分布プロファイルが得られた。また列方向配線端
子Dy1〜Dyn駆動電位Sy1〜Synも活性化の進
行と共に変化し、常に各素子に一定の活性化電圧が印加
されるように補償を行った。
FIG. 7 shows a potential distribution of each element when the driving shown in the second reference example is performed. As described above, a symmetrical potential distribution profile was obtained. Further, the column-direction wiring terminals Dy1 to Dyn drive potentials Sy1 to Syn also change with the progress of activation, and compensation is performed so that a constant activation voltage is always applied to each element.

【0183】以上説明したように、本参考例の装置は、
全ての素子の電子放出特性が均一な電子源を製造するこ
とができる。
[0183] As described above, the apparatus of this reference example,
An electron source having uniform electron emission characteristics of all devices can be manufactured.

【0184】[第3の参考例] 図8により本発明の第三の参考例である表面伝導型放出
素子の通電活性化装置について説明する。
[Third Reference Example ] An energization activation device for a surface conduction electron-emitting device according to a third reference example of the present invention will be described with reference to FIG.

【0185】図8においては、表面伝導型放出素子80
1は図1の基板101と同じであり、装置全体の動作や
活性化の手順等は第1の参考例とほぼ同様なので省略す
る。
In FIG. 8, the surface conduction electron-emitting device 80 is shown.
1 is the same as the substrate 101 of FIG. 1, and the operation and activation procedure of the whole apparatus are almost the same as those of the first reference example , so that the description is omitted.

【0186】本参考例においては、電位分布回路808
出力をそのまま列方向配線端子Dy1〜Dynに印加す
るのでなく、駆動方法が第1の参考例のそれと若干異な
っているので説明する。
In this embodiment , the potential distribution circuit 808
The output is not applied to the column direction wiring terminals Dy1 to Dyn as it is, but the driving method is slightly different from that of the first reference example .

【0187】第1の参考例と同様に、活性化電圧を印加
している1行めの表面伝導型素子群に着目し、その配線
抵抗を含めたモデルで表面伝導型放出素子群901を表
し、この素子群を通電活性化する様子を図9で説明す
る。図9において、F1〜Fnは行方向配線端子Dx1
ライン上の表面伝導型放出素子、r1〜rnは行配線E
X1における各部の配線抵抗、Ryは各配線Dy1〜D
ynの給電端から表面伝導型放出素子までの配線抵抗で
ある。
As in the first reference example , attention is paid to the surface conduction type element group in the first row to which the activation voltage is applied, and the surface conduction type emission element group 901 is represented by a model including the wiring resistance. The manner in which this group of elements is activated will be described with reference to FIG. In FIG. 9, F1 to Fn are row direction wiring terminals Dx1.
Surface conduction type emission elements on the line, r1 to rn are row wirings E
The wiring resistance and Ry of each part in X1 are the wirings Dy1 to Dy.
yn is the wiring resistance from the feeding end to the surface conduction electron-emitting device.

【0188】表面伝導型放出素子群901を活性化する
ため、制御回路806はタイミング発生回路105を介
してライン選択回路802を制御し、活性化電位Eac
を出力する電源804、電流モニタ回路803を行方向
配線端子Dx1に接続する。これにより端子Dx1は活
性化電位Eacで駆動される。
Control circuit 806 controls line selection circuit 802 via timing generation circuit 105 to activate surface conduction electron-emitting element group 901 and activates activation potential Eac.
Is connected to the row direction wiring terminal Dx1. As a result, the terminal Dx1 is driven by the activation potential Eac.

【0189】一方、Dx1ライン上の素子のもう一方の
列方向端子であるDy1〜Dyn端子はバッファアンプ
807により駆動される。バッファアンプ807はこの
場合、各素子F1〜FNからの活性化電流i1〜inを
シンクするように動作するが、出力電位振幅は電位分布
発生回路808によって決定される。この動作は第1の
参考例と同様である。
On the other hand, the Dy1 to Dyn terminals as the other column direction terminals of the elements on the Dx1 line are driven by the buffer amplifier 807. In this case, the buffer amplifier 807 operates to sink the activation currents i1 to in from the respective elements F1 to FN, and the output potential amplitude is determined by the potential distribution generating circuit 808. This operation is the first
This is the same as the reference example .

【0190】本参考例においても、活性化の進行によっ
て生じる電位分布を、電位分布発生回路108で発生さ
せ、電位分布をキャンセルする様にバッファアンプ80
7出力Sy1〜Synにより、Dy1〜Dyn端子を駆
動した。この時電位分布回路108出力の電位値By1
〜Bynをそのまま端子に印加するのでなく、バッファ
アンプ807で設定オフセット値812を加算して印加
している。またこの設定オフセット値812は活性化電
位にも加算され電源804振幅として印加される。
Also in the present embodiment , the potential distribution generated by the progress of activation is generated by the potential distribution generating circuit 108, and the buffer amplifier 80 is controlled so as to cancel the potential distribution.
Dy1 to Dyn terminals were driven by seven outputs Sy1 to Syn. At this time, the potential value By1 output from the potential distribution circuit 108
BByn is not applied to the terminal as it is, but is applied by adding the set offset value 812 by the buffer amplifier 807. The set offset value 812 is also added to the activation potential and applied as the amplitude of the power supply 804.

【0191】このようにオフセット電位を印加する理由
は次のようなものである。すなわち、行単位で通電活性
化を行う場合、同一行上で列方向に生じる電位降下の分
布を列方向配線端子Dy1〜Dynからの印加電位によ
り補償するのが本発明の趣旨であるが、列方向配線端子
Dy1〜Dynからの印加電位は、表面伝導型放出素子
が単純マトリクス構成であるため、通電活性化ラインだ
けでなく、通電活性化を行っていないラインの素子にも
印加される。むろん列方向配線端子Dy1〜Dynは最
大でも数Vと小さいため、通電活性化を行っていないラ
インの素子にこの電位が印加されても問題にならない。
しかしながら通電活性化を行っていないラインの素子へ
の電位印加による基板の温度変化や温度分布の問題を少
しでも軽減する方が望ましい。そこで列方向配線端子D
y1〜Dynから印加される電位の絶対値を極力小さく
するようにオフセット電圧を加算し駆動を行った。
The reason for applying the offset potential as described above is as follows. That is, when the activation is performed in units of rows, the distribution of the potential drop occurring in the column direction on the same row is compensated by the applied potential from the column direction wiring terminals Dy1 to Dyn. Applied potentials from the direction wiring terminals Dy1 to Dyn are applied not only to the energization activation lines but also to the elements of the lines that are not energization activation, since the surface conduction type emission device has a simple matrix configuration. Needless to say, since the column-direction wiring terminals Dy1 to Dyn are as small as several volts at the maximum, there is no problem even if this potential is applied to the element of the line that is not energized.
However, it is desirable to alleviate the problem of temperature change and temperature distribution of the substrate due to application of a potential to the element of the line on which the energization is not activated. Therefore, the column wiring terminal D
Driving was performed by adding an offset voltage so as to minimize the absolute value of the potential applied from y1 to Dyn.

【0192】この時、印加するオフセット電位値は以下
のようにして決定した。電位分布回路808出力で各端
子に発生する最大電位と最小電位の差を電位降下量81
1として算出する。具体的には、図9において電位分布
発生回路808出力By1〜Bynの電位降下量は、 電位降下量811=By1電位−Byn電位 で算出される。そこで、 オフセット電位812=1/2×電位降下量811 で決定し、印加した。これにより列方向配線端子Dy1
〜Dynから印加される電位の絶対値を第1の参考例
比べ半分にすることができた。
At this time, the value of the offset potential to be applied was determined as follows. The difference between the maximum potential and the minimum potential generated at each terminal at the output of the potential distribution circuit 808 is calculated as a potential drop 81
Calculated as 1. Specifically, in FIG. 9, the potential drop amount of the outputs By1 to Byn of the potential distribution generating circuit 808 is calculated by the following formula: potential drop amount 811 = By1 potential−Byn potential. Therefore, the offset potential 812 = 1 / × the amount of potential drop 811 was determined and applied. Thereby, the column direction wiring terminal Dy1
DDyn could be reduced to half the absolute value of the potential applied from the first reference example .

【0193】図10に本参考例に示す駆動を行った場合
の各素子の電位分布を示す。図10(a)は活性化直後
の電位分布を表している。この時は第1の参考例で説明
したように素子電流がほとんど流れていないため電圧分
布がほとんど無く、オフセット電位値821もほぼ0V
であるため、第1の参考例の図5(a)とほとんど変わ
らない。しかしながら活性化が進行し電位降下が発生す
るとオフセット電位821が発生するようになり、活性
化終了時には図10(b)に示すような電位分布プロフ
ァイルが得られる。図に示す様に、各素子の電圧分布の
様子は第1の参考例の図5(b)と同じであるが、列方
向配線端子Dy1〜Dynに印加される駆動電位Sy1
〜Synにオフセット電位が印加され、駆動電位の絶対
値が低下した様子が示されている。またこれに伴って、
行方向配線端子Dx1から印加される電位も18V+V
offに変化している様子も示きれている。
FIG. 10 shows the potential distribution of each element when the driving shown in this embodiment is performed. FIG. 10A shows a potential distribution immediately after activation. At this time, as described in the first reference example , almost no element current flows, so there is almost no voltage distribution, and the offset potential value 821 is almost 0V.
Therefore, this is almost the same as FIG. 5A of the first reference example . However, when activation proceeds and a potential drop occurs, an offset potential 821 is generated, and at the end of activation, a potential distribution profile as shown in FIG. 10B is obtained. As shown in the figure, the state of the voltage distribution of each element is the same as that of FIG. 5B of the first reference example , but the drive potential Sy1 applied to the column direction wiring terminals Dy1 to Dyn is shown.
, The offset potential is applied to 電位 Syn, and the absolute value of the drive potential is reduced. Along with this,
The potential applied from the row direction wiring terminal Dx1 is also 18V + V
It can also be seen that it is changing to off.

【0194】本参考例で用いたオフセット電位加算によ
る電圧印加により、第1の参考例と同様に、均一な特性
の表面伝導型放出素子を得ることができるとともに、表
面伝導型放出素子基板を活性化時に投入される投入電力
をより低減することができた。なお、オフセット電位の
決定方法は上述した方法だけでなく、表面伝導型放出素
子基板全体に印加される電力値が最小になるようにして
もよい。
By applying a voltage based on the addition of the offset potential used in the present embodiment , a surface conduction electron-emitting device having uniform characteristics can be obtained and the surface conduction electron-emitting device substrate can be activated similarly to the first embodiment. It was possible to further reduce the power input during the conversion. The method of determining the offset potential is not limited to the method described above, and the power value applied to the entire surface conduction electron-emitting device substrate may be minimized.

【0195】[第の実施の形態] 図11により本発明の第の実施の形態である表面伝導
型放出素子の通電活性化装置について説明する。
[0195] The First Embodiment FIG. 11 for the first energization activation device of the surface conduction electron-emitting devices according to the embodiment of the present invention will be described.

【0196】図11においても、表面伝導型放出素子1
101は図1の基板101と同じであり、装置全体の動
作や活性化の手順等は第1の参考例とほぼ同様なので省
略する。
In FIG. 11, the surface conduction electron-emitting device 1
101 is the same as the substrate 101 in FIG. 1, and the operation and activation procedure of the entire apparatus are almost the same as those of the first reference example , so that the description is omitted.

【0197】実施の形態においては、電流モニタ回路
1103と、電位分布回路808の構成とが若干異なっ
ているので説明する。即ち、列方向配線端子Dy1〜D
ynとバッファアンプ1107間に電流モニタ回路11
03を入れ、活性化時に各素子を流れる素子電流を個別
にモニタしている。
In the present embodiment, the configuration of the current monitor circuit 1103 and the configuration of the potential distribution circuit 808 are slightly different, and therefore, will be described. That is, the column direction wiring terminals Dy1 to Dy1
current monitor circuit 11 between yn and the buffer amplifier 1107
03, the element current flowing through each element at the time of activation is individually monitored.

【0198】第1の参考例と同様に、活性化電圧を印加
している1行めの表面伝導型素子群に着目し、その配線
抵抗を含めたモデルで表面伝導型放出素子群1201を
表し、この素子群を通電活性化する様子を図12で説明
する。
As in the first reference example , attention is paid to the surface conduction type element group in the first row to which the activation voltage is applied, and the surface conduction type emission element group 1201 is represented by a model including the wiring resistance. The manner in which this element group is energized will be described with reference to FIG.

【0199】本実施の形態においても、活性化の進行に
よって生じる電位分布を、電位分布発生回路1108で
発生させ、電位分布をキャンセルする様にバッファアン
プ1107出力Sy1〜Synにより、Dy1〜Dyn
端子を駆動する。このとき電位分布回路1108を構成
する定電流回路302の構成をこれまでの参考例と若干
変更した。即ち、定電流回路302を構成するn個の定
電流源の設定電流値をそれぞれ独立に設定できるように
変更した。回路的には、図3の回路において、定電流源
を構成するトランジスタのベース電位をそれぞれ独立し
て設定できるように変更した。これにより図12の電位
分布回路1108で示すように、外部からn個の定電流
源に対応した設定電流値1110を印加してそれぞれ独
立に駆動できるようにした。
Also in the present embodiment, a potential distribution generated by the progress of activation is generated by potential distribution generating circuit 1108, and Dy1 to Dyn are output by buffer amplifier 1107 outputs Sy1 to Syn so as to cancel the potential distribution.
Drive the terminal. At this time, the configuration of the constant current circuit 302 constituting the potential distribution circuit 1108 was slightly changed from that of the reference example . That is, the setting current values of the n constant current sources constituting the constant current circuit 302 are changed so that they can be set independently. In terms of the circuit, the circuit of FIG. 3 is modified so that the base potentials of the transistors constituting the constant current source can be set independently. As a result, as shown by a potential distribution circuit 1108 in FIG. 12, the set current values 1110 corresponding to the n constant current sources are applied from the outside, so that they can be driven independently.

【0200】同時に、電流モニタ回路1103を、それ
により各素子を流れる素子電流を個別にモニタできるよ
うに変更した。即ち、電流モニタ回路1103は、検出
用抵抗Rmonとこの両端に発生する電圧を計測する計
測アンプから成り立っており、これにより電流Ifを検
出し、検出したn個の活性化電流値1109を出力す
る。なお、検出用抵抗Rmonの抵抗値は、素子電流I
fが流れることによる電位降下による表面伝導型放出素
子への印加電位への影響を抑制するように十分小さな値
にしている。
At the same time, the current monitor circuit 1103 was changed so that the element current flowing through each element could be monitored individually. That is, the current monitor circuit 1103 is composed of a detection resistor Rmon and a measurement amplifier that measures a voltage generated between both ends of the detection resistor Rmon, thereby detecting the current If and outputting the detected n activation current values 1109. . Note that the resistance value of the detection resistor Rmon is equal to the element current I
The value is set to a sufficiently small value so as to suppress the influence of the potential drop due to the flow of f on the applied potential to the surface conduction electron-emitting device.

【0201】このように電圧分布回路1108を構成す
る定電流回路302の構成を、各列の設定電流を個別に
設定できるように変更することで、活性化の進行に伴
う、端子Gy1〜Gynの電位降下分布を、より正確に
電位分布発生回路108出力By1〜Bynで再現でき
る。これまでの参考例では各素子F1〜Fnの活性化が
ほほ一様に進行すると仮定し、各素子を流れる素子電流
i1〜inはほほ等しいものとして、1ライン分の活性
化電流から各素子を流れる電流値を見積もり、電位分布
発生回路108の出力制御を行っていた。しかしながら
本実施の形態に示すように、各素子の活性化電流を個別
にモニタすることでより正確な電位分布を再現できる。
この各素子の活性化電流値を設定電流値として電位分布
発生回路1108における各列毎の定電流源Cl1〜C
lnに与え、バッファアンプ1107出力Sy1〜Sy
nにより、通電活性化中のラインにおける電位分布に応
じた電位をDy1〜Dyn端子に印加する。すなわち、
第1の参考例において、素子電流として平均値iave
を利用していたが、その代わりに各素子ごとに測定した
素子電流を適用する。こうすることで、各素子F1〜F
nの端子間に印加される電圧は、素子の位置や活性化の
進行に依らず、一定にすることができた。
By changing the configuration of the constant current circuit 302 constituting the voltage distribution circuit 1108 in such a manner that the set current of each column can be individually set, the terminals Gy1 to Gyn associated with the progress of activation are changed. The potential drop distribution can be more accurately reproduced by the outputs By1 to Byn of the potential distribution generating circuit 108. In the reference examples described above, it is assumed that the activation of each of the elements F1 to Fn proceeds almost uniformly, and the element currents i1 to in flowing through the respective elements are assumed to be substantially equal, and the activation of each element is performed from the activation current for one line. The output current of the potential distribution generating circuit 108 is controlled by estimating the value of the flowing current. However, as shown in this embodiment, a more accurate potential distribution can be reproduced by individually monitoring the activation current of each element.
The activation current value of each element is set as a set current value, and the constant current sources Cl1 to C
ln, the outputs Sy1 to Sy of the buffer amplifier 1107
With n, a potential corresponding to the potential distribution in the line being activated is applied to the Dy1 to Dyn terminals. That is,
In the first reference example , the average value iave is used as the element current.
Was used, but the device current measured for each device was applied instead. By doing so, each of the elements F1 to F
The voltage applied between the n terminals could be kept constant irrespective of the position of the element or the progress of activation.

【0202】なお、バッファアンプ1107出力が0V
でない場合、電流モニタ回路1103で検出される電流
値は、必ずしも各素子を流れる素子電流と一致するわけ
ではない。これについて説明する。図12には図示して
いないが、前述したように列方向配線端子Dy1〜Dy
nからの印加電位は、表面伝導型放出素子が単純マトリ
クス構成であるため、通電活性化ラインだけでなく、通
電活性化を行っていないラインの素子にも印加される。
従って電流モニタ回路1103で検出される第x列の電
流Ixは、 Ix=素子Fxに18V印加時に流れる素子電流+ 端子Dyxに接続された通電活性化を行わない素子(m
−1個)にSyx電位を印加時に流れる電流となる。上
式の第一項が真の素子電流であり、第二項の電流分が誤
差として生じることになる。実際にSyx電位と非選択
ラインとの差は小さく、第二項目の電流分は小さいため
無視してもよいが、より正確に測定するためには以下の
ステップで計測を行えばよい。 (1)全ての行方向配線端子Dx1〜Dxmを0Vにし
て列方向配線端子Dy1〜DynをSy1〜Synで駆
動する。この時計測される電流Iaは、Dyxに接続さ
れた全ての素子にSyx電位を印加時に流れる電流(m
個)である。 (2)行方向配線端子の内1本を選択して、列方向配線
端子Dy1〜DynをSy1〜Synで駆動する。この
時計測される電流Ibは、”素子Fxに18V印加時に
流れる素子電流+Dyxに接続された通電活性化を行わ
ない素子(m−1個)にSyx電位を印加時に流れる電
流”である。
The output of the buffer amplifier 1107 is 0 V
Otherwise, the current value detected by the current monitor circuit 1103 does not always match the element current flowing through each element. This will be described. Although not shown in FIG. 12, as described above, the column direction wiring terminals Dy1 to Dy
Since the surface conduction electron-emitting device has a simple matrix configuration, the applied potential from n is applied not only to the energization activation line but also to the device on the line on which energization is not activated.
Therefore, the current Ix in the x-th column detected by the current monitor circuit 1103 is: Ix = the element current flowing when 18 V is applied to the element Fx + the element (m
(-1) when the Syx potential is applied. The first term of the above equation is a true element current, and the current of the second term is generated as an error. Actually, the difference between the Syx potential and the non-selected line is small, and the current of the second item is small, so it can be ignored. However, for more accurate measurement, measurement should be performed in the following steps. (1) All the row direction wiring terminals Dx1 to Dxm are set to 0V, and the column direction wiring terminals Dy1 to Dyn are driven by Sy1 to Syn. The current Ia measured at this time is the current (m) flowing when the Syx potential is applied to all the elements connected to Dyx.
). (2) One of the row direction wiring terminals is selected, and the column direction wiring terminals Dy1 to Dyn are driven by Sy1 to Syn. The current Ib measured at this time is "the current flowing when the Syx potential is applied to the element (m-1) connected to the element current + Dyx which is not activated and which is connected to the element current flowing when 18 V is applied to the element Fx".

【0203】この2回の測定により 素子Fxに18V印加時に流れる素子電流=Ib−Ia で算出されるため、この値を用いて電位分布を算出すれ
ばより正確な制御が可能になる。
[0203] Since the element current flowing when 18 V is applied to the element Fx is calculated as Ib-Ia by the two measurements, more accurate control can be performed by calculating the potential distribution using this value.

【0204】[第の実施の形態] 図13により本発明の第の実施の形態である表面伝導
型放出素子の通電活性化装置について説明する。
[ Second Embodiment] An activation device for a surface conduction electron-emitting device according to a second embodiment of the present invention will be described with reference to FIG.

【0205】図13においても、表面伝導型放出素子1
301は図1の基板101と同じであり、装置全体の動
作や活性化の手順等は第1の参考例とほほ同様なので省
略する。また電流モニタ回路1303の構成は第の実
施の形態と同じであり、列方向配線端子Dy1〜Dyn
とバッファアンプ1307間に電流モニタ回路1303
を入れ、活性化時に各素子を流れる素子電流を個別にモ
ニタしている。しかしながら電位分布回路1308の構
成が第の実施の形態とは若干異なる。すなわち、素子
を流れる活性化電流値から制御回路1306が電位分布
量を演算により計算し、その計算結果から得られた電位
分布に対応するデジタル出力値を電位分布発生回路に対
して転送するように設計されている。
Also in FIG. 13, the surface conduction electron-emitting device 1
Reference numeral 301 is the same as that of the substrate 101 in FIG. 1, and the operation and activation procedure of the entire apparatus are almost the same as those in the first reference example, and a description thereof will be omitted. The configuration of the current monitor circuit 1303 is the same as that of the first embodiment, and the column direction wiring terminals Dy1 to Dyn
Current monitor circuit 1303 between the circuit and buffer amplifier 1307
To individually monitor the element current flowing through each element at the time of activation. However, the configuration of the potential distribution circuit 1308 is slightly different from that of the first embodiment. That is, the control circuit 1306 calculates the potential distribution amount from the activation current value flowing through the element by calculation, and transfers a digital output value corresponding to the potential distribution obtained from the calculation result to the potential distribution generating circuit. Designed.

【0206】第1の参考例と同様に、活性化電圧を印加
している1行めの表面伝導型素子群に着目し、その配線
抵抗を含めたモデルで表面伝導型放出素子群1401を
表し、この素子群を通電活性化する様子を図14で説明
する。
As in the first reference example , attention is paid to the surface conduction type element group in the first row to which the activation voltage is applied, and the surface conduction type emission element group 1401 is represented by a model including the wiring resistance. The manner in which this element group is energized will be described with reference to FIG.

【0207】本実施の形態においても、活性化の進行に
よって生じる電位分布をキャンセルする様に、バッファ
アンプ1307出力Sy1〜SynによりDy1〜Dy
n端子を駆動する。ここで、電位分布回路1308をn
個のD/Aコンバータ1402とラッチ回路1403で
構成した。これにより、外部からn個のD/Aコンバー
タに対応したデジタル設定出力値1310を印加してそ
れぞれ独立に駆動できるようにした。デジタル設定出力
値1310は、制御回路1306により算出された電位
降下分布量として設定される。各D/Aコンバータには
独立な電位が設定され、ラッチCLK1311により全
出力が同期して更新される。
Also in the present embodiment, Dy1 to Dy are output by buffer amplifier 1307 outputs Sy1 to Syn so as to cancel the potential distribution caused by the progress of activation.
Drive the n terminal. Here, the potential distribution circuit 1308 is set to n
And a D / A converter 1402 and a latch circuit 1403. As a result, the digital setting output values 1310 corresponding to the n D / A converters can be applied from the outside and driven independently. The digital set output value 1310 is set as the potential drop distribution calculated by the control circuit 1306. An independent potential is set for each D / A converter, and all outputs are synchronously updated by the latch CLK1311.

【0208】電流モニタ回路1303は、第の実施の
形態と同様に、各素子を流れる素子電流を個別にモニタ
できる。即ち、電流モニタ回路1303は、検出用抵抗
Rmonとこの両端に発生する電圧を計測する計測アン
プから成り立っており、これにより電流Ifを検出し、
検出したn個の活性化電流値1309を出力する。
The current monitor circuit 1303 can individually monitor the element current flowing through each element as in the first embodiment. That is, the current monitor circuit 1303 is composed of a detection resistor Rmon and a measurement amplifier that measures a voltage generated at both ends of the detection resistor Rmon.
The detected n activation current values 1309 are output.

【0209】本実施の形態において、活性化進行と共に
発生する素子電位の分布は以下のようにして計算してい
る。即ち、電流モニタ回路1303から各素子F1〜F
nを流れる素子電流値i1〜inが得られる時、電位分
布発生回路1308出力端子に出力すべき電位By1〜
Bynは、配線抵抗値r1〜rnを用いて、 By1=−r1×Σ{k=1〜n}ik By2=−r2×Σ{k=2〜n}ik + By1 … Byn=−rn × in + Byn−1 + Byn−2 +…+ By1 として算出される。
In the present embodiment, the distribution of the device potential generated as the activation proceeds is calculated as follows. That is, each of the elements F1 to F
When element current values i1 to in flowing through n are obtained, potentials By1 to be output to output terminals of potential distribution generating circuit 1308 are obtained.
Byn is obtained by using the wiring resistance values r1 to rn, and By1 = −r1 × Σ {k = 1 to n} ik By2 = −r2 × Σ {k = 2 to n} ik + By1 Byn = −rn × in + Byn-1 + Byn-2 + ... + By1

【0210】活性化の進行に従って流れる素子電流を測
定し、制御回路1306は上式により各出力電位By1
〜Bynを逐次更新し、それに対応するデジタル出力デ
ータを、電位分布回路1308のラッチ回路1403に
転送する。素子電流計測→出力データの演算→ラッチ回
路へのデータの転送の一連の作業が完了すると、制御回
路1306は、D/Aデータの更新を行うためにラッチ
クロック1311を全てのラッチ回路1310に印加
し、同期してデータの更新を行う。これにより電位分布
発生回路1308は素子F1〜Fnの端子Gy1〜Gy
nに生じる電位分布量と同じ電位分布を発生する。なお
素子数nが大きくなった場合、素子電流計測→出力デー
タの演算→データ転送の一連の作業は時間がかかる可能
性があるため、各素子毎に並列して処理することで時間
の短縮が図れる。
The device current flowing as the activation proceeds is measured, and the control circuit 1306 calculates each output potential By1 according to the above equation.
To Byn are sequentially updated, and the corresponding digital output data is transferred to the latch circuit 1403 of the potential distribution circuit 1308. When a series of operations of element current measurement → operation of output data → transfer of data to the latch circuit is completed, the control circuit 1306 applies a latch clock 1311 to all the latch circuits 1310 in order to update D / A data. And update the data synchronously. As a result, the potential distribution generating circuit 1308 connects the terminals Gy1 to Gy of the elements F1 to Fn.
The same potential distribution as the amount of potential distribution occurring in n is generated. When the number n of elements becomes large, a series of operations of element current measurement → operation of output data → data transfer may take a long time. Therefore, processing is performed in parallel for each element, thereby reducing time. I can do it.

【0211】以上説明したような方法で活性化時に素子
に生じる活性化電位分布を補償することで、全ての素子
の電子放出特性が均一化された。さらに、本実施の形態
においては、設定出力値がデジタル値であり、定電流回
路や等価配線抵抗アレイを用いていないために、通電活
性化しようとするラインにおける配線抵抗の分布と、等
価配線抵抗アレイにおける抵抗値の分布とが相違してい
るといった、各ラインの特性により、活性化電圧が不均
一になることを防止できる。
By compensating the activation potential distribution generated in the device at the time of activation by the method described above, the electron emission characteristics of all the devices were made uniform. Further, in the present embodiment, since the set output value is a digital value and the constant current circuit and the equivalent wiring resistance array are not used, the distribution of the wiring resistance in the line to be energized and the equivalent wiring resistance The activation voltage can be prevented from becoming non-uniform due to the characteristics of each line, such as a difference in the distribution of resistance values in the array.

【0212】[第4の参考例] 次に、4の参考例である表面伝導型放出素子の通電活性
化について、図16を参照して詳しく説明する。
[ Fourth Reference Example ] Next, the energization activation of a surface conduction electron-emitting device according to a fourth reference example will be described in detail with reference to FIG.

【0213】図16においても、表面伝導型放出素子基
板101は図1の基板101と同じであり、装置全体の
動作や活性化の手順等は第1の参考例とほほ同様なので
その説明は省略する。しかしながら電位分布回路160
8の構成は第の実施の形態におけるそれと同様、制御
回路が電位分布に対応するデジタル出力値を電位分布発
生回路に対して転送するように設計されている。そのた
めに、制御回路1606から電位分布発生回路1608
に対して、ラッチクロック111が出力される。その他
の構成については、第1の参考例と同様である。
Also in FIG. 16, the surface conduction electron-emitting device substrate 101 is the same as the substrate 101 of FIG. 1, and the operation and activation procedure of the entire device are almost the same as those of the first reference example, and therefore description thereof is omitted. . However, the potential distribution circuit 160
The configuration of 8 is designed so that the control circuit transfers the digital output value corresponding to the potential distribution to the potential distribution generating circuit, as in the second embodiment. For this purpose, the control circuit 1606 sends the potential distribution generation circuit 1608
, A latch clock 111 is output. Other configurations are the same as in the first reference example .

【0214】また、本参考例においては、制御回路16
06は、通電活性化の進行状況を活性化時に流れる電流
量、即ち電流モニタ回路103の出カデータである活性
化電流109で把握している。そして、制御回路160
6は通電活性化開始の指令とともに活性化を開始し、詳
細は後述するが、活性化の進行状況に応じて変化する列
方向の素子の電位分布を逐次補正する。即ち、制御回路
1606は、電流モニタ回路103出力を用いて各素子
を流れる素子電流を見積もり、この値から、素子の列方
向に生じる電位分布を算出する。算出された電位設定値
110は、電位分布発生回路1608に転送され、バッ
ファアンプ107を通じて素子の列方向電極に印加され
る。この駆動法によって、活性化電流と行方向配線抵抗
で各素子に生じる電圧分布が補正され、活性化ライン上
の全ての素子の両端に一定の電圧が印加される。活性化
の進行に応じて逐次電位分布発生回路1608のデータ
を更新することで、活性化の終了時まで電位分布補正が
行われる。
In this embodiment , the control circuit 16
Reference numeral 06 indicates the progress of energization activation based on the amount of current flowing during activation, that is, the activation current 109 that is output data of the current monitor circuit 103. Then, the control circuit 160
Reference numeral 6 starts activation together with a command to start energization, and, as will be described in detail later, sequentially corrects the potential distribution of elements in the column direction which changes according to the progress of activation. That is, the control circuit 1606 estimates the element current flowing through each element using the output of the current monitor circuit 103, and calculates the potential distribution generated in the column direction of the element from this value. The calculated potential setting value 110 is transferred to the potential distribution generating circuit 1608, and applied to the column electrode of the element through the buffer amplifier 107. By this driving method, the voltage distribution generated in each element by the activation current and the row-direction wiring resistance is corrected, and a constant voltage is applied to both ends of all the elements on the activation line. By updating the data of the potential distribution generating circuit 1608 sequentially according to the progress of the activation, the potential distribution is corrected until the end of the activation.

【0215】<電位分布発生回路> 図17は電位分布発生回路1608の構成を示す回路図
と、これを用いてあるラインを通電活性化している様子
を説明するブロック図である。
<Potential Distribution Generating Circuit> FIG. 17 is a circuit diagram showing a configuration of the potential distribution generating circuit 1608 and a block diagram for explaining a state in which a certain line is activated by using the circuit.

【0216】電位分布発生回路1608は、活性化の進
行によって各素子を流れる素子電流と行方向配線抵抗
(図40のr1〜rNに相当)により発生する電位降下
を補償するために、列方向から印加すべき補償電位量を
発生し、バッファアンプ107へ出力する。
A potential distribution generating circuit 1608 is provided in the column direction to compensate for a potential drop caused by an element current flowing through each element and a row-direction wiring resistance (corresponding to r1 to rN in FIG. 40) due to the progress of activation. A compensation potential amount to be applied is generated and output to the buffer amplifier 107.

【0217】本参考例において、活性化の進行によって
生じる電圧分布をキャンセルする様にバッファアンプ1
07出力(Sy1〜Syn)で表面伝導型放出素子群1
01のDy1〜Dyn端子を駆動する。
In this embodiment , the buffer amplifier 1 is designed to cancel the voltage distribution caused by the activation.
07 output (Sy1 to Syn) and surface conduction type emission element group 1
01 Dy1 to Dyn terminals are driven.

【0218】電位分布発生回路1608は、n個のD/
Aコンバータ302とラッチ回路303で構成されてい
る。n個のD/Aコンバータに対応したデジタル設定出
力値110は外部から独立に設定される。具体的には、
制御回路1606が電位降下分布量を演算により算出
し、デジタル設定出力値110として設定する。各D/
Aコンバータには独立な電位量が設定され、ラッチCL
K111により全出力が同期して更新される。
The potential distribution generating circuit 1608 has n D / Ds.
It comprises an A converter 302 and a latch circuit 303. Digital setting output values 110 corresponding to the n D / A converters are independently set from outside. In particular,
The control circuit 1606 calculates the potential drop distribution amount by calculation and sets it as the digital set output value 110. Each D /
An independent potential amount is set for the A converter, and the latch CL
All outputs are synchronously updated by K111.

【0219】<活性化処理> 引き続き、本参考例の装置を用いて、表面伝導型放出素
子基板101を活性化する手順について、図16、図1
7、図5(a),5(b)により説明する。活性化は全
ての素子電流が目標値になるように行うが、この時の目
標電流値は必要とする電子放出量などから予め求められ
る。本参考例においては、最終的に表面伝導型放出素子
基板101上の各素子の素子電流が2mAになるように
電流モニタ回路103出力をモニタしながら、通電活性
化処理を行った。
<Activation Process> Next, a procedure for activating the surface conduction electron-emitting device substrate 101 using the apparatus of the present embodiment will be described with reference to FIGS.
7, and will be described with reference to FIGS. 5 (a) and 5 (b). The activation is performed so that all the device currents reach the target value. The target current value at this time is obtained in advance from the required electron emission amount and the like. In the present reference example , the energization activation process was performed while monitoring the output of the current monitor circuit 103 so that the device current of each device on the surface conduction electron-emitting device substrate 101 finally became 2 mA.

【0220】以下に活性化のフローについて説明する。The activation flow will be described below.

【0221】制御回路1606は、活性化開始の指令を
受信すると、行単位で通電処理を行うために、タイミン
グ発生回路105及び電源104を制御する。
Upon receiving the activation start command, the control circuit 1606 controls the timing generation circuit 105 and the power supply 104 in order to carry out the energization processing on a row-by-row basis.

【0222】先ず、列方向配線端子Dy1〜Dynがグ
ランド電位になる様、設定電流値101を設定し、一
方、行方向配線端子Dx1〜Dxmに順次活性化電位E
acをパルス状に印加する。このパルスは、例えば、パ
ルス幅1ミリ秒、パルス高18V程度のパルスである。
これにより表面伝導型放出素子基板101は行方向単位
に順次パルス電圧が印加され、活性化がライン単位で開
始する。
First, the set current value 101 is set so that the column direction wiring terminals Dy1 to Dyn are at the ground potential, while the activation potential E is sequentially applied to the row direction wiring terminals Dx1 to Dxm.
ac is applied in pulse form. This pulse is, for example, a pulse having a pulse width of 1 millisecond and a pulse height of about 18V.
As a result, a pulse voltage is sequentially applied to the surface conduction electron-emitting device substrate 101 in units of rows, and activation starts in units of lines.

【0223】本参考例においては、行方向配線端子Dx
1ライン上のn個の素子を活性化する場合の活性化につ
いて以下説明する。
In this embodiment , the row-direction wiring terminals Dx
The activation when activating n elements on one line will be described below.

【0224】活性化電圧を印加している1行目の表面伝
導型素子群に着目し、その配線抵抗を含めたモデルで表
面伝導型放出素子群301を表し、この素子群を通電活
性化する様子を図17で説明する。図17において、F
1〜Fnは行方向配線端子Dx1ライン上の表面伝導型
放出素子、r1〜rnは行配線EX1における各部の配
線抵抗、Ryは各配線Dy1〜Dynの給電端から表面
伝導型放出素子までの配線抵抗である。ここでは行配線
は一定の線幅、厚さ、材料で形成されるように設計した
ため、製造上のばらつきを除けばr1〜rNは等しいと
考える。また各配線は等しく設計したため、各配線のR
yは等しいと考える。なお、通電活性化の前後で表面伝
導型放出素子の等価抵抗値は変化(減少)するが、Ry
の値に比べ各素子の等価抵抗は非常に大きく、Ryの影
響は、ほとんど無視して考える。また表面伝導型放出素
子の等価抵抗値は、r1〜rNに比べて大きく設計され
ている。
Paying attention to the surface conduction type element group on the first row to which the activation voltage is applied, the surface conduction type emission element group 301 is represented by a model including the wiring resistance, and this element group is activated. This will be described with reference to FIG. In FIG. 17, F
1 to Fn are surface conduction type emission elements on the row direction wiring terminal Dx1 line, r1 to rn are wiring resistances of respective parts in the row wiring EX1, and Ry is a wiring from a feeding end of each of the wirings Dy1 to Dyn to the surface conduction type emission element. Resistance. Here, the row wiring is designed so as to be formed of a constant line width, thickness, and material, and therefore it is considered that r1 to rN are equal except for variations in manufacturing. Also, since each wiring was designed equally, the R
y is considered equal. Although the equivalent resistance value of the surface conduction electron-emitting device changes (decreases) before and after the activation, Ry
, The equivalent resistance of each element is much larger, and the effect of Ry is almost ignored. The equivalent resistance value of the surface conduction electron-emitting device is designed to be larger than r1 to rN.

【0225】表面伝導型放出素子群301を活性化する
ため、制御回路1606はタイミング発生回路105を
介してライン選択回路102を制御し、活性化電位Ea
cを電源104、電流モニタ回路103を介して行方向
配線端子Dx1に印加する。これにより端子Dx1は活
性化電位Eacで駆動される。
In order to activate the surface conduction type emission element group 301, the control circuit 1606 controls the line selection circuit 102 via the timing generation circuit 105 to activate the activation potential Ea.
c is applied to the row direction wiring terminal Dx1 via the power supply 104 and the current monitor circuit 103. As a result, the terminal Dx1 is driven by the activation potential Eac.

【0226】一方、Dx1ライン上の素子のもう一方の
電極端子であるDy1〜Dyn端子はバッファアンプ1
07により駆動される。バッファアンプ107は、各素
子F1〜FNからの活性化電流i1〜inをシンクまた
はソースするように動作するが、その出力電位振幅は電
位分布発生回路1608によって決定される。
On the other hand, Dy1 to Dyn terminals, which are the other electrode terminals of the elements on the Dx1 line, are connected to the buffer amplifier 1
07. The buffer amplifier 107 operates to sink or source the activation currents i1 to in from the respective elements F1 to FN, and the output potential amplitude is determined by the potential distribution generating circuit 1608.

【0227】通電活性化を行う際、素子の電気特性は図
41に示すような変化をする。即ち活性化の開始時は素
子電流はほとんど流れず、通電と共に素子電流が流れ飽
和する。この時、行配線Dx1上の素子群の端子電位を
モニタすると配線抵抗r1〜rnの影響でGy1〜Gy
n電位は変化する。この電位変化は活性化の進行と共に
大きくなり活性化の最後に最も大きくなる。例えば、活
性化電流2mA/素子、r1〜rn=5mΩ、n=10
00の場合、給電端から最も遠いFn素子の端子Gyn
に於いては、 ΔV=1/2×1000×1001×2mA×5mΩ≒
5Vもの電位の差が生じることになる。
When the energization is activated, the electric characteristics of the element change as shown in FIG. That is, at the start of activation, almost no element current flows, and the element current flows and saturates with energization. At this time, when the terminal potential of the element group on the row wiring Dx1 is monitored, Gy1 to Gy are affected by the wiring resistances r1 to rn.
The n potential changes. This potential change increases with the progress of the activation and becomes the largest at the end of the activation. For example, activation current 2 mA / element, r1 to rn = 5 mΩ, n = 10
00, the terminal Gyn of the Fn element farthest from the feeding end
ΔV = 1 / × 1000 × 1001 × 2 mA × 5 mΩ}
A potential difference of as much as 5 V will occur.

【0228】そこで、この電位分布と同じ電位分布を電
位分布発生回路1608で発生させ、各素子に生じる電
圧分布をキャンセルする様にバッファアンプ107出力
Sy1〜Synにより、Dy1〜Dyn端子を駆動す
る。
Therefore, the same potential distribution as this potential distribution is generated in the potential distribution generating circuit 1608, and the terminals Dy1 to Dyn are driven by the outputs Sy1 to Syn of the buffer amplifier 107 so as to cancel the voltage distribution generated in each element.

【0229】即ち、活性化の進行に伴って各素子F1〜
Fnに流れる電流による端子Gy1〜Gynの電位降下
分布を、電位分布発生回路108出力By1〜Bynで
再現する。各素子F1〜Fnの活性化がほぼ一様に進行
すると仮定すると、各素子を流れる素子電流i1〜in
は、ほぼ等しく、その電流値は電流モニタ回路103で
検出される活性化電流I(109)を用いて iave=i1=i2=・・・=in=I/n (nは列方向素子数)で現される。
That is, as the activation proceeds, each of the elements F1 to F1
The potential drop distribution of the terminals Gy1 to Gyn due to the current flowing through Fn is reproduced by the outputs By1 to Byn of the potential distribution generating circuit 108. Assuming that the activation of each element F1 to Fn proceeds almost uniformly, element currents i1 to in flowing through each element
Are substantially equal, and the current value is calculated using an activation current I (109) detected by the current monitor circuit 103. iave = i1 = i2 =... = In = I / n (n is the number of elements in the column direction) Is represented by

【0230】制御回路1606は、このiaveを各素子
を流れる電流値として、各素子端子での電位降下量を算
出し、電位分布発生回路1608に設定する。これによ
り、電位分布発生回路1608出力By1〜Bynに
は、各素子F1〜Fnの素子端子Gy1〜Gynと同じ
電位降下分布が実現される。この電位をバッファアンプ
107出力Sy1〜SynによりDy1〜Dyn端子に
印加すれば、各素子F1〜Fnの端子間に印加される電
圧は素子番号、活性化の進行によらずに一定にできる。
The control circuit 1606 uses this iave as the value of the current flowing through each element, calculates the amount of potential drop at each element terminal, and sets it in the potential distribution generating circuit 1608. Thereby, the same potential drop distribution as the element terminals Gy1 to Gyn of the elements F1 to Fn is realized in the outputs By1 to Byn of the potential distribution generating circuit 1608. When this potential is applied to the terminals Dy1 to Dyn by the outputs Sy1 to Syn of the buffer amplifier 107, the voltage applied between the terminals of the elements F1 to Fn can be made constant regardless of the element number and the progress of activation.

【0231】本参考例において、活性化進行と共に発生
する素子端子の電位の分布は以下のようにして計算して
いる。
In the present reference example , the distribution of the potentials of the element terminals generated as the activation proceeds is calculated as follows.

【0232】活性化は、ほぼ、どの素子も同時に進行す
るものとして、電流モニタ回路103で検出される活性
化電流I(109)から各素子F1〜Fnを流れる素子
電流値i1〜inを iave=i1=i2=・・・=in=I/n (1) として見積もる。
It is assumed that almost all the elements proceed simultaneously, and the activation current I (109) detected by the current monitor circuit 103 is used to calculate the element current values i1 to in flowing through the elements F1 to Fn, iave = i1 = i2 =... = in = I / n (1)

【0233】この時、電位分布発生回路108出力端子
に出力すべき電位By1〜Bynは、配線抵抗値r1〜
rn≒rを用いて、 By1=−r1×Σ{k=1〜n}ik ≒−r×n×iave ≒−r×I By2=−r2×Σ{k=2〜n}ik+By1 ≒−r×(n-1)/n×I+(−r×I) (2) … Byn=−rn×in+Byn-1+Byn-2・・・・+By1 ≒−r×1/n×I+・・・−r×(n-1)/n ×I+(−r×I) ≒−1/2×r×(n+1)×I として算出される。
At this time, the potentials By1 to Byn to be output to the output terminals of the potential distribution generating circuit 108 are equal to the wiring resistances r1 to r1.
By using rn ≒ r, By1 = −r1 × Σ {k = 1 to n} ik ≒ −r × n × iave ≒ −r × I By2 = −r2 × Σ {k = 2 to n} ik + By1 ≒ −r × (n−1) / n × I + (− r × I) (2)... Byn = −rn × in + Byn−1 + Byn−2... + By1 × −r × 1 / n × I +. (n−1) / n × I + (− r × I) ≒ −1 / 2 × r × (n + 1) × I

【0234】活性化の進行に従って、制御回路1606
は活性化電流を測定し、上式により各出力電位By1〜
Bynを逐次算出する。引き続いて制御回路1606
は、出力電位By1〜Bynに対応したデジタル出カデ
ータを電位分布回路1608のラッチ回路303に転送
する。素子電流計測→出カデータの演算→ラッチ回路へ
のデータの転送の一連の作業が完了すると、制御回路1
606は、D/Aデータの更新を行うためにラッチクロ
ック110を全てのラッチ回路303に印加し、同期し
てデータの更新を行う。これにより電位分布発生回路1
608は素子F1〜Fnの端子Gy1〜Gynに生じる
電位分布量と同じ電位分布を発生する。
As the activation progresses, control circuit 1606
Measures the activation current, and calculates each output potential By1
Byn is calculated sequentially. Subsequently, the control circuit 1606
Transfers digital output data corresponding to the output potentials By1 to Byn to the latch circuit 303 of the potential distribution circuit 1608. When a series of operations of element current measurement → calculation of output data → transfer of data to the latch circuit is completed, the control circuit 1
Reference numeral 606 applies the latch clock 110 to all the latch circuits 303 to update the D / A data, and updates the data synchronously. Thereby, the potential distribution generating circuit 1
608 generates the same potential distribution as the amount of potential distribution generated at the terminals Gy1 to Gyn of the elements F1 to Fn.

【0235】図5(a),(b)は、第1の参考例にお
いてと同様、本参考例における活性化の開始と終了時に
素子F1〜Fnの両端に印加される電圧分布を示したも
のである。図5(a)は活性化開始直後の電圧分布を示
している。横軸は素子番号F1〜Fnであり、素子の位
置を示している。縦軸は素子両端の端子電圧を示してい
る。活性化の開始直後は前述したように各素子を流れる
電流は小さい。従って電源104から印加する活性化電
位Eac=18Vが各素子の端子Gy1〜Gynに印加
される。また活性化電流がほとんど流れていないので電
位分布発生回路108の設定電流値もほぼ0となり、電
位分布発生回路1608出力By1〜Byn及びバッフ
ァ107出力Sy1〜Synもほぼ0vになる。これに
より各素子には一定の印加電圧〜18Vが印加され、活
性化が進行する。
FIGS. 5 (a) and 5 (b) show, as in the first embodiment , voltages applied to both ends of the elements F1 to Fn at the start and end of activation in this embodiment . It shows a voltage distribution. FIG. 5A shows a voltage distribution immediately after the start of activation. The horizontal axis indicates element numbers F1 to Fn, and indicates the position of the element. The vertical axis indicates the terminal voltage at both ends of the element. Immediately after the start of activation, the current flowing through each element is small as described above. Therefore, the activation potential Eac = 18 V applied from the power supply 104 is applied to the terminals Gy1 to Gyn of each element. Further, since the activation current hardly flows, the set current value of the potential distribution generating circuit 108 is also substantially 0, and the outputs By1 to Byn of the potential distribution generating circuit 1608 and the outputs Sy1 to Syn of the buffer 107 are also substantially 0 V. As a result, a constant applied voltage of 18 V is applied to each element, and activation proceeds.

【0236】また図5(b)は活性化終了時の電位分布
を示している。活性化の開始終了時は前述したように各
素子を流れる電流はほぼ2mAになっている。従って電
源104から印加する活性化電位Eac(印加端で18
V)が各素子の端子Gy1〜Gynに印加される際に配
線抵抗の電位降下の影響で低下する。この時、電位分布
発生回路1608の設定電流値を2mAとすれば電位分
布発生回路1608出力By1〜Byn及びバッファ1
07出力Sy1〜Synの分布はGy1〜Gynの分布
と同じになる。これにより各素子には一定の印加電圧〜
18Vが印加されて活性化が行われる。
FIG. 5B shows a potential distribution at the end of activation. At the start and end of activation, the current flowing through each element is approximately 2 mA as described above. Therefore, the activation potential Eac applied from the power supply 104 (18 at the application end)
When V) is applied to the terminals Gy1 to Gyn of each element, the voltage decreases due to the potential drop of the wiring resistance. At this time, if the set current value of the potential distribution generating circuit 1608 is 2 mA, the outputs By1 to Byn of the potential distribution generating circuit 1608 and the buffer 1
The distribution of the 07 outputs Sy1 to Syn is the same as the distribution of Gy1 to Gyn. As a result, a constant applied voltage
Activation is performed by applying 18V.

【0237】即ち、活性化の進行に伴って素子電流が増
加すると配線抵抗の影響で素子端に発生する電圧の分布
が常に変化する。このとき、制御回路1606は、活性
化の進行に応じて、電流モニタ103で逐次検出される
活性化電流値Iから、上式(2)にしたがって電位分布
発生回路1608出力By1〜Bynを算出し、電位分
布発生回路1608に含まれるラッチ回路303のDD
1〜DDnそれぞれについて、算出された値By1〜B
ynに相当する値を逐次更新し設定する。こうして、活
性化の開始から終了まで全ての素子が一定の電圧で活性
化される。そして各素子の素子電流が2mAに達したと
ころで活性化を終了する。
That is, when the device current increases as the activation proceeds, the distribution of the voltage generated at the device end is constantly changed due to the effect of the wiring resistance. At this time, the control circuit 1606 calculates the outputs By1 to Byn of the potential distribution generating circuit 1608 from the activation current values I sequentially detected by the current monitor 103 according to the above equation (2) in accordance with the progress of the activation. , DD of latch circuit 303 included in potential distribution generating circuit 1608
1 to DDn, the calculated values By1 to By
The value corresponding to yn is sequentially updated and set. Thus, all elements are activated at a constant voltage from the start to the end of activation. Then, when the element current of each element reaches 2 mA, the activation ends.

【0238】図21は、1ライン毎に活性化を完了さ
せ、ラインを進めていく手順で活性化を行なう場合の、
制御回路1606による制御手順の一例である。図21
は、1ラインについて示している。通常は基板101は
複数ラインを有するため、ライン数分繰り返してこの制
御手順が行われる。図21において、まず、電流モニタ
103からの入力値より、電位分布By1〜Bynに相
当するデジタル値を算出する(ステップS2701)。
次に、得られた値を、ラッチ回路DD1〜DDnにセッ
トする(ステップS2702)。この状態でラッチクロ
ックを電位分布発生回路に出力する(ステップS270
3)。これを、前述した活性化終了条件が満たされるま
で繰り返し、条件が満たされたなら、このラインについ
ては活性化を終了する(ステップS2704−YE
S)。次のラインがあるなら、ライン切換信号を出力し
て次のラインを選択する。一方、選択ラインの活性化が
終了していないなら、ステップS2701に戻って、ス
テップS2703で印加した活性化電圧に対する活性化
電流値を電流モニタ103から読み取り、再度ステップ
2701から繰り返す。なお、ステップ2703におい
て出力されるクロックは、制御回路1606の動作自体
を律するクロックなどを元に生成される所定周波数の信
号であってもよい。
FIG. 21 shows a case where activation is completed in a procedure of completing the activation for each line and proceeding with the line.
It is an example of the control procedure by the control circuit 1606. FIG.
Shows one line. Usually, since the substrate 101 has a plurality of lines, this control procedure is repeated for the number of lines. In FIG. 21, first, a digital value corresponding to the potential distributions By1 to Byn is calculated from the input value from the current monitor 103 (step S2701).
Next, the obtained values are set in the latch circuits DD1 to DDn (step S2702). In this state, the latch clock is output to the potential distribution generating circuit (step S270).
3). This is repeated until the above-described activation end condition is satisfied. If the condition is satisfied, the activation of this line ends (step S2704-YE).
S). If there is a next line, a line switching signal is output to select the next line. On the other hand, if the activation of the selected line has not been completed, the process returns to step S2701, reads the activation current value corresponding to the activation voltage applied in step S2703 from the current monitor 103, and repeats from step 2701 again. Note that the clock output in step 2703 may be a signal of a predetermined frequency generated based on a clock that governs the operation of the control circuit 1606 itself.

【0239】以上説明したような方法で、活性化時に生
じた活性化電圧分布を補正することができ、全ての素子
の電子放出特性が均一化された。
With the method described above, the activation voltage distribution generated at the time of activation can be corrected, and the electron emission characteristics of all the elements are made uniform.

【0240】なお、以上の説明においては、行配線Dx
1上の素子の活性化の説明を行ったが、他のライン上の
素子を活性化する際も全く同様に適用できる。このよう
にして全ての表面伝導型放出素子基板101の活性化を
終了する。
In the above description, the row wiring Dx
Although the activation of the element on the first line has been described, the same can be applied to the activation of the element on another line. Thus, the activation of all the surface conduction electron-emitting device substrates 101 is completed.

【0241】複数ラインを活性化する場合、上記したよ
うに、あるライン上の素子の活性化が完全に終了後にラ
イン選択回路102を切り替えて、他の活性化ラインの
活性化を行う方法(同時に1ラインずつ活性化)だけで
なく、活性化ラインを順次切り替えながら複数同時進行
で通電活性化を行ってもよい。この場合は、ライン毎に
活性化進行のばらつきがある可能性があるため、ライン
毎の平均素子電流を逐次メモリ等にストアする。ライン
を切替え時にメモリにストアされた平均素子電流を用い
て電位分布発生回路1608出力を高速に更新しながら
活性化を行う。この時、ライン毎に微妙に行方向配線抵
抗r1〜rNが変化する場合は、この値もメモリ等にス
トアし、電位分布を更新する場合にライン毎の平均素子
電流値と共に適宜読み出して計算に使用してもよい。
When activating a plurality of lines, as described above, the method of switching the line selection circuit 102 after completely activating elements on a certain line to activate the other activation lines (simultaneously). In addition to the activation of each line, the activation may be performed simultaneously while a plurality of activation lines are sequentially switched. In this case, since there is a possibility that the activation progress varies from line to line, the average element current for each line is sequentially stored in a memory or the like. When the line is switched, activation is performed while updating the output of the potential distribution generating circuit 1608 at high speed using the average element current stored in the memory. At this time, if the row direction wiring resistances r1 to rN slightly change for each line, these values are also stored in a memory or the like, and when the potential distribution is updated, the values are appropriately read out together with the average element current value for each line to perform the calculation. May be used.

【0242】また素子数nが大きくなった場合、活性化
電流計測→出カデータの演算→データ転送の一連の作業
は時間がかかる可能性があるため、各素子毎に並列して
処理することで時間の短縮が図れる。また本参考例にお
いて電位分布発生回路1608は表面伝導型放出素子基
板101の列方向配線数nと同じ数のD/Aコンバータ
で構成したが、補償電位分布の形は図5(a),(b)
に示すように緩やかに変化するため、D/Aコンバータ
の数を間引いて、間引いた列方向配線端子に印加すべき
電位値を抵抗分割によって規定しても良い。これにより
D/Aコンバータの数を減らして,計算時間の短縮やコ
ストダウンを可能とする。
When the number n of elements increases, a series of operations from activation current measurement → output data calculation → data transfer may take a long time. Time can be reduced. In this embodiment , the potential distribution generating circuit 1608 is composed of the same number of D / A converters as the number n of wirings in the column direction of the surface conduction electron-emitting device substrate 101. 5 (a), (b)
As shown in (1), the number of D / A converters may be thinned out, and the potential value to be applied to the thinned column direction wiring terminal may be defined by resistance division. As a result, the number of D / A converters can be reduced, and the calculation time and cost can be reduced.

【0243】また本参考例においては、電源104出力
を正として、端子Dx1から端子Dy1〜Dynに電流
を流す方向で活性化を行ったが、これとは極性を逆にし
て端子Dy1〜Dynから端子Dx1側に電流を流すよ
うに活性化を行ってもよい。この場合は、電位分布も逆
になるため、バッファアンプ107を(−1)倍の反転
バッファアンプとして、電流をソースするように設定す
ることで全く同様の効果が期待できる。
In the present embodiment , the activation is performed in the direction in which a current flows from the terminal Dx1 to the terminals Dy1 to Dyn, with the output of the power supply 104 being positive, but the polarity is reversed and the terminals Dy1 to Dyn are activated. Activation may be performed so that current flows to the terminal Dx1. In this case, since the potential distribution is also reversed, the same effect can be expected by setting the buffer amplifier 107 as a (−1) -fold inverted buffer amplifier so as to source current.

【0244】また本参考例においては、図17中、Ry
で示される列方向配線抵抗の影響は、列方向配線の大き
さが表面伝導型放出素子の等価抵抗に比べ十分小さいと
して無視していた。しかしながら、取出し配線等の大き
さが大きくなって無視できない場合は、列方向配線抵抗
による電位降下の補償を行ってもよい。
In this reference example , Ry in FIG.
The influence of the column-direction wiring resistance indicated by the symbol (2) was ignored because the size of the column-direction wiring was sufficiently smaller than the equivalent resistance of the surface conduction electron-emitting device. However, when the size of the extraction wiring or the like becomes large and cannot be ignored, the potential drop due to the resistance in the column direction may be compensated.

【0245】以上説明したように、本参考例の通電活性
化装置によれば、活性過電流をモニタして1ライン中の
各素子の活性化電圧の分布を補正することで、全ての素
子の電子放出特性が均一化される。これにより、この電
子源基板を用いて輝度または濃度のばらつきが少ない高
品位な画像表示装置が実現される。
As described above, according to the energization activation device of this embodiment , the activation overcurrent is monitored and the distribution of the activation voltage of each element in one line is corrected, so that all the elements are activated. The electron emission characteristics are made uniform. As a result, a high-quality image display device with less variation in luminance or density can be realized using the electron source substrate.

【0246】[第5の参考例] 図18により本発明の第5の参考例である表面伝導型放
出素子の通電活性化装置について説明する。
[ Fifth Reference Example ] An apparatus for activating a conduction type of a surface conduction electron-emitting device according to a fifth reference example of the present invention will be described with reference to FIG.

【0247】図18においても、表面伝導型放出素子基
板501は図6の基板101と同じであり、装置全体の
動作や活性化の手順等は4の参考例とほぼ同様なので省
略する。
In FIG. 18 as well, the surface-conduction emission element substrate 501 is the same as the substrate 101 in FIG. 6, and the operation and activation procedure of the entire device are almost the same as those in the reference example 4 and therefore will not be described.

【0248】第5の参考例においては表面伝導型放出素
子501のライン選択回路502の駆動方法が第第4の
参考例のそれと異なっているので説明する。
In the fifth reference example , the method of driving the line selection circuit 502 of the surface conduction electron-emitting device 501 is the fourth method.
This is different from that of the reference example and will be described.

【0249】図19を参照してライン選択回路502の
駆動方法を説明する。
The driving method of the line selection circuit 502 will be described with reference to FIG.

【0250】ライン選択回路502は、内部にm個のス
イッチング素子(SWx1〜SWxm)を備えるもの
で、各スイッチング素子は、電源504の出力電位もし
くは可変電源513の出力電位のいずれか一方を選択
し、表面伝導型放出素子基板101の端子Dx1〜Dx
mと電気的に接続するものである。各スイッチング素子
は、タイミング発生回路105が出力する制御信号Vs
canに基づいて動作するものだが、実際にはたとえば
FET、リレーのようなスイッチング素子を組み合わせ
る事により容易に構成する事が可能である。
The line selection circuit 502 has m switching elements (SWx1 to SWxm) inside, and each switching element selects either the output potential of the power supply 504 or the output potential of the variable power supply 513. Terminals Dx1 to Dx of the surface conduction type emission element substrate 101
m. Each switching element controls the control signal Vs output from the timing generation circuit 105.
Although it operates based on can, it can actually be easily configured by combining switching elements such as FETs and relays.

【0251】図19においては1行目(Sx1)のライン
が選択され、行方向配線Dx1にのみ電源504の出力
電位が印加され、他のライン(Sx2〜Sxm)は可変
電源513の出力電位に接続されている。可変電源51
3の出力電位は制御回路506が出力する非選択電位設
定値512により設定される。
In FIG. 19, the line of the first row (Sx1) is selected, the output potential of the power supply 504 is applied only to the row wiring Dx1, and the other lines (Sx2 to Sxm) are set to the output potential of the variable power supply 513. It is connected. Variable power supply 51
The output potential of No. 3 is set by the non-selection potential setting value 512 output from the control circuit 506.

【0252】本参考例においては、活性化電圧を印加し
ない非選択ライン(Sx2〜Sxm)に印加する電位で
ある非選択電位をグランドレベルでない電位にしてい
る。この理由を以下に記す。
In this embodiment , the non-selection potential, which is the potential applied to the non-selection lines (Sx2 to Sxm) to which the activation voltage is not applied, is set to a potential other than the ground level. The reason is described below.

【0253】行単位で通電活性化を行う場合、同一行上
で列方向に生じる電位降下の分布を列方向配線端子Dy
1〜Dynからの印加電位により補償するのが本参考例
にかかる電子源の製造方法の趣旨であるが、表面伝導型
放出素子基板が単純マトリクス構成であるため、列方向
配線端子Dy1〜Dynからの印加電位は通電活性化ラ
インだけでなく、通電活性化を行っていないラインの素
子にも印加される。むろん列方向配線端子Dy1〜Dy
nは最大でも数Vと小さいが、通電活性化を行っていな
いラインの素子への電位印加による消費電力増加を軽減
する方が望ましい。そこで通電活性化を行っていないラ
イン(非活性化ライン)を束ね、これらのラインに接続
された素子両端に印加される電圧の絶対値を極力小さく
するように、束ねたラインに非選択電位設定値512を
印加した。
When energization is activated on a row-by-row basis, the distribution of the potential drop occurring in the column direction on the same row is determined by the column-direction wiring terminal Dy.
The purpose of the method of manufacturing an electron source according to the present embodiment is to compensate by an applied potential from 1 to Dyn. However, since the surface conduction electron-emitting device substrate has a simple matrix configuration, the column-direction wiring terminals The applied potentials from Dy1 to Dyn are applied not only to the energization activation line, but also to the elements of the line on which energization is not activated. Of course, the column direction wiring terminals Dy1 to Dy
Although n is as small as several volts at the maximum, it is desirable to reduce an increase in power consumption due to application of a potential to an element on a line on which energization is not activated. Therefore, lines that are not energized (non-activated lines) are bundled, and a non-selection potential is set on the bundled lines so that the absolute value of the voltage applied to both ends of the elements connected to these lines is minimized. A value of 512 was applied.

【0254】この時、非選択電位設定値512は以下の
ようにして制御回路506で決定した。電位分布回路8
08出力で各端子に発生する最大電位と最小電位の差を
電位降下量として算出する。具体的には図18において
電位分布回路508出力By1〜Bynの最大電位分布
量は 最大電位分布量=By1電位−Byn電位 で算出される。そこで、 非選択電位設定値512:Voff=−1/2×最大電
位分布量 と決定した。
At this time, the non-selection potential setting value 512 was determined by the control circuit 506 as follows. Potential distribution circuit 8
The difference between the maximum potential and the minimum potential generated at each terminal by the 08 output is calculated as a potential drop amount. Specifically, in FIG. 18, the maximum potential distribution amount of the outputs By1 to Byn of the potential distribution circuit 508 is calculated by the following expression: maximum potential distribution amount = By1 potential−Byn potential. Thus, the non-selection potential setting value 512: Voff = − / × the maximum potential distribution amount was determined.

【0255】本参考例においても、第1の参考例と同様
に電位分布回路108出力は電流モニタ回路503の活
性化電流値509(I)、配線抵抗値r1〜rn≒rを
用いて以下のように算出できる。
[0255] The present also in the reference example, the first reference example as well as the potential distribution circuit 108 outputs the activation current value 509 of the current monitoring circuit 503 (I), the following using the wiring resistance values R1 to Rn ≒ r Can be calculated as follows.

【0256】 By1=−r1×Σ{k=1〜n}ik ≒−r×n×iave ≒−r×I … Byn=−rn×in+Byn-1+Byn-2・・・・+By1 ≒−r×1/n×I+・・・−r×(n-1)/n ×I+(−r×I) ≒−1/2×r×(n+1)×I 従って、非選択電位設定値512は、 Voff=−1/2×最大電位分布量 =−1/2(By1電位−Byn電位) =−1/4×r×(n−1)×I として算出される。By1 = −r1 × Σ {k = 1 to n} ik ≒ −r × n × iave ≒ −r × I... Byn = −rn × in + Byn−1 + Byn−2. / n × I +... -r × (n−1) / n × I + (− r × I) ≒ −1 / 2 × r × (n + 1) × I Therefore, the non-selection potential setting value 512 is Voff = −1 / 2 × maximum potential distribution amount = − / (By1 potential−Byn potential) = − / × r × (n−1) × I

【0257】非選択ラインの電位をこのように設定して
駆動を行うと、非選択ライン上の素子両端には、 (Voff−By1)〜(Voff−Byn)即ち、 −1/4×r×(n−5)×I 〜 1/4×r×(n
+3)×I の電圧が印加されることになる。
When driving is performed by setting the potential of the non-selected line in this way, (Voff-By1) to (Voff-Byn), ie, 1 / × r × (N-5) × II × r × (n
+3) × I 2 voltage is applied.

【0258】もし、非選択電位設定値512がグランド
レベルの場合、非選択ライン上の素子両端には、 (Voff−By1)〜(Voff−Byn)は rxI 〜 1/2×r×(n+1)×I となるので、非選択ラインに、上記の非選択電位設定値
512を印加することで非選択ラインに接続された素子
両端に印加される電圧の絶対値が、ほぼ半分になった。
(通常nは1000以上と大きいため。)図20
(a),(b)に、活性化開始直後と括性化終了それぞ
れの時点における、表面伝導型放出素子基板501の各
端子に印加される駆動電位波形の変化を示す。
If the non-selection potential setting value 512 is at the ground level, (Voff-By1) to (Voff-Byn) are rxI to 1/2 × r × (n + 1) at both ends of the element on the non-selection line. × I 2, the absolute value of the voltage applied to both ends of the element connected to the non-selected line was almost halved by applying the above-mentioned non-selected potential setting value 512 to the non-selected line.
(Normally, n is as large as 1000 or more.) FIG.
(A) and (b) show changes in the drive potential waveform applied to each terminal of the surface conduction electron-emitting device substrate 501 immediately after the start of activation and at the end of consolidation.

【0259】図20(a)は活性化開始直後、図20
(b)は活性化終了時点での各端子の駆動電位波形であ
る。
FIG. 20A shows the state immediately after the start of activation.
(B) is a driving potential waveform of each terminal at the time of completion of activation.

【0260】前述のように、各素子は駆動電圧18V、
パルス幅1msのパルス駆動される。図20(a),
(b)の波形(a)は、活性化を行う端子Dx1への駆
動波形を示し、これは電源504によって駆動される
(駆動電位18V、パルス幅1ms)。波形(b)は、
活性化を行っていない非選択ラインの端子Dx2〜Dx
mへの駆動波形を示し、これは非選択電位設定値512
で設定される可変電源513によって駆動され非選択電
位512はVoffで表される。波形(c)と(d)
は、表面伝導型放出素子基板501の列方向端子の駆動
波形を示し、これはバッファアンプ507で駆動され
る。波形(c)は、電位降下の最も小さな端子Dy1の
駆動波形を、波形(d)は電位降下の最も大きな端子D
ynの駆動波形を示している。
As described above, each element has a driving voltage of 18 V,
The pulse is driven with a pulse width of 1 ms. FIG. 20 (a),
The waveform (a) in (b) shows a drive waveform to the terminal Dx1 for activation, which is driven by the power supply 504 (drive potential 18 V, pulse width 1 ms). Waveform (b) is
Terminals Dx2 to Dx of non-selected lines not activated
m, which is the drive waveform to the non-selection potential setting value 512
The non-selection potential 512 driven by the variable power supply 513 set by the formula (1) is represented by Voff. Waveforms (c) and (d)
Shows a driving waveform of the column direction terminal of the surface conduction electron-emitting device substrate 501, which is driven by the buffer amplifier 507. The waveform (c) shows the driving waveform of the terminal Dy1 having the smallest potential drop, and the waveform (d) shows the driving of the terminal Dy having the largest potential drop.
yn shows a driving waveform.

【0261】図20(a)に示す活性化開始直後におい
ては、活性化電流はそれ程流れていない。このため配線
抵抗での電位降下量も小さく、補償電位量や、非選択電
位設定値Voffも小さい。一方、活性化が進行し、活
性化の終了時点では活性化電流が大きく流れる。このた
め配線抵抗での電位降下量も大きくなり、図20(b)
に示すように補償電位量や、非選択電位設定値Voff
も大きくなる。即ち、活性化の進行と共に逐次補償電位
分布が変化し常に設定した電圧=18Vが各素子に印加
される。
Immediately after the start of activation shown in FIG. 20A, the activation current does not flow so much. Therefore, the amount of potential drop at the wiring resistance is small, and the amount of compensation potential and the non-selection potential set value Voff are also small. On the other hand, activation proceeds, and a large activation current flows at the end of activation. For this reason, the amount of potential drop due to the wiring resistance also increases, and FIG.
As shown in the figure, the compensation potential amount and the non-selection potential set value Voff
Also increases. That is, the distribution of the compensation potential changes successively with the progress of activation, and the set voltage = 18 V is always applied to each element.

【0262】なお各素子は、前述の様にパルス駆動され
る。この時、ライン選択回路502のパルス電位出力開
始は、電位分布を発生するバッファアンプ507のパル
ス出力の変化よりも遅れて出力を開始し、パルスが出力
を終了する場合はバッファアンプ507のパルス出力の
変化より先にパルス出力を終了するようにしたので、こ
れについて説明する。なお、この時間差は、図20
(a),(b)中、Δtで表示されている。Δtは数μ
sec程度である。
Each element is pulse-driven as described above. At this time, the output of the pulse potential of the line selection circuit 502 is started later than the change of the pulse output of the buffer amplifier 507 that generates the potential distribution. When the output of the pulse ends, the pulse output of the buffer amplifier 507 is output. Since the pulse output is terminated before the change of, this will be described. This time difference is shown in FIG.
In (a) and (b), it is indicated by Δt. Δt is several μ
sec.

【0263】この時間差Δtは、バッファアンプ出力の
アンプ毎の出力ばらつきにより、出カタイミングにチャ
ンネル間でディレイが生じるという問題に対応するため
のものである。つまり、ライン選択回路502のパルス
電圧出力が、電位分布を発生するバッファアンプ507
のパルス出力の変化よりも先に開始される場合がある。
この場合、出カタイミングにチャンネル間でディレイが
生じると、一瞬、選択ライン上の素子の一部しか十分な
駆動電圧が印加されない時間が生じる。この瞬間は、選
択ライン上の全ての素子が駆動されず、流れる活性化電
流が小さくなる。バッファアンプは選択ライン上の素子
がすべて十分駆動されていると仮定して算出された電位
を印加している。従って、この場合は設定より大きな駆
動電圧が素子に印加され、特性不均一を発生させる可能
性があった。
The time difference Δt is to cope with a problem that a delay occurs between channels in output timing due to variation in output of the buffer amplifier for each amplifier. That is, the pulse voltage output of the line selection circuit 502 is used as the buffer amplifier 507 for generating the potential distribution.
May be started before the pulse output changes.
In this case, if a delay occurs between the channels at the output timing, there occurs a moment when only a part of the elements on the selected line is applied with a sufficient drive voltage. At this moment, all the elements on the selected line are not driven, and the flowing activation current is small. The buffer amplifier applies a potential calculated on the assumption that all elements on the selected line are sufficiently driven. Therefore, in this case, a drive voltage higher than the set voltage is applied to the element, which may cause non-uniform characteristics.

【0264】そこでライン選択回路502からのパルス
電位出力は、電位分布を発生するバッファアンプ507
のパルス出力の変化よりも遅れて開始され、バッファア
ンプ507のパルス出力の変化より先に終了される。こ
うすれば、バッファアンプの出カタイミングばらつきの
影響を回避できる。
Therefore, the pulse potential output from line selection circuit 502 is applied to buffer amplifier 507 for generating a potential distribution.
Are started later than the change in the pulse output of the buffer amplifier 507, and finished before the change in the pulse output of the buffer amplifier 507. In this case, the influence of the output timing variation of the buffer amplifier can be avoided.

【0265】本参考例のごとく、非選択ラインへ与える
電位をより列配線の電位に近くすることにより、表面伝
導型放出素子基板を活性化時に投入される投入電力をよ
り低減することができた。なお、オフセット電位の決定
方法は上述した方法だけでなく、表面伝導型放出素子基
板全体に印加される電力値が最小になるようにしてもよ
い。
As in the present embodiment , by making the potential applied to the non-selected lines closer to the potential of the column wiring, it is possible to further reduce the power applied when the surface conduction electron-emitting device substrate is activated. . The method of determining the offset potential is not limited to the method described above, and the power value applied to the entire surface conduction electron-emitting device substrate may be minimized.

【0266】以上説明したように、本参考例の通電活性
化装置によれば、活性化電流をモニタして1ライン中の
各素子の活性化電圧の分布を補正することで、全ての素
子の電子放出特性が均一化される。これにより、この電
子源基板を用いて輝度または濃度のばらつきが少ない高
品位な画像表示装置が実現される。
As described above, according to the activation device of this embodiment , the activation current is monitored and the distribution of the activation voltage of each element in one line is corrected, so that all the elements are activated. The electron emission characteristics are made uniform. As a result, a high-quality image display device with less variation in luminance or density can be realized using the electron source substrate.

【0267】また、通電活性化を行っていないラインに
所定の非選択電位を印加することで、非選択ラインの素
子への電圧印加による消費電力増加を軽減することがで
きる。
In addition, by applying a predetermined non-selection potential to a line that has not been activated, it is possible to reduce an increase in power consumption due to application of a voltage to an element on the non-selection line.

【0268】また、ライン選択のパルス電位出力開始
を、バッファアンプからの活性化電位のパルス出力の変
化よりも遅れて出力を開始し、ライン選択のパルス出力
を、バッファアンプからの活性化電位のパルス出力より
先に終了することで、バッファアンプからの出カタイミ
ングにばらつきがあっても、その影響を回避できる。
The output of the pulse potential for line selection is started later than the change in the pulse output of the activation potential from the buffer amplifier, and the pulse output for line selection is changed to the output of the activation potential from the buffer amplifier. By ending before the pulse output, even if there is a variation in the output timing from the buffer amplifier, the influence can be avoided.

【0269】[第6の参考例] 図33により本発明の6の参考例である表面伝導型放出
素子の通電活性化装置について説明する。
Sixth Embodiment Referring to FIG. 33, a description will be given of a conduction activation device for a surface conduction electron-emitting device according to a sixth embodiment of the present invention.

【0270】図33においても、表面伝導型放出素子基
板701は図1の101と同じであり、装置全体の動作
や活性化の手順等は第4の参考例とほぼ同様なので説明
を省略する。
Also in FIG. 33, the surface conduction electron-emitting device substrate 701 is the same as 101 in FIG. 1, and the operation and activation procedure of the whole device are almost the same as those of the fourth embodiment , so that the description is omitted.

【0271】第4及び第5の参考例と異なり、第6の参
考例においては、表面伝導型放出素子701のライン選
択回路702に接続された電流モニタ回路が存在しな
い。その代りに、電位分布発生回路708に発生すべき
分布電位値を格納した分布値メモリ712を具備し、こ
のデータを制御回路706からの指令によって、電位分
布発生回路708に転送できるようになっている。この
理由について説明する。
Unlike the fourth and fifth reference examples , the sixth reference
In the example , there is no current monitor circuit connected to the line selection circuit 702 of the surface conduction electron-emitting device 701. Instead, a distribution value memory 712 storing a distribution potential value to be generated in the potential distribution generating circuit 708 is provided, and this data can be transferred to the potential distribution generating circuit 708 by a command from the control circuit 706. I have. The reason will be described.

【0272】図27(B)や図41の活性化経過時間−
活性化電流の変化に示したように、通電活性化処理中、
素子電流は通電とともに増加し、やがて飽和する。第
及び 第5の参考例においては、最終的に表面伝導型放出
素子基板101上の各素子の素子電流が2mAになるよ
うに、電流モニタ回路で素子電流をモニタしながら通電
活性化処理を行っていた。しかしながら、活性化プロセ
スの再現性が高く活性化経過時間と活性化電流の変化
が、表面伝導型放出素子基板701のいずれの素子を活
性化する場合に、ほぼ同じ場合は、電流モニタ回路によ
って活性化進行をモニタしなくても、活性化の通電時間
で活性化終了を判断することが可能である。
Activation elapsed time in FIGS. 27B and 41
As shown in the change of the activation current, during the activation process,
The element current increases with conduction and eventually saturates. 4th
In the fifth reference example , the energization activation process is performed while monitoring the device current with a current monitor circuit so that the device current of each device on the surface conduction electron-emitting device substrate 101 finally becomes 2 mA. Was. However, when the reproducibility of the activation process is high and the change in the activation elapsed time and the activation current are almost the same when activating any element of the surface-conduction emission element substrate 701, the activation of the current monitor circuit The activation end can be determined based on the activation energizing time without monitoring the activation progress.

【0273】本参考例は、このような活性化経過時間で
活性化の終了を判断する活性化方法を行う際、配線抵抗
によりライン方向に生じる電位降下を補償する方法を説
明するものである。
The present embodiment describes a method of compensating for a potential drop generated in the line direction due to wiring resistance when performing the activation method for determining the end of activation based on the activation elapsed time.

【0274】第4及び第5の参考例と同様に、パルス幅
1ミリ秒、パルス周期10ミリ秒、パルス高18Vの活
性化電圧をパルスを印加し、活性化を行った。この時活
性化素子電流が2mA/素子得られるように、活性化を
30分行ったこのとき、図27(B)や図41に示すよ
うな活性化経過時間−活性化電流の変化を30分、あら
かじめ測定した。そして第4の参考例の(1)(2)式
に従って、ある活性化経過時間における活性化電流値か
ら、電位分布発生回路708から出力すべき電圧量を演
算によって求め、分布値補正メモリ712に格納した。
As in the fourth and fifth embodiments , the activation was performed by applying an activation voltage having a pulse width of 1 ms, a pulse period of 10 ms, and a pulse height of 18 V. At this time, the activation was performed for 30 minutes so that the activation element current was obtained at 2 mA / element. At this time, the change of the activation elapsed time-activation current as shown in FIG. Was measured in advance. In accordance with the equations (1) and (2) of the fourth reference example, the amount of voltage to be output from the potential distribution generating circuit 708 is calculated from the activation current value at a certain activation elapsed time, and stored in the distribution value correction memory 712. Stored.

【0275】分布値補正メモリ712は、活性化経過時
間tと列方向配線番号1〜nでアドレシングされ、対応
した活性化経過時間において、各列方向配線番号1〜n
で発生すべき電位補償値を設定出力値710として出力
し、対応する電位分布回路708のD/Aコンバータの
値を設定する。これによって、各D/Aコンバータには
独立な補償電位量が設定され、ラッチCLKにより全出
力が同期して更新される。
The distribution value correction memory 712 is addressed by the activation elapsed time t and the column wiring numbers 1 to n.
Is output as a set output value 710, and the value of the D / A converter of the corresponding potential distribution circuit 708 is set. As a result, an independent compensation potential amount is set for each D / A converter, and all outputs are synchronously updated by the latch CLK.

【0276】図34は、分布値補正メモリ712に格納
された補正電位値の一例を示すものである。図34にお
いて、分布値補正メモリ712は、活性化経過時間t=
1分毎の補償電位量を格納した。活性化経過時間t=0
においては、列方向配線番号1〜nの補正電位値はすべ
て0Vであり、1分後は、−0.1Vから−0.3V。
29分後は、−0.5Vから−3.0Vまでの補償電位
を発生する。即ち、分布値補正メモリ712は列方向配
線数n×30分の補償電位データを格納している。
FIG. 34 shows an example of the correction potential value stored in the distribution value correction memory 712. In FIG. 34, the distribution value correction memory 712 stores the activation elapsed time t =
The compensation potential amount for each minute was stored. Activation elapsed time t = 0
, The correction potential values of the column-directional wiring numbers 1 to n are all 0 V, and after one minute, from -0.1 V to -0.3 V.
After 29 minutes, a compensation potential from -0.5V to -3.0V is generated. That is, the distribution value correction memory 712 stores compensation potential data for the number of column wirings of n × 30.

【0277】図35は、30分の活性化を行った際に、
活性化の開始1分後と、終了間際の29分後に素子F1
〜Fnの両端に印加される電圧分布を示したものであ
る。図35(b)(c)で横軸は素子番号F1〜Fnで
あり、素子の位置を示している。縦軸は素子両端の素子
電圧を示している。図35(b)に示すように、活性化
の、開始直後は前述したように各素子を流れる電流は小
さい。従って電源704から印加する活性化電位Eac
=18Vが各素子の端子Gy1〜Gynに印加される。
また活性化電流がほとんど流れていない。また分布値補
正メモリ712の各値もほぼ0Vで、電位分布発生回路
108の設定電流値もほぼ0となり、電位分布発生回路
108出力By1〜Byn及びバッファ107出力sy
1〜Synもほぼ0Vになる。また図35(c)に示す
活性化経過時間29分においては、分布値補正メモリ7
12の各値が一番大きな補償電位を発生する。これによ
り各素子には一定の印加電圧〜18Vが印加され、活性
化が進行する。
FIG. 35 shows that when activation was performed for 30 minutes,
One minute after the start of activation and 29 minutes immediately before the end, the device F1
3 shows a distribution of voltages applied to both ends of Fn. In FIGS. 35B and 35C, the horizontal axis indicates element numbers F1 to Fn, and indicates the position of the element. The vertical axis indicates the element voltage across the element. As shown in FIG. 35B, immediately after the start of activation, the current flowing through each element is small as described above. Therefore, the activation potential Eac applied from the power supply 704
= 18V is applied to the terminals Gy1 to Gyn of each element.
Also, almost no activation current flows. Each value of the distribution value correction memory 712 is also substantially 0 V, the set current value of the potential distribution generating circuit 108 is also substantially 0, and the outputs By1 to Byn of the potential distribution generating circuit 108 and the output sy of the buffer 107 are output.
1 to Syn also become almost 0V. In the activation elapsed time 29 minutes shown in FIG.
Each value of 12 generates the largest compensation potential. As a result, a constant applied voltage of 18 V is applied to each element, and activation proceeds.

【0278】なお、以上の説明に於いては、分布値補正
メモリ712は、活性化経過時間t=1分毎の補償電位
量を格納した。しかしながら活性化経過時間−活性化電
流プロファイルにおいて単位時間における活性化電流の
変化はいつも一定ではないため、実際のプロファイルに
あわせ、分布値補正メモリ712をアドレシングする活
性化経過時間tの間隔を調整することもできる。即ち、
単位時間における活性化電流の変化が大きい時間領域で
は分布値補正メモリ712をアドレシングする活性化経
過時間tの間隔を小さくし、単位時間における活性化電
流の変化が小さい時間領域では分布値補正メモリ712
をアドレシングする活性化経過時間tの間隔を大きくす
ることでメモリの容量を節約し、かつ制御性の高い電圧
補償が実現できる。
In the above description, the distribution value correction memory 712 stores the compensation potential amount every activation elapsed time t = 1 minute. However, since the change of the activation current per unit time in the activation elapsed time-activation current profile is not always constant, the interval of the activation elapsed time t for addressing the distribution value correction memory 712 is adjusted according to the actual profile. You can also. That is,
In the time domain where the change in the activation current per unit time is large, the interval of the activation elapsed time t for addressing the distribution value correction memory 712 is reduced, and in the time domain where the change in the activation current per unit time is small, the distribution value correction memory 712 is used.
By increasing the interval of the activation elapsed time t for addressing, the capacity of the memory can be saved and voltage compensation with high controllability can be realized.

【0279】以上の各実施形態によれば、表面伝導型放
出素子をマトリックス状に配線した表面伝導型放出素子
基板を通電活性化により製造する際に、配線抵抗と活性
化電流による電位降下の影響で、素子に印加される電圧
に不均一が生じて特性ばらつきが発生する現象を防い
で、多数の表面伝導型放出素子を単純マトリクス配線し
た電子源が均一な電子放出特性を得られるような通電活
性化を実現できる。これにより、この電子源基板を用い
て輝度または濃度のばらつきが少ない高品位な画像表示
装置が実現された。
According to each of the above embodiments, when a surface conduction electron-emitting device substrate in which surface conduction electron-emitting devices are wired in a matrix is manufactured by activation, the effect of potential drop due to wiring resistance and activation current. In this way, the voltage applied to the elements prevents unevenness due to non-uniformity of the voltage applied to the elements, and energization such that an electron source in which a large number of surface conduction type emission elements are arranged in a simple matrix can obtain uniform electron emission characteristics. Activation can be realized. As a result, a high-quality image display device with less variation in luminance or density using this electron source substrate has been realized.

【0280】また、通電活性化を行っていないラインに
所定の非選択電位を印加することで、より制御性が増
し、特に非選択電位を列配線の電位に近づけることによ
って、非選択ラインの素子への電圧印加による消費電力
増加を軽減することができる。
Further, by applying a predetermined non-selection potential to a line that has not been activated, the controllability is further increased. Increase in power consumption due to application of a voltage to the power supply can be reduced.

【0281】また、ライン選択のパルス電位出力開始
を、列配線電位のパルス出力の変化よりも遅れて出力を
開始し、ライン選択のパルス出力を、列配線電位のパル
ス出力より先に終了することで、電位の出カ(接続)タ
イミングのばらつきの影響を回避できる。
In addition, the output of the pulse potential of the line selection is started with a delay after the change of the pulse output of the column wiring potential, and the pulse output of the line selection is ended before the output of the pulse of the column wiring potential. Thus, it is possible to avoid the influence of the variation in the output (connection) timing of the potential.

【0282】[0282]

【発明の効果】以上述べた様に本発明によれば、好適な
電子放出素子を得ることができる。
As described above, according to the present invention, a suitable electron-emitting device can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の参考例の通電活性化装置のブロ
ック図である。
FIG. 1 is a block diagram of an energization activation device according to a first reference example of the present invention.

【図2】第1の参考例で使用したライン選択回路を示す
図である。
FIG. 2 is a diagram illustrating a line selection circuit used in a first reference example ;

【図3】第1の参考例で使用した電圧分布発生回路を示
す図である。
FIG. 3 is a diagram showing a voltage distribution generating circuit used in the first reference example .

【図4】第1の参考例で、ある1ライン上の素子を通電
活性化している駆動例を示す図である。
FIG. 4 is a diagram showing a driving example of the first reference example in which an element on a certain line is energized and activated;

【図5】第1の参考例で、ある1ライン上の素子を通電
活性化している時の各素子の駆動電圧分布を示す図であ
る。
FIG. 5 is a diagram showing a drive voltage distribution of each element when an element on a certain line is energized and activated in the first reference example ;

【図6】本発明の第2の参考例の通電活性化装置のブロ
ック図である。
FIG. 6 is a block diagram of an energization activation device according to a second reference example of the present invention.

【図7】第2の参考例で、ある1ライン上の素子を通電
活性化している時の各素子の駆動電圧分布を示す図であ
る。
FIG. 7 is a diagram showing a drive voltage distribution of each element when an element on a certain line is energized and activated in the second reference example ;

【図8】本発明の第3の参考例の通電活性化装置のブロ
ック図である。
FIG. 8 is a block diagram of an energization activation device according to a third reference example of the present invention.

【図9】第3の参考例である1ライン上の素子を通電活
性化している駆動例を示す図である。
FIG. 9 is a diagram showing a driving example in which the elements on one line are energized and activated as a third reference example .

【図10】第3の参考例で、ある1ライン上の素子を通
電活性化している時の各素子の駆動電圧分布を示す図で
ある。
FIG. 10 is a diagram showing a drive voltage distribution of each element when an element on a certain line is energized and activated in the third reference example .

【図11】本発明の第の実施の形態の通電活性化装置
のブロック図である。
FIG. 11 is a block diagram of a power activation device according to the first embodiment of the present invention.

【図12】第の実施の形態で、ある1ライン上の素子
を通電活性化している駆動例を示す図である。
[12] In the first embodiment, is a diagram illustrating a driving example that energization activation elements on a certain line.

【図13】本発明の第の実施の形態の通電活性化装置
のブロック図である。
FIG. 13 is a block diagram of a current activation device according to a second embodiment of the present invention.

【図14】第の実施の形態で、ある1ライン上の素子
を通電活性化している駆動例を示す図である。
FIG. 14 is a diagram illustrating a driving example in which an element on a certain line is energized and activated in the second embodiment.

【図15】1ライン毎に活性化を完了させ、ラインを進
めていく手順で活性化を行なう場合の制御手順のフロー
図である。
FIG. 15 is a flowchart of a control procedure in a case where activation is completed in a procedure of completing activation for each line and proceeding the line.

【図16】本発明の第4の参考例の通電活性化装置のブ
ロック図である。
FIG. 16 is a block diagram of an energization activation device according to a fourth reference example of the present invention.

【図17】第4の参考例で、ある1ライン上の素子を通
電活性化している駆動例を示す図である。
FIG. 17 is a diagram illustrating a driving example of the fourth reference example in which an element on a certain line is energized and activated.

【図18】第5の参考例における表面伝導型放出素子の
通電活性化装置のブロック図である。
FIG. 18 is a block diagram of an activation device for a surface conduction electron-emitting device according to a fifth reference example .

【図19】第5の参考例の通電活性化装置で使用したラ
イン選択回路を示す図である。
FIG. 19 is a diagram showing a line selection circuit used in the activation device of the fifth reference example .

【図20】第5の参考例で、表面伝導型放出素子基板の
各端子に印加する駆動電圧波形を示す図である。
FIG. 20 is a diagram showing a drive voltage waveform applied to each terminal of a surface conduction electron-emitting device substrate in a fifth reference example .

【図21】1ライン毎に活性化を完了させ、ラインを進
めていく手順で活性化を行なう場合の制御手順のフロー
図である。
FIG. 21 is a flowchart of a control procedure in a case where activation is completed in a procedure of completing activation for each line and proceeding the line.

【図22】本発明の実施形態あるいは参考例である画像
表示装置の、表示パネルの一部を切り欠いて示した斜視
図である。
FIG. 22 is a perspective view of an image display device according to an embodiment or a reference example of the present invention, in which a part of a display panel is cut away.

【図23】表示パネルのフェースプレートの蛍光体配列
を例示した平面図である。
FIG. 23 is a plan view illustrating a phosphor array of a face plate of a display panel.

【図24】実施形態で用いた平面型の表面伝導型放出素
子の平面図(a),断面図(b)である。
FIGS. 24A and 24B are a plan view and a cross-sectional view, respectively, of a planar surface conduction electron-emitting device used in the embodiment .

【図25】平面型の表面伝導型放出素子の製造工程を示
す断面図である。
FIG. 25 is a cross-sectional view showing a step of manufacturing the planar type surface conduction electron-emitting device.

【図26】通電フオーミング処理の際の印加電圧波形を
示す図である。
FIG. 26 is a diagram showing an applied voltage waveform during a current forming process.

【図27】通電活性化処理の際の印加電圧波形(a),
放出電流Ieの変化(b)を示す図である。
FIG. 27 shows an applied voltage waveform (a) in the energization activation process;
It is a figure showing change (b) of emission current Ie.

【図28】実施形態で用いた垂直型の表面伝導型放出素
子の断面図である。
FIG. 28 is a sectional view of a vertical surface conduction electron-emitting device used in the embodiment .

【図29】垂直型の表面伝導型放出素子の製造工程を示
す断面図である。
FIG. 29 is a cross-sectional view showing a manufacturing process of the vertical surface conduction electron-emitting device.

【図30】実施形態で用いた表面伝導型放出素子の典型
的な特性を示すグラフである。
FIG. 30 is a graph showing typical characteristics of the surface conduction electron-emitting device used in the embodiment .

【図31】実施形態で用いたマルチ電子ビーム源の基板
の平面図である。
FIG. 31 is a plan view of a substrate of the multi-electron beam source used in the embodiment .

【図32】実施形態で用いたマルチ電子ビーム源の基板
の一部断面図である。
FIG. 32 is a partial cross-sectional view of a substrate of the multi-electron beam source used in the embodiment .

【図33】実施形態で用いた通電活性化装置のブロック
図である。
FIG. 33 is a block diagram of an energization activation device used in the embodiment .

【図34】実施形態で用いたメモリの内容を示す図であ
る。
FIG. 34 is a diagram showing the contents of a memory used in the embodiment .

【図35】実施形態における活性化の進行を説明する図
である。
FIG. 35 is a diagram illustrating the progress of activation in the embodiment .

【図36】従来の技術を説明する図である。FIG. 36 is a diagram illustrating a conventional technique.

【図37】FIG. 37

【図38】FIG. 38

【図39】FIG. 39

【図40】FIG. 40

【図41】FIG. 41

【図42】FIG. 42

【図43A】FIG. 43A

【図43B】課題例を説明する図である。FIG. 43B is a diagram illustrating an example of a problem.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01J 9/02 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01J 9/02

Claims (14)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 複数の行配線と、前記行配線とともにマ
トリクスを構成する複数の列配線と、それぞれが前記行
配線の一つと前記列配線の一つとに接続される複数の電
子放出素子を有する電子源の製造方法であって、前記複数の行配線の内の選択された行配線に印加する電
位により前記電子放出素子の一部となる導電部材の第1
の部分に印加される第1電位と、前記複数の列配線のそ
れぞれに印加する電位により前記電子放出素子の一部と
なる前記導電部材の第2の部分に印加される第2電位と
により、前記選択された行配線に接続される 複数の導電
部材それぞれに電圧を印加する工程を有し、 前記電圧を印加する工程は、 前記選択された行配線に接続される 前記複数の導電部材
それぞれの前記第1の部分における前記第1電位の違
いによる、前記選択された行配線に接続される複数の導
電部材それぞれに印加される前記電圧の差を緩和する
ように、前記複数の列配線のそれぞれに印加する電位
を、前記複数の導電部材のそれぞれの前記第2の部分に
接続された列配線に流れる電流の変化に応じて変更する
ことを特徴とする電子源の製造方法。
A plurality of row wirings and a plurality of row wirings;
A plurality of column wirings constituting the trics, and
A plurality of wires connected to one of the wires and one of the column wires
A method of manufacturing an electron source having an electron- emitting device, the method comprising:
Of a conductive member that becomes a part of the electron-emitting device depending on the position.
And the first potential applied to the portion of the plurality of column wirings.
Depending on the potential applied to each, a part of the electron-emitting device
And a second potential applied to a second portion of the conductive member.
Accordingly, steps have a step of applying a voltage to each of the plurality of conductive members connected to the selected row wirings, applying the voltage, the plurality of conductive connected to the selected row wirings Element
The due to the difference of the first potential in each of the first portion, so as to reduce the difference between the voltages applied to each of the plurality of conductive members connected to the selected row wirings, the plurality of Potential applied to each column wiring
For each of the second portions of the plurality of conductive members.
A method of manufacturing an electron source, wherein the method changes according to a change in a current flowing through a connected column wiring .
【請求項2】 前記電圧を印加する工程において、前記
複数の行配線のうちの選択されていない行配線である非
選択行配線に、前記複数の列配線のそれぞれに印加され
る電位との電位差により前記非選択行配線に流れる電流
を抑制する電位を印加することを特徴とする請求項
記載の電子源の製造方法。
2. In the step of applying a voltage, a potential difference between a potential applied to each of the plurality of column wirings and an unselected row wiring that is an unselected one of the plurality of row wirings. 2. The method according to claim 1 , wherein a potential for suppressing a current flowing through the unselected row wiring is applied by the method.
【請求項3】 前記非選択行配線の電位が、前記複数の
列配線のそれぞれに印加される電位の最大値と最小値の
間の電位となるように設定されることを特徴とする請求
に記載の電子源の製造方法。
3. The potential of the unselected row wiring is set to be between a maximum value and a minimum value of a potential applied to each of the plurality of column wirings. 3. The method for manufacturing an electron source according to item 2 .
【請求項4】 前記選択される行配線を順次切替えて、
前記電圧を印加する工程を行うことを特徴とする請求項
1乃至3のいずれか1項に記載の電子源の製造方法。
4. A method of sequentially switching the selected row wiring,
The step of applying the voltage is performed.
The method for manufacturing an electron source according to any one of claims 1 to 3.
【請求項5】 前記選択された行配線に接続される前記
導電部材への前記電圧を印加する工程を終了した後、前
記複数の行配線の他の行配線を選択することを特徴とす
る請求項に記載の電子源の製造方法。
5. The method according to claim 1, wherein after the step of applying the voltage to the conductive member connected to the selected row wiring is completed, another row wiring of the plurality of row wirings is selected. Item 5. The method for manufacturing an electron source according to Item 4 .
【請求項6】 前記複数の行配線の内のある行配線を選
択し、当該選択された行配線に接続される前記導電部材
に、前記電圧を時間間隔を空けて印加することによって
前記電圧を印加する工程を行い、前記時間間隔の間に、
他の行配線を選択して、当該他の行配線に接続される前
記導電部材に対して前記電圧を印加する工程を行うこと
を特徴とする請求項に記載の電子源の製造方法。
6. A method of selecting a certain row wiring among the plurality of row wirings, and applying the voltage to the conductive member connected to the selected row wiring at a time interval. Performing a step of applying, during said time interval,
5. The method according to claim 4 , wherein a step of selecting another row wiring and applying the voltage to the conductive member connected to the other row wiring is performed.
【請求項7】 電子源と、該電子源から照射される電子
によって画像を形成する画像形成部材とを有する画像形
成装置の製造方法であって、 請求項1乃至6のいずれか1項に記載の電子源の製造方
法によって電子源を製造する工程と、 前記電子源と前記画像形成部材とを組み合わせる工程
と、 を有することを特徴とする画像形成装置の製造方法。
7. An electron source and electrons emitted from the electron source.
Image forming member having an image forming member for forming an image by
A method of manufacturing an electron source, the method comprising manufacturing an electron source according to claim 1.
Manufacturing an electron source by a method, and combining the electron source and the image forming member
And a method for manufacturing an image forming apparatus.
【請求項8】 複数の行配線と、前記複数の行配線とと
もにマトリクスを構成する複数の列配線と、それぞれが
前記複数の行配線の一つと前記複数の列配線の一つとに
接続される複数の電子放出素子とを有する電子源の製造
装置であって、前記複数の行配線のうちの行配線を選択して当該選択さ
れた行配線に接続された前記電子放出素子の一部となる
導電部材の第1の部分に電位を印加する行選択手段と、 前記行選択手段による行配線の選択に同期して前記複数
の列配線のそれぞれに接続された前記電子放出素子の一
部となる前記導電部材の第2の部分に電位を印加するこ
とにより、前記行選択手段により選択された行配線に接
続される複数の導電部材のそれぞれの前記第1の部分と
前記第2の部分との間に電圧を印加する列電位印加手段
と、 前記行選択手段により選択された行配線に接続される複
数の導電部材のそれぞれの前記第1の部分における電位
の違いによる、前記選択された行配線に接続される前記
複数の導電部材のそれぞれに印加される前記電圧の差を
緩和するように、前記列電位印加手段により前記複数の
列配線のそれぞれに印加する電位を、前 記複数の導電部
材のそれぞれの前記第2の部分に接続された列配線に流
れる電流の変化に応じて変更するように制御する制御手
段とを有する ことを特徴とする電子源の製造装置。
8. A plurality of row wirings and said plurality of row wirings,
The multiple column wirings that make up the matrix,
One of the plurality of row wirings and one of the plurality of column wirings
An apparatus for manufacturing an electron source having a plurality of electron-emitting devices to be connected , the method comprising selecting a row wiring among the plurality of row wirings and selecting the selected row wiring.
Part of the electron-emitting device connected to the row wiring
A row selection means for applying a potential to the first portion of the conductive member, said plurality in synchronization with the selected row line by said row selection means
Of the electron-emitting devices connected to each of the column wirings.
Applying a potential to a second portion of the conductive member serving as a portion.
With this, the connection to the row wiring selected by the row selection means is established.
The first portion of each of the plurality of conductive members connected to the first portion;
Column potential applying means for applying a voltage between the second portion and the second portion
And a plurality of rows connected to the row wiring selected by the row selection means.
Potential at said first portion of each of a number of conductive members
Due to the difference between the selected row wiring
The difference between the voltages applied to each of the plurality of conductive members is
As described above, the plurality of column potentials are relaxed by the column potential applying means.
The potential applied to the respective column wiring, before Symbol plurality of conductive portions
Flow through the column wiring connected to each said second portion of material.
Control means to control the change according to the change in the current
And a step of manufacturing the electron source.
【請求項9】 前記列電位印加手段は、前記配線と略
等しい抵抗を有する等価配線抵抗アレイと、所定の電流
をシンクもしくはソースする制御電流回路とを有するこ
とを特徴とする請求項に記載の電子源の製造装置。
Wherein said column potentials applying means to claim 8, characterized in that it comprises the equivalent wiring resistance array having a row wire and substantially equal resistance, and a control current circuit to sink or source a predetermined current An apparatus for manufacturing the electron source according to the above.
【請求項10】 前記導電部材に流れる電流をモニタす
る電流モニタ回路を更に有することを特徴とする請求項
8又は9に記載の電子源の製造装置。
10. A circuit according to claim 1, further comprising a current monitor circuit for monitoring a current flowing through said conductive member.
10. The apparatus for manufacturing an electron source according to 8 or 9 .
【請求項11】 前記電流モニタ回路は、前記導電部材
それぞれに流れる電流をモニタすることを特徴とする請
求項10に記載の電子源の製造装置。
Wherein said current monitoring circuit includes electron source manufacturing apparatus according to claim 10, characterized in that monitoring the current flowing through each of the conductive members.
【請求項12】 前記列電位印加手段は、前記導電部材
に流れる電流に基づいて、印加する電位を設定すること
を特徴とする請求項8乃至11のいずれか1項に記載の
電子源の製造装置。
12. The electron source according to claim 8, wherein the column potential applying means sets a potential to be applied based on a current flowing through the conductive member. apparatus.
【請求項13】 前記列電位印加手段は、前記導電部材
に流れる電流値に応じたデジタル値を格納するラッチ回
路と、該ラッチ回路に格納されたデジタル値を電流値に
変換するD/Aコンバータとを有することを特徴とする
請求項8乃至12のいずれか1項に記載の電子源の製造
装置。
Wherein said column potentials applying means includes a latch circuit for storing a digital value corresponding to a current value flowing through the conductive member, D / A converter for converting the digital value stored in the latch circuit into a current value The apparatus for manufacturing an electron source according to any one of claims 8 to 12 , comprising:
【請求項14】 前記行選択手段は、前記選択した行
線の両側から電位を印加するものであることを特徴とす
る請求項8乃至13のいずれか1項に記載の電子源の製
造装置。
14. The method of claim 13, wherein the row selection means electrons according to any one of claims 8 to 13, characterized in that from both sides of the selected row distribution <br/> line applies an electric potential Source manufacturing equipment.
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