JP3087719B2 - 半導体装置の製造方法及び製造装置 - Google Patents
半導体装置の製造方法及び製造装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は銅ダマシンと称され
る埋め込み銅電極を備える半導体装置に関し、特に埋め
込み銅電極を形成する工程で発生される異物による半導
体装置の汚染を防止して製造歩留りを高めることが可能
な半導体装置の製造方法および製造装置に関する。
る埋め込み銅電極を備える半導体装置に関し、特に埋め
込み銅電極を形成する工程で発生される異物による半導
体装置の汚染を防止して製造歩留りを高めることが可能
な半導体装置の製造方法および製造装置に関する。
【０００２】
【従来の技術】半導体装置に設けられた層間絶縁膜にス
ルーホールや浅溝を形成し、これらのスルーホールや浅
溝内に銅（Ｃｕ）膜を埋設した構成の埋め込み銅電極を
有する半導体装置では、Ｃｕ原子が半導体層に拡散さ
れ、半導体層の特性を劣化させることがある。これを防
止するために、埋め込み銅電極の下層には、通常、Ｔｉ
Ｎのバリアメタル膜が形成される。このような埋め込み
銅電極を有する半導体装置の製造方法としては、例え
ば、図１に示すように、先ず図１（ａ）のように、図外
のシリコンウェハの表面上に形成された第１層間絶縁膜
１０１に配線溝１０２を所要のパターンに形成し、かつ
全面に第１層目配線のバリアメタルとしてＴｉＮやＴｉ
膜１０３及び第１層目配線としてＷ膜１０４を順次形成
した上で、これらの膜をＣＭＰ法（化学機械研磨法）に
より研磨して、前記配線溝１０２内にのみ埋設する。次
いで、図１（ｂ）のように、全面に第２層間絶縁膜１０
５を形成し、所要のパターンの配線溝１０６及び前記第
１層目配線１０４に接続を行うためのスルーホール１０
７を形成する。次いで、図１（ｃ）のように、全面にＴ
ｉＮバリアメタル膜１０８、その上にＣｕシード膜１０
９を順次スパッタ法に形成する。さらに、図１（ｄ）の
ように、前記Ｃｕシード膜１０９の表面に前記配線溝１
０６及びスルーホール１０７よりも十分に厚くＣｕメッ
キ膜１１０を成長する。しかる上で、ＣＭＰ法によって
前記Ｃｕメッキ膜１１０を研磨し、前記Ｃｕメッキ膜１
１０、Ｃｕシード膜１０９、ＴｉＮバリア膜１０８を前
記配線溝１０６及びスルーホール１０７内にのみ残すこ
とで、図１（ｅ）のように、第２層目配線１１１として
構成される埋め込みＣｕ電極が形成される。
ルーホールや浅溝を形成し、これらのスルーホールや浅
溝内に銅（Ｃｕ）膜を埋設した構成の埋め込み銅電極を
有する半導体装置では、Ｃｕ原子が半導体層に拡散さ
れ、半導体層の特性を劣化させることがある。これを防
止するために、埋め込み銅電極の下層には、通常、Ｔｉ
Ｎのバリアメタル膜が形成される。このような埋め込み
銅電極を有する半導体装置の製造方法としては、例え
ば、図１に示すように、先ず図１（ａ）のように、図外
のシリコンウェハの表面上に形成された第１層間絶縁膜
１０１に配線溝１０２を所要のパターンに形成し、かつ
全面に第１層目配線のバリアメタルとしてＴｉＮやＴｉ
膜１０３及び第１層目配線としてＷ膜１０４を順次形成
した上で、これらの膜をＣＭＰ法（化学機械研磨法）に
より研磨して、前記配線溝１０２内にのみ埋設する。次
いで、図１（ｂ）のように、全面に第２層間絶縁膜１０
５を形成し、所要のパターンの配線溝１０６及び前記第
１層目配線１０４に接続を行うためのスルーホール１０
７を形成する。次いで、図１（ｃ）のように、全面にＴ
ｉＮバリアメタル膜１０８、その上にＣｕシード膜１０
９を順次スパッタ法に形成する。さらに、図１（ｄ）の
ように、前記Ｃｕシード膜１０９の表面に前記配線溝１
０６及びスルーホール１０７よりも十分に厚くＣｕメッ
キ膜１１０を成長する。しかる上で、ＣＭＰ法によって
前記Ｃｕメッキ膜１１０を研磨し、前記Ｃｕメッキ膜１
１０、Ｃｕシード膜１０９、ＴｉＮバリア膜１０８を前
記配線溝１０６及びスルーホール１０７内にのみ残すこ
とで、図１（ｅ）のように、第２層目配線１１１として
構成される埋め込みＣｕ電極が形成される。
【０００３】このような埋め込みＣｕ電極の製造技術で
は、ＣＭＰによってＣｕメッキ膜１１０の表面を研磨し
ているが、このＣＭＰ技術はＣｕメッキ膜１１０の表面
上に研磨パッドを当接させて行うため、その表面高さが
低い位置にあるＣｕメッキ膜を研磨除去することは難し
い。そのため、Ｃｕメッキ膜がシリコンウェハの外周面
やその近傍の面領域に成膜されていると、これらの面領
域のＣｕメッキ膜はＣＭＰ処理によって完全に研磨除去
することが難しく、研磨されない部分のＣｕメッキ膜が
その後の工程、例えばＣＭＰ工程においてシリコンウェ
ハから剥がれて脱落されることがあり、そのＣｕメッキ
膜の膜片が異物となり、シリコンウェハの素子形成領域
に付着したり、半導体製造装置内で浮遊される等して半
導体装置を汚染する要因となり、半導体装置の製造歩留
りを低下させる原因となっている。
は、ＣＭＰによってＣｕメッキ膜１１０の表面を研磨し
ているが、このＣＭＰ技術はＣｕメッキ膜１１０の表面
上に研磨パッドを当接させて行うため、その表面高さが
低い位置にあるＣｕメッキ膜を研磨除去することは難し
い。そのため、Ｃｕメッキ膜がシリコンウェハの外周面
やその近傍の面領域に成膜されていると、これらの面領
域のＣｕメッキ膜はＣＭＰ処理によって完全に研磨除去
することが難しく、研磨されない部分のＣｕメッキ膜が
その後の工程、例えばＣＭＰ工程においてシリコンウェ
ハから剥がれて脱落されることがあり、そのＣｕメッキ
膜の膜片が異物となり、シリコンウェハの素子形成領域
に付着したり、半導体製造装置内で浮遊される等して半
導体装置を汚染する要因となり、半導体装置の製造歩留
りを低下させる原因となっている。
【０００４】そこで、従来では、Ｃｕシード膜及びＣｕ
メッキ膜がシリコンウェハの外周縁部に形成されないよ
うにし、ＣＭＰ処理を行った場合でも、Ｃｕメッキ膜の
研磨残りが生じないようにした技術が提案されている。
図７はその一例を説明するための図であり、前記したよ
うにスパッタ法によりシリコンウェハの表面にＴｉＮの
バリア膜１０８、及びＣｕシード膜１０９を順次成膜す
る際に、図７（ａ）のように、シリコンウェハ１００を
スパッタ装置のヒートステージ上に保持するためのクラ
ンプリング２３０で半導体ウェハの外周縁部を全周にわ
たって覆い、このクランプリング２３０によってＴｉＮ
バリア膜１０８を形成し、同様に図７（ｂ）のように、
同じクランプリング２３０を用いてＣｕシード膜１０９
を形成することにより、前記各膜がシリコンウェハ１０
０の外周縁部に成膜されることを防止している。このた
め、図７（ｃ）のように、Ｃｕシード膜１０９の表面に
Ｃｕメッキ膜１１０を成長した場合も、Ｃｕメッキ膜１
１０がシリコンウェハ１００の外周縁部に成長されるこ
とはなく、ＣＭＰ工程後においてもＣｕメッキ膜１１０
及びＣｕシード膜１０９、ＴｉＮバリア膜１０８が研磨
残りとして生じることがなくなり、その後の処理工程に
おいても前記各膜が異物となることが防止される。
メッキ膜がシリコンウェハの外周縁部に形成されないよ
うにし、ＣＭＰ処理を行った場合でも、Ｃｕメッキ膜の
研磨残りが生じないようにした技術が提案されている。
図７はその一例を説明するための図であり、前記したよ
うにスパッタ法によりシリコンウェハの表面にＴｉＮの
バリア膜１０８、及びＣｕシード膜１０９を順次成膜す
る際に、図７（ａ）のように、シリコンウェハ１００を
スパッタ装置のヒートステージ上に保持するためのクラ
ンプリング２３０で半導体ウェハの外周縁部を全周にわ
たって覆い、このクランプリング２３０によってＴｉＮ
バリア膜１０８を形成し、同様に図７（ｂ）のように、
同じクランプリング２３０を用いてＣｕシード膜１０９
を形成することにより、前記各膜がシリコンウェハ１０
０の外周縁部に成膜されることを防止している。このた
め、図７（ｃ）のように、Ｃｕシード膜１０９の表面に
Ｃｕメッキ膜１１０を成長した場合も、Ｃｕメッキ膜１
１０がシリコンウェハ１００の外周縁部に成長されるこ
とはなく、ＣＭＰ工程後においてもＣｕメッキ膜１１０
及びＣｕシード膜１０９、ＴｉＮバリア膜１０８が研磨
残りとして生じることがなくなり、その後の処理工程に
おいても前記各膜が異物となることが防止される。
【０００５】
【発明が解決しようとする課題】しかしながら、本願発
明者がこの技術について検討したところ、次のような問
題が生じることが明らかにされた。すなわち、図７
（ａ），（ｂ）に示したように、シリコンウェハ１００
上にスパッタ法によりＴｉＮバリア膜１０８とＣｕシー
ド膜１０９を順次成膜する際には、通常では各膜をそれ
ぞれ専用の処理室（チャンバ）において成膜している。
そのため、シリコンウェハ１００には先ずＴｉＮバリア
チャンバにおいて外周縁部がクランプリング２３０で覆
われた状態でＴｉＮバリア膜１０８が成膜され、次いで
Ｃｕシードチャンバに移送され、そこで同様にその外周
縁部がクランプリング２３０で覆われた状態でＣｕシー
ド膜１０９が成膜される。この場合、ＴｉＮバリアチャ
ンバ内とＣｕシードチャンバ内とでは、同一規格のクラ
ンプリングを用いているが、各チャンバ内におけるシリ
コンウェハ１００に対するクランプリング２３０の位置
にずれが生じていると、シリコンウェハ１００の表面が
クランプリング２３０によって覆われる領域にずれが生
じることになり、結果として図７（ｄ）のように、シリ
コンウェハ１００に成膜されるＴｉＮバリア膜１０８と
Ｃｕシード膜１０９との間に微小な位置ずれが生じ、Ｃ
ｕシード膜１０９がＴｉＮバリア膜１０８に対して内径
方向にずれた側の領域では、Ｃｕシード膜１０９の外周
縁からＴｉＮバリア膜１０８が露呈された状態での成膜
が行われる。
明者がこの技術について検討したところ、次のような問
題が生じることが明らかにされた。すなわち、図７
（ａ），（ｂ）に示したように、シリコンウェハ１００
上にスパッタ法によりＴｉＮバリア膜１０８とＣｕシー
ド膜１０９を順次成膜する際には、通常では各膜をそれ
ぞれ専用の処理室（チャンバ）において成膜している。
そのため、シリコンウェハ１００には先ずＴｉＮバリア
チャンバにおいて外周縁部がクランプリング２３０で覆
われた状態でＴｉＮバリア膜１０８が成膜され、次いで
Ｃｕシードチャンバに移送され、そこで同様にその外周
縁部がクランプリング２３０で覆われた状態でＣｕシー
ド膜１０９が成膜される。この場合、ＴｉＮバリアチャ
ンバ内とＣｕシードチャンバ内とでは、同一規格のクラ
ンプリングを用いているが、各チャンバ内におけるシリ
コンウェハ１００に対するクランプリング２３０の位置
にずれが生じていると、シリコンウェハ１００の表面が
クランプリング２３０によって覆われる領域にずれが生
じることになり、結果として図７（ｄ）のように、シリ
コンウェハ１００に成膜されるＴｉＮバリア膜１０８と
Ｃｕシード膜１０９との間に微小な位置ずれが生じ、Ｃ
ｕシード膜１０９がＴｉＮバリア膜１０８に対して内径
方向にずれた側の領域では、Ｃｕシード膜１０９の外周
縁からＴｉＮバリア膜１０８が露呈された状態での成膜
が行われる。
【０００６】このため、このような状態でＣｕメッキ膜
１１０を成膜すると、ＴｉＮバリア膜１０８の表面には
Ｃｕメッキ膜１１０が成長されるが、ＴｉＮとＣｕとの
密着性が悪いため、ＴｉＮバリア膜１０８が露呈された
領域では、図７（ｄ）に符号Ｘで示すように、成長され
たＣｕメッキ膜１１０はＴｉＮバリあ膜１０８から剥が
れてしまい、これが異物となって、半導体ウェハの表面
に付着し、半導体装置の製造歩留りを低下させてしま
う。
１１０を成膜すると、ＴｉＮバリア膜１０８の表面には
Ｃｕメッキ膜１１０が成長されるが、ＴｉＮとＣｕとの
密着性が悪いため、ＴｉＮバリア膜１０８が露呈された
領域では、図７（ｄ）に符号Ｘで示すように、成長され
たＣｕメッキ膜１１０はＴｉＮバリあ膜１０８から剥が
れてしまい、これが異物となって、半導体ウェハの表面
に付着し、半導体装置の製造歩留りを低下させてしま
う。
【０００７】本発明の目的は、このようなＴｉＮ膜が露
呈されることが要因とされるＣｕメッキ膜の剥がれを防
止し、Ｃｕメッキ膜片が異物して発生されることによる
半導体装置の製造歩留りを改善することを可能にした半
導体装置の製造方法及び製造装置を提供することにあ
る。
呈されることが要因とされるＣｕメッキ膜の剥がれを防
止し、Ｃｕメッキ膜片が異物して発生されることによる
半導体装置の製造歩留りを改善することを可能にした半
導体装置の製造方法及び製造装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の製造方法は、半
導体ウェハの表面上にＴｉＮ膜を成膜し、前記ＴｉＮ膜
の上にＣｕシード膜を成膜し、さらに前記Ｃｕシード膜
の表面上にＣｕメッキ膜を成膜する際に、前記Ｃｕシー
ド膜を前記ＴｉＮ膜を覆う広い面積に形成することを特
徴とする。すなわち、前記ＴｉＮ膜とＣｕシード膜はそ
れぞれ前記半導体ウェハの外周縁部を除くほぼ円形に近
い領域に成膜されており、前記ＴｉＮ膜が成膜される領
域の径寸法を、前記Ｃｕシード膜が成膜される領域の径
寸法よりも小さく設定する。ここで、前記ＴｉＮ膜とＣ
ｕシード膜をそれぞれスパッタ法により成膜する場合に
は、前記ＴｉＮ膜を成膜する際に前記半導体ウェハの外
周縁部に配置されるマスク部材の内径寸法を、前記Ｃｕ
シード膜を成膜する際に前記半導体ウェハの外周縁部に
配置されるマスク部材の内径寸法よりも小さくする。
導体ウェハの表面上にＴｉＮ膜を成膜し、前記ＴｉＮ膜
の上にＣｕシード膜を成膜し、さらに前記Ｃｕシード膜
の表面上にＣｕメッキ膜を成膜する際に、前記Ｃｕシー
ド膜を前記ＴｉＮ膜を覆う広い面積に形成することを特
徴とする。すなわち、前記ＴｉＮ膜とＣｕシード膜はそ
れぞれ前記半導体ウェハの外周縁部を除くほぼ円形に近
い領域に成膜されており、前記ＴｉＮ膜が成膜される領
域の径寸法を、前記Ｃｕシード膜が成膜される領域の径
寸法よりも小さく設定する。ここで、前記ＴｉＮ膜とＣ
ｕシード膜をそれぞれスパッタ法により成膜する場合に
は、前記ＴｉＮ膜を成膜する際に前記半導体ウェハの外
周縁部に配置されるマスク部材の内径寸法を、前記Ｃｕ
シード膜を成膜する際に前記半導体ウェハの外周縁部に
配置されるマスク部材の内径寸法よりも小さくする。
【０００９】本発明の製造方法を、半導体装置における
埋め込みＣｕ電極として製造する場合には、例えば、半
導体ウェハの表面上に形成された層間絶縁膜に配線溝、
スルーホール等の凹部構造を形成する工程と、前記半導
体ウェハの外周縁部を除いた領域で、かつ前記凹部構造
を含む前記層間絶縁膜の表面上にＴｉＮバリア膜を成膜
する工程と、前記ＴｉＮバリア膜の上に当該ＴｉＮバリ
ア膜を完全に覆うようにＣｕシード膜を成膜する工程
と、前記Ｃｕシード膜の表面上にＣｕメッキ膜を成膜す
る工程と、前記Ｃｕメッキ膜、Ｃｕシード膜、ＴｉＮバ
リア膜をＣＭＰ法により研磨して前記層間絶縁膜の表面
を露呈させ、前記各膜を前記凹部構造内にのみ残す工程
を含むことになる。
埋め込みＣｕ電極として製造する場合には、例えば、半
導体ウェハの表面上に形成された層間絶縁膜に配線溝、
スルーホール等の凹部構造を形成する工程と、前記半導
体ウェハの外周縁部を除いた領域で、かつ前記凹部構造
を含む前記層間絶縁膜の表面上にＴｉＮバリア膜を成膜
する工程と、前記ＴｉＮバリア膜の上に当該ＴｉＮバリ
ア膜を完全に覆うようにＣｕシード膜を成膜する工程
と、前記Ｃｕシード膜の表面上にＣｕメッキ膜を成膜す
る工程と、前記Ｃｕメッキ膜、Ｃｕシード膜、ＴｉＮバ
リア膜をＣＭＰ法により研磨して前記層間絶縁膜の表面
を露呈させ、前記各膜を前記凹部構造内にのみ残す工程
を含むことになる。
【００１０】また、前記した本発明の製造方法を実施す
るための本発明の製造装置は、半導体ウェハの外周縁部
を除く領域にＴｉＮ膜を成膜する手段と、前記半導体ウ
ェハの表面上の前記ＴｉＮ膜を完全に覆う領域にＣｕシ
ード膜を成膜する手段と、前記Ｃｕシード膜上にＣｕメ
ッキ膜を成膜する手段と、前記Ｃｕメッキ膜、Ｃｕシー
ド膜及びＴｉＮ膜を研磨するＣＭＰ手段とを備えてい
る。ここで、前記ＴｉＮ膜を成膜する手段としては、前
記半導体ウェハの外周縁部を覆った状態でクランプする
第１のクランプリングを備え、前記第１のクランプリン
グでクランプされない前記半導体ウェハの露呈面にＴｉ
Ｎ膜を成膜するスパッタ装置として構成され、また、前
記Ｃｕシード膜を成膜する手段としては、前記第１のク
ランプリングよりも内径寸法が大きくて前記半導体ウェ
ハの外周縁部を覆った状態でクランプする第２のクラン
プリングを備え、前記第２クランプリングでクランプさ
れない前記半導体ウェハの露呈面にＣｕシード膜を成膜
するスパッタ装置として構成される。あるいは、前記Ｔ
ｉＮ膜を成膜する手段としては、半導体ウェハの外周縁
部を覆う第１の防着シールド板を備え、前記第１の防着
シールド板で覆われない前記半導体ウェハの露呈面にＴ
ｉＮ膜を成膜するスパッタ装置として構成され、前記Ｃ
ｕシード膜を成膜する手段としては、前記第１の防着シ
ールド板よりも内径寸法が大きくて前記半導体ウェハの
外周縁部を覆う第２の防着シールド板を備え、前記第２
防着シールド板で覆われない前記半導体ウェハの露呈面
にＣｕシード膜を成膜するスパッタ装置として構成され
る。
るための本発明の製造装置は、半導体ウェハの外周縁部
を除く領域にＴｉＮ膜を成膜する手段と、前記半導体ウ
ェハの表面上の前記ＴｉＮ膜を完全に覆う領域にＣｕシ
ード膜を成膜する手段と、前記Ｃｕシード膜上にＣｕメ
ッキ膜を成膜する手段と、前記Ｃｕメッキ膜、Ｃｕシー
ド膜及びＴｉＮ膜を研磨するＣＭＰ手段とを備えてい
る。ここで、前記ＴｉＮ膜を成膜する手段としては、前
記半導体ウェハの外周縁部を覆った状態でクランプする
第１のクランプリングを備え、前記第１のクランプリン
グでクランプされない前記半導体ウェハの露呈面にＴｉ
Ｎ膜を成膜するスパッタ装置として構成され、また、前
記Ｃｕシード膜を成膜する手段としては、前記第１のク
ランプリングよりも内径寸法が大きくて前記半導体ウェ
ハの外周縁部を覆った状態でクランプする第２のクラン
プリングを備え、前記第２クランプリングでクランプさ
れない前記半導体ウェハの露呈面にＣｕシード膜を成膜
するスパッタ装置として構成される。あるいは、前記Ｔ
ｉＮ膜を成膜する手段としては、半導体ウェハの外周縁
部を覆う第１の防着シールド板を備え、前記第１の防着
シールド板で覆われない前記半導体ウェハの露呈面にＴ
ｉＮ膜を成膜するスパッタ装置として構成され、前記Ｃ
ｕシード膜を成膜する手段としては、前記第１の防着シ
ールド板よりも内径寸法が大きくて前記半導体ウェハの
外周縁部を覆う第２の防着シールド板を備え、前記第２
防着シールド板で覆われない前記半導体ウェハの露呈面
にＣｕシード膜を成膜するスパッタ装置として構成され
る。
【００１１】本発明の製造方法及び製造装置を用いての
製造工程では、半導体ウェハの外周縁部を除いてＴｉＮ
膜を成膜した後に、このＴｉＮ膜を覆うように広い面積
にＣｕシード膜を成膜するために、ＴｉＮ膜とＣｕシー
ド膜との成膜時に位置ずれが生じた場合でも、ＴｉＮ膜
が露呈されることが防止される。このため、ＴｉＮ上に
直接Ｃｕメッキ膜が成長されることはなくなり、したが
ってＣｕメッキ膜の剥がれも防止され、その後の工程に
おいても、Ｃｕメッキ膜による異物の発生が防止され、
半導体装置の製造歩留りが向上されることになる。
製造工程では、半導体ウェハの外周縁部を除いてＴｉＮ
膜を成膜した後に、このＴｉＮ膜を覆うように広い面積
にＣｕシード膜を成膜するために、ＴｉＮ膜とＣｕシー
ド膜との成膜時に位置ずれが生じた場合でも、ＴｉＮ膜
が露呈されることが防止される。このため、ＴｉＮ上に
直接Ｃｕメッキ膜が成長されることはなくなり、したが
ってＣｕメッキ膜の剥がれも防止され、その後の工程に
おいても、Ｃｕメッキ膜による異物の発生が防止され、
半導体装置の製造歩留りが向上されることになる。
【００１２】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。先ず、本発明が適用される半導体装
置として、シリコンウェハに形成される半導体装置の一
例を説明する。ここでは、従来技術での説明ににおいて
も利用した図１を再度利用して説明を行う。先ず図１
（ａ）のように、図外のシリコンウェハの表面上に形成
された第１層間絶縁膜１０１に配線溝１０２を所要のパ
ターンに形成し、かつ全面に第１層目配線のバリアメタ
ルとしてＴｉＮやＴｉ膜１０３及び第１層目配線として
Ｗ膜１０４を順次形成した上で、これらの膜をＣＭＰ法
（化学機械研磨法）により研磨して、前記配線溝１０２
内にのみ埋設する。次いで、図１（ｂ）のように、全面
に第２層間絶縁膜１０５を形成し、所要のパターンの配
線溝１０６及び前記第１層目配線１０４に接続を行うた
めのスルーホール１０７を形成する。なお、前記配線溝
１０６及びスルーホール１０７を含めて凹部構造と称す
る。次いで、図１（ｃ）のように、全面にＴｉＮバリア
メタル膜１０８、その上にＣｕシード膜１０９を順次ス
パッタ法に形成する。さらに、図１（ｄ）のように、前
記Ｃｕシード膜１０９の表面に前記配線溝１０６及びス
ルーホール１０７よりも十分に厚くＣｕメッキ膜１１０
を成長する。しかる上で、ＣＭＰ法によって前記Ｃｕメ
ッキ膜１１０を研磨し、前記Ｃｕメッキ膜１１０、Ｃｕ
シード膜１０９、ＴｉＮバリア膜１０８を前記配線溝１
０６及びスルーホール１０７内にのみ残すことで、図１
（ｅ）のように、第２層目配線１１１として構成される
埋め込みＣｕ電極が形成される。
参照して説明する。先ず、本発明が適用される半導体装
置として、シリコンウェハに形成される半導体装置の一
例を説明する。ここでは、従来技術での説明ににおいて
も利用した図１を再度利用して説明を行う。先ず図１
（ａ）のように、図外のシリコンウェハの表面上に形成
された第１層間絶縁膜１０１に配線溝１０２を所要のパ
ターンに形成し、かつ全面に第１層目配線のバリアメタ
ルとしてＴｉＮやＴｉ膜１０３及び第１層目配線として
Ｗ膜１０４を順次形成した上で、これらの膜をＣＭＰ法
（化学機械研磨法）により研磨して、前記配線溝１０２
内にのみ埋設する。次いで、図１（ｂ）のように、全面
に第２層間絶縁膜１０５を形成し、所要のパターンの配
線溝１０６及び前記第１層目配線１０４に接続を行うた
めのスルーホール１０７を形成する。なお、前記配線溝
１０６及びスルーホール１０７を含めて凹部構造と称す
る。次いで、図１（ｃ）のように、全面にＴｉＮバリア
メタル膜１０８、その上にＣｕシード膜１０９を順次ス
パッタ法に形成する。さらに、図１（ｄ）のように、前
記Ｃｕシード膜１０９の表面に前記配線溝１０６及びス
ルーホール１０７よりも十分に厚くＣｕメッキ膜１１０
を成長する。しかる上で、ＣＭＰ法によって前記Ｃｕメ
ッキ膜１１０を研磨し、前記Ｃｕメッキ膜１１０、Ｃｕ
シード膜１０９、ＴｉＮバリア膜１０８を前記配線溝１
０６及びスルーホール１０７内にのみ残すことで、図１
（ｅ）のように、第２層目配線１１１として構成される
埋め込みＣｕ電極が形成される。
【００１３】図２は前記シリコンウェハ１００に前記第
２層間絶縁膜１０５が形成され、かつ前記配線溝１０６
及びスルーホール１０７からなる凹部構造が形成された
後から、前記Ｃｕメッキ膜１１０を成長する前までの工
程、すなわち前記ＴｉＮバリア膜１０８とＣｕシード膜
１０９を成膜する工程を行うための成膜装置２００の平
面レイアウト図である。平面形状が正六角形をした搬送
室２０１の周囲に６個の室が配設されており、そのうち
隣接した２つの室がロードロック室２０２，２０３とし
て構成され、残りの４つの室２０４〜２０７がそれぞれ
真空チャンバとして構成される。前記ロードロック室の
一方の室２０２はローディング室として、これから処理
されるシリコンウェハ１００がカートリッジ２１０に収
納された状態でセッティングされる。また、他方のロー
ドロック室２０３はアンローディング室として、処理が
完了されたシリコンウェハ１００を別のカートリッジ２
１１に収納する。そして、前記４つのチャンバ２０４〜
２０７は、前記ローディング用のロードロック室２０２
から時計回り方向に順次にクリーニングチャンバ２０
４、ＴｉＮバリアチャンバ２０５、Ｃｕシードチャンバ
２０６、予備チャンバ２０７として構成される。また、
中央の搬送室２０１には、前記シリコンウェハ１００を
前記各チャンバに対して時計回り方向に搬送するための
ハンドラ２０８が配設されている。また、前記各チャン
バ２０２〜２０７には搬送室２０１との境界にそれぞれ
ゲート２０２ａ〜２０７ａが配設され、各チャンバ２０
２〜２０７はそれぞれ所要の真空圧状態に保持される。
２層間絶縁膜１０５が形成され、かつ前記配線溝１０６
及びスルーホール１０７からなる凹部構造が形成された
後から、前記Ｃｕメッキ膜１１０を成長する前までの工
程、すなわち前記ＴｉＮバリア膜１０８とＣｕシード膜
１０９を成膜する工程を行うための成膜装置２００の平
面レイアウト図である。平面形状が正六角形をした搬送
室２０１の周囲に６個の室が配設されており、そのうち
隣接した２つの室がロードロック室２０２，２０３とし
て構成され、残りの４つの室２０４〜２０７がそれぞれ
真空チャンバとして構成される。前記ロードロック室の
一方の室２０２はローディング室として、これから処理
されるシリコンウェハ１００がカートリッジ２１０に収
納された状態でセッティングされる。また、他方のロー
ドロック室２０３はアンローディング室として、処理が
完了されたシリコンウェハ１００を別のカートリッジ２
１１に収納する。そして、前記４つのチャンバ２０４〜
２０７は、前記ローディング用のロードロック室２０２
から時計回り方向に順次にクリーニングチャンバ２０
４、ＴｉＮバリアチャンバ２０５、Ｃｕシードチャンバ
２０６、予備チャンバ２０７として構成される。また、
中央の搬送室２０１には、前記シリコンウェハ１００を
前記各チャンバに対して時計回り方向に搬送するための
ハンドラ２０８が配設されている。また、前記各チャン
バ２０２〜２０７には搬送室２０１との境界にそれぞれ
ゲート２０２ａ〜２０７ａが配設され、各チャンバ２０
２〜２０７はそれぞれ所要の真空圧状態に保持される。
【００１４】図３（ａ）は前記ＴｉＮバリアチャンバ２
０５の内部構成の概略構成を示す図である。チャンバ内
には、シリコンウェハ１００が載置されるヒートステー
ジ２２１が固定的に配設されるとともに、このヒートス
テージ２２１の外周に沿ってクランパ２２２が配設され
る。このクランパ２２２には、前記シリコンウェハの外
周縁に沿って延設され、かつ駆動機構２２４によって上
下動作が可能な円環状のクランプリング２２３を有して
おり、前記シリコンウェハ１００を載置したヒートステ
ージ２２１に対して、図３（ｂ）のように、クランプリ
ング２２３が下動されたときに、前記シリコンウェハ１
００の外周縁部に前記クランプリング２２３が当接さ
れ、かつこのクランプリング２２３によってシリコンウ
ェハ１００はヒートステージ２２１上に保持されるとと
もに、その外周縁部がクランプリング２２３によって覆
われる。なお、前記ヒートステージ２２１の上方にはＴ
ｉＮのスパッタターゲット２２６が配置され、またチャ
ンバ２０５の内面にはＴｉＮの付着を防止するための防
着シールド板２２５が配設されている。ここで、図４
（ａ）に平面構成を示すように、前記クランプリング２
２３は、前記シリコンウェハ１００の外径寸法φＷ０に
対して、その内径寸法φＷ１はφＷ１＜φＷ０となるよ
うに設定されている。
０５の内部構成の概略構成を示す図である。チャンバ内
には、シリコンウェハ１００が載置されるヒートステー
ジ２２１が固定的に配設されるとともに、このヒートス
テージ２２１の外周に沿ってクランパ２２２が配設され
る。このクランパ２２２には、前記シリコンウェハの外
周縁に沿って延設され、かつ駆動機構２２４によって上
下動作が可能な円環状のクランプリング２２３を有して
おり、前記シリコンウェハ１００を載置したヒートステ
ージ２２１に対して、図３（ｂ）のように、クランプリ
ング２２３が下動されたときに、前記シリコンウェハ１
００の外周縁部に前記クランプリング２２３が当接さ
れ、かつこのクランプリング２２３によってシリコンウ
ェハ１００はヒートステージ２２１上に保持されるとと
もに、その外周縁部がクランプリング２２３によって覆
われる。なお、前記ヒートステージ２２１の上方にはＴ
ｉＮのスパッタターゲット２２６が配置され、またチャ
ンバ２０５の内面にはＴｉＮの付着を防止するための防
着シールド板２２５が配設されている。ここで、図４
（ａ）に平面構成を示すように、前記クランプリング２
２３は、前記シリコンウェハ１００の外径寸法φＷ０に
対して、その内径寸法φＷ１はφＷ１＜φＷ０となるよ
うに設定されている。
【００１５】また、前記Ｃｕシードチャンバ２０６の内
部構成の概略構成図は図３に示した前記ＴｉＮバリアチ
ャンバ２０５の構成と基本的には同じである。すなわ
ち、図示は省略するが、チャンバ内には、シリコンウェ
ハが載置されるヒートステージが配設され、このヒート
ステージの外周に沿ってクランパが配置され、このクラ
ンパの円環状のクランプリングがシリコンウェハの外周
縁に沿って配設され、このクランプリングによってヒー
トステージ上に載置された前記シリコンウェハの外周縁
部を覆うようにしてシリコンウェハをヒートステージの
上面との間に支持させる構成となっている。また、ヒー
トステージの上方には、前記ＴｉＮのスパッタターゲッ
トに代えて、Ｃｕからなるスパッタターゲットが配置さ
れ、かつチャンバの内面には防着シールド板が配設され
ている。ここで、図４（ｂ）に平面構成を示すように、
前記Ｃｕシードチャンバ２０６内に配設されているクラ
ンプリング２２３Ｂは、前記シリコンウェハ１００の外
径寸法φＷ０に対して、その内径寸法φＷ２はφＷ２＜
φＷ０とされることはもとより、前記ＴｉＮバリアチャ
ンバのクランプリング２２３の内径寸法φＷ１に対して
は、φＷ１＜φＷ２となるように設定されている。
部構成の概略構成図は図３に示した前記ＴｉＮバリアチ
ャンバ２０５の構成と基本的には同じである。すなわ
ち、図示は省略するが、チャンバ内には、シリコンウェ
ハが載置されるヒートステージが配設され、このヒート
ステージの外周に沿ってクランパが配置され、このクラ
ンパの円環状のクランプリングがシリコンウェハの外周
縁に沿って配設され、このクランプリングによってヒー
トステージ上に載置された前記シリコンウェハの外周縁
部を覆うようにしてシリコンウェハをヒートステージの
上面との間に支持させる構成となっている。また、ヒー
トステージの上方には、前記ＴｉＮのスパッタターゲッ
トに代えて、Ｃｕからなるスパッタターゲットが配置さ
れ、かつチャンバの内面には防着シールド板が配設され
ている。ここで、図４（ｂ）に平面構成を示すように、
前記Ｃｕシードチャンバ２０６内に配設されているクラ
ンプリング２２３Ｂは、前記シリコンウェハ１００の外
径寸法φＷ０に対して、その内径寸法φＷ２はφＷ２＜
φＷ０とされることはもとより、前記ＴｉＮバリアチャ
ンバのクランプリング２２３の内径寸法φＷ１に対して
は、φＷ１＜φＷ２となるように設定されている。
【００１６】この構成の成膜装置では、ローディング室
としてのロードロック室２０２にセットされたシリコン
ウェハ１００は、先ず、ハンドラ２０８によってクリー
ニングチャンバ２０４に移送され、寸法の底面に露呈さ
れている下層配線の表面がクリーニングされる。このク
リーニング処理としては、例えばＲＦ（高周波）プラズ
マを利用した逆スパッタ処理が行われる。次いで、クリ
ーニングが終了されたシリコンウェハ１００は、ハンド
ラ２０８によってＴｉＮバリアチャンバ２０５に移送さ
れる。このＴｉＮバリアチャンバ２０５では、図３に示
したように、シリコンウェハ１００はヒートステージ２
２１上に載置されて約２５〜４００℃の任意の温度にま
で加熱され、かつクランプリング２２３が下動されるこ
とでシリコンウェハ１００の外周縁部にクランプリング
２２３が当接され、このクランプリング２２３によりヒ
ートステージ２２１との間にクランプされた状態で、ス
パッタ処理が行われ、シリコンウェハ１００の全面、す
なわち配線溝１０６及びスルーホール１０７からなる凹
部構造の内面を含む第２層間絶縁膜１０５の表面にＴｉ
Ｎバリア膜１０８が成膜される。このとき、図５（ａ）
のように、成膜されるＴｉＮバリア膜１０８は、径寸法
がφＷ０のシリコンウェハに対して、前記クランプリン
グの内径寸法φＷ１に対応してφＷ１の外径寸法の領域
内に形成されることになる。
としてのロードロック室２０２にセットされたシリコン
ウェハ１００は、先ず、ハンドラ２０８によってクリー
ニングチャンバ２０４に移送され、寸法の底面に露呈さ
れている下層配線の表面がクリーニングされる。このク
リーニング処理としては、例えばＲＦ（高周波）プラズ
マを利用した逆スパッタ処理が行われる。次いで、クリ
ーニングが終了されたシリコンウェハ１００は、ハンド
ラ２０８によってＴｉＮバリアチャンバ２０５に移送さ
れる。このＴｉＮバリアチャンバ２０５では、図３に示
したように、シリコンウェハ１００はヒートステージ２
２１上に載置されて約２５〜４００℃の任意の温度にま
で加熱され、かつクランプリング２２３が下動されるこ
とでシリコンウェハ１００の外周縁部にクランプリング
２２３が当接され、このクランプリング２２３によりヒ
ートステージ２２１との間にクランプされた状態で、ス
パッタ処理が行われ、シリコンウェハ１００の全面、す
なわち配線溝１０６及びスルーホール１０７からなる凹
部構造の内面を含む第２層間絶縁膜１０５の表面にＴｉ
Ｎバリア膜１０８が成膜される。このとき、図５（ａ）
のように、成膜されるＴｉＮバリア膜１０８は、径寸法
がφＷ０のシリコンウェハに対して、前記クランプリン
グの内径寸法φＷ１に対応してφＷ１の外径寸法の領域
内に形成されることになる。
【００１７】次いで、ＴｉＮバリア膜１０８が形成され
たシリコンウェハ１００は、ハンドラ２０８によってＣ
ｕシードチャンバ２０６に移送され、ＴｉＮバリア膜の
成膜時と同様に、シリコンウェハ１００はヒートステー
ジ上に載置されて約２５℃に加熱され、かつその外周縁
部がクランプリングによりクランプされた状態で、スパ
ッタ処理が行われ、前記配線溝１０６及びスルーホール
１０７からなる凹部構造の内面を含む前記ＴｉＮバリア
膜１０８の上にＣｕシード膜１０９が成膜される。この
とき、図５（ｂ）のように、成膜されるＣｕシード膜１
０９は、前記クランプリング２２３Ｂの内径寸法φＷ２
に対応してφＷ２の外径寸法の領域内に形成される。こ
の外径寸法φＷ２は、前記したようにＴｉＮバリアチャ
ンバ２０５内のクランプリング２２３の内径寸法φＷ１
よりも大径であるため、成膜されるＣｕシード膜１０９
は、前記ＴｉＮバリア膜１０８を完全に覆う状態に形成
される。このとき、ＴｉＮバリアチャンバでのクランプ
リング２２３によるクランプ時と、Ｃｕシードチャンバ
でのクランプリング２３Ｂによるクランプ時のそれぞれ
において位置ずれが生じることがあるが、前記した各ク
ランプリングの内径寸法φＷ１，φＷ２の寸法差を通常
生じる位置ずれ量に対して大きく設計しておけば、前記
した位置ずれが発生した場合においてもＣｕシード膜１
０９をＴｉＮバリア膜１０８を完全に覆った状態に形成
することが可能となる。
たシリコンウェハ１００は、ハンドラ２０８によってＣ
ｕシードチャンバ２０６に移送され、ＴｉＮバリア膜の
成膜時と同様に、シリコンウェハ１００はヒートステー
ジ上に載置されて約２５℃に加熱され、かつその外周縁
部がクランプリングによりクランプされた状態で、スパ
ッタ処理が行われ、前記配線溝１０６及びスルーホール
１０７からなる凹部構造の内面を含む前記ＴｉＮバリア
膜１０８の上にＣｕシード膜１０９が成膜される。この
とき、図５（ｂ）のように、成膜されるＣｕシード膜１
０９は、前記クランプリング２２３Ｂの内径寸法φＷ２
に対応してφＷ２の外径寸法の領域内に形成される。こ
の外径寸法φＷ２は、前記したようにＴｉＮバリアチャ
ンバ２０５内のクランプリング２２３の内径寸法φＷ１
よりも大径であるため、成膜されるＣｕシード膜１０９
は、前記ＴｉＮバリア膜１０８を完全に覆う状態に形成
される。このとき、ＴｉＮバリアチャンバでのクランプ
リング２２３によるクランプ時と、Ｃｕシードチャンバ
でのクランプリング２３Ｂによるクランプ時のそれぞれ
において位置ずれが生じることがあるが、前記した各ク
ランプリングの内径寸法φＷ１，φＷ２の寸法差を通常
生じる位置ずれ量に対して大きく設計しておけば、前記
した位置ずれが発生した場合においてもＣｕシード膜１
０９をＴｉＮバリア膜１０８を完全に覆った状態に形成
することが可能となる。
【００１８】このように、Ｃｕシード膜１０９が形成さ
れたシリコンウェハ１００は、ハンドラ２０８によりア
ンロード室としてのロードロック室２０３に移送され、
このロードロック室２０３を経て成膜装置２００から取
り出される。その後、前記シリコンウェハ１００は図示
されないメッキ処理槽においてＣｕメッキ処理が行わ
れ、図５（ｃ）のように、前記Ｃｕシード膜１０９の表
面上にＣｕメッキ膜１１０が形成される。このとき、図
５（ｂ）に示したように、シリコンウェハ１００の外周
縁部では、ＴｉＮバリア膜１０８はＣｕシード膜１０９
によって完全に覆われているため、成長されるＣｕメッ
キ膜１１０はＣｕシード膜１０９の表面上に所望の厚さ
に成長される。これにより、図１（ｃ）に示したよう
に、Ｃｕメッキ膜１１０は第２層間絶縁膜１０５に設け
られた配線溝１０６及びスルーホール１０７からなる凹
部構造内に充填され、さらに第２層間絶縁膜１０５の表
面上にまで成長される。
れたシリコンウェハ１００は、ハンドラ２０８によりア
ンロード室としてのロードロック室２０３に移送され、
このロードロック室２０３を経て成膜装置２００から取
り出される。その後、前記シリコンウェハ１００は図示
されないメッキ処理槽においてＣｕメッキ処理が行わ
れ、図５（ｃ）のように、前記Ｃｕシード膜１０９の表
面上にＣｕメッキ膜１１０が形成される。このとき、図
５（ｂ）に示したように、シリコンウェハ１００の外周
縁部では、ＴｉＮバリア膜１０８はＣｕシード膜１０９
によって完全に覆われているため、成長されるＣｕメッ
キ膜１１０はＣｕシード膜１０９の表面上に所望の厚さ
に成長される。これにより、図１（ｃ）に示したよう
に、Ｃｕメッキ膜１１０は第２層間絶縁膜１０５に設け
られた配線溝１０６及びスルーホール１０７からなる凹
部構造内に充填され、さらに第２層間絶縁膜１０５の表
面上にまで成長される。
【００１９】しかる上で、ＣＭＰ法により第２層間絶縁
膜１０５の表面上のＣｕメッキ膜１１０、Ｃｕシード膜
１０９、ＴｉＮバリア膜１０８を順次研磨することで、
これらの膜を配線溝１０６及びスルーホール１０７から
なる凹部構造内にのみ残し、この凹部構造内に第２層目
配線としての埋め込みＣｕ電極１１１を形成することは
図１を参照して説明した通りである。このとき、シリコ
ンウェハ１００の外周縁部では、前記したようにＴｉＮ
バリア膜１０８が露呈されることがなく、Ｃｕメッキ膜
１１０はＣｕシード膜１０９の表面上に垂直上方に向け
て成膜され、図７（ｄ）に示した従来技術のようなＣｕ
メッキ膜の剥がれが発生することはなく、Ｃｕメッキ膜
が異物となってシリコンウェハから脱落されることが防
止される。
膜１０５の表面上のＣｕメッキ膜１１０、Ｃｕシード膜
１０９、ＴｉＮバリア膜１０８を順次研磨することで、
これらの膜を配線溝１０６及びスルーホール１０７から
なる凹部構造内にのみ残し、この凹部構造内に第２層目
配線としての埋め込みＣｕ電極１１１を形成することは
図１を参照して説明した通りである。このとき、シリコ
ンウェハ１００の外周縁部では、前記したようにＴｉＮ
バリア膜１０８が露呈されることがなく、Ｃｕメッキ膜
１１０はＣｕシード膜１０９の表面上に垂直上方に向け
て成膜され、図７（ｄ）に示した従来技術のようなＣｕ
メッキ膜の剥がれが発生することはなく、Ｃｕメッキ膜
が異物となってシリコンウェハから脱落されることが防
止される。
【００２０】ここで、前記ＴｉＮバリアチャンバ及びＣ
ｕシードチャンバとして、例えば、図６（ａ）にＴｉＮ
バリアチャンバの例を示すように、前記防着シールド板
２２５の一部でスパッタマスクを構成し、前記したクラ
ンプリングを省略するように構成してもよい。すなわ
ち、ヒートステージ２２１に載置されたシリコンウェハ
１００の外周縁部をヒートステージ２２１に保持するた
めに、チャンバ２０５の内面に沿って設けられている防
着シールド板２２５の底面部を前記ヒートステージ２２
１の周辺領域にまで延長し、かつその底面部を前記シリ
コンウェハ１００の外周縁部を覆うように円形に開口
し、その開口縁部２２５ａをスパッタマスクとして利用
したものである。また、前記ヒートステージ２２１は駆
動機構２２４によって上下動可能に構成され、かつ静電
チャック２２７によりシリコンウェハ１００を保持可能
とされる。この構成では、図６（ｂ）のように、ヒート
シリコンウェハ１００を載置したヒートステージ２２１
を駆動機構２２４によって上動したときに、シリコンウ
ェハ１００の外周縁部は防着シールド板２２５の開口縁
部２２５ａによって覆われる。このため、シリコンウェ
ハ１００の表面にスパッタ法によりＴｉＮ膜を成膜した
ときに、その外周縁部は前記開口縁部２２５ａによって
マスクされ、ＴｉＮバリア膜が成膜されることが防止さ
れる。
ｕシードチャンバとして、例えば、図６（ａ）にＴｉＮ
バリアチャンバの例を示すように、前記防着シールド板
２２５の一部でスパッタマスクを構成し、前記したクラ
ンプリングを省略するように構成してもよい。すなわ
ち、ヒートステージ２２１に載置されたシリコンウェハ
１００の外周縁部をヒートステージ２２１に保持するた
めに、チャンバ２０５の内面に沿って設けられている防
着シールド板２２５の底面部を前記ヒートステージ２２
１の周辺領域にまで延長し、かつその底面部を前記シリ
コンウェハ１００の外周縁部を覆うように円形に開口
し、その開口縁部２２５ａをスパッタマスクとして利用
したものである。また、前記ヒートステージ２２１は駆
動機構２２４によって上下動可能に構成され、かつ静電
チャック２２７によりシリコンウェハ１００を保持可能
とされる。この構成では、図６（ｂ）のように、ヒート
シリコンウェハ１００を載置したヒートステージ２２１
を駆動機構２２４によって上動したときに、シリコンウ
ェハ１００の外周縁部は防着シールド板２２５の開口縁
部２２５ａによって覆われる。このため、シリコンウェ
ハ１００の表面にスパッタ法によりＴｉＮ膜を成膜した
ときに、その外周縁部は前記開口縁部２２５ａによって
マスクされ、ＴｉＮバリア膜が成膜されることが防止さ
れる。
【００２１】したがって、前記ＴｉＮバリアチャンバ２
０５の防着シールド板２２５の開口縁部２２５ａの開口
寸法を、Ｃｕシードチャンバにおいても同様に構成され
た防着シールド板の開口縁部の開口寸法よりも小径に形
成しておくことで、シリコンウェハに成膜されるＴｉＮ
バリア膜の径寸法をＣｕシード膜の径寸法よりも小さく
でき、ＴｉＮバリア膜を完全に覆った状態でＣｕシード
膜を成膜することが可能となる。
０５の防着シールド板２２５の開口縁部２２５ａの開口
寸法を、Ｃｕシードチャンバにおいても同様に構成され
た防着シールド板の開口縁部の開口寸法よりも小径に形
成しておくことで、シリコンウェハに成膜されるＴｉＮ
バリア膜の径寸法をＣｕシード膜の径寸法よりも小さく
でき、ＴｉＮバリア膜を完全に覆った状態でＣｕシード
膜を成膜することが可能となる。
【００２２】ここで、前記実施形態では、シリコンウェ
ハの第２層間絶縁膜に設けた配線溝やスルーホールに埋
め込みＣｕ電極を形成する場合を例示したが、第３層以
上の層間絶縁膜に形成した配線溝、またはスルーホール
の少なくとも一方に埋設される埋め込みＣｕ電極を形成
する場合においても本発明を適用することが可能であ
る。また、ＴｉＮバリアチャンバとＣｕシードチャンバ
は、必ずしも前記したような一体化構成の成膜装置とし
て構成される必要はなく、それぞれ独立した成膜装置と
して構成されてもよい。また、図３に示したＴｉＮバリ
アチャンバやＣｕシードチャンバは、ヒートステージが
上下動されてクランプリングとの間にシリコンウェハの
外周縁部をクランプするように構成することも可能であ
る。
ハの第２層間絶縁膜に設けた配線溝やスルーホールに埋
め込みＣｕ電極を形成する場合を例示したが、第３層以
上の層間絶縁膜に形成した配線溝、またはスルーホール
の少なくとも一方に埋設される埋め込みＣｕ電極を形成
する場合においても本発明を適用することが可能であ
る。また、ＴｉＮバリアチャンバとＣｕシードチャンバ
は、必ずしも前記したような一体化構成の成膜装置とし
て構成される必要はなく、それぞれ独立した成膜装置と
して構成されてもよい。また、図３に示したＴｉＮバリ
アチャンバやＣｕシードチャンバは、ヒートステージが
上下動されてクランプリングとの間にシリコンウェハの
外周縁部をクランプするように構成することも可能であ
る。
【００２３】
【発明の効果】以上説明したように本発明は、半導体ウ
ェハの外周縁部を除いてＴｉＮ膜を成膜した後に、この
ＴｉＮ膜を覆うように広い面積にＣｕシード膜を成膜し
ているので、ＴｉＮ膜とＣｕシード膜との成膜時に位置
ずれが生じた場合でも、ＴｉＮ膜が露呈されることが防
止される。このため、その後の工程において、Ｃｕシー
ド膜上にＣｕメッキ膜を成膜した場合においても、成膜
するＣｕメッキ膜がＴｉＮ上で剥がれが生じることがな
く、異物が半導体ウェハの表面に付着し、あるいは製造
装置内で浮遊されることが原因とされる半導体装置の製
品不良の発生が抑制でき、半導体装置の製造歩留りが向
上されることになる。
ェハの外周縁部を除いてＴｉＮ膜を成膜した後に、この
ＴｉＮ膜を覆うように広い面積にＣｕシード膜を成膜し
ているので、ＴｉＮ膜とＣｕシード膜との成膜時に位置
ずれが生じた場合でも、ＴｉＮ膜が露呈されることが防
止される。このため、その後の工程において、Ｃｕシー
ド膜上にＣｕメッキ膜を成膜した場合においても、成膜
するＣｕメッキ膜がＴｉＮ上で剥がれが生じることがな
く、異物が半導体ウェハの表面に付着し、あるいは製造
装置内で浮遊されることが原因とされる半導体装置の製
品不良の発生が抑制でき、半導体装置の製造歩留りが向
上されることになる。
【図１】本発明が適用される埋め込みＣｕ電極の製造工
程を示す断面図である。
程を示す断面図である。
【図２】本発明が適用される製造装置の一実施形態の平
面構成図である。
面構成図である。
【図３】ＴｉＮバリア膜及びＣｕシード膜の各製造用チ
ャンバの内部構成の断面図である。
ャンバの内部構成の断面図である。
【図４】ＴｉＮバリア膜とＣｕシード膜の各製造用チャ
ンバ内のクランプリングとシリコンウェハの径寸法を比
較するための平面図である。
ンバ内のクランプリングとシリコンウェハの径寸法を比
較するための平面図である。
【図５】シリコンウェハ上に形成されるＴｉＮバリア
膜、Ｃｕシード膜、Ｃｕメッキ膜の各成膜状態を示すた
めの断面図である。
膜、Ｃｕシード膜、Ｃｕメッキ膜の各成膜状態を示すた
めの断面図である。
【図６】ＴｉＮバリア膜及びＣｕシード膜の各製造用チ
ャンバの変形例を示す断面図である。
ャンバの変形例を示す断面図である。
【図７】従来技術における問題点を説明するための要部
の断面図である。
の断面図である。
１００ シリコンウェハ １０５ 第２層間絶縁膜 １０６ 配線溝 １０７ スルーホール １０８ ＴｉＮバリア膜 １０９ Ｃｕシード膜 １１０ Ｃｕメッキ膜 １１１ 導電プラグ（埋め込みＣｕ電極） ２００ 成膜装置 ２０１ 搬送室 ２０５ ＴｉＮバリアチャンバ ２０６ Ｃｕシードチャンバ ２２１ ヒートステージ ２２２ クランパ ２２３，２２３Ｂ クランプリング ２２４ 駆動機構 ２２５ 防着シールド板 ２２５ａ 開口縁部 ２２６ スパッタターゲット ２２７ 静電チャック
Claims (10)
- 【請求項１】 半導体ウェハの表面上にＴｉＮ膜を成膜
する工程と、前記ＴｉＮ膜の上にＣｕシード膜を成膜す
る工程と、前記Ｃｕシード膜の表面上にＣｕメッキ膜を
成膜する工程とを含む半導体装置の製造方法において、
前記Ｃｕシード膜を前記ＴｉＮ膜を覆う広い面積に形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体ウェハの表面上にＴｉＮ膜を成膜
する工程と、前記ＴｉＮ膜の上にＣｕシード膜を成膜す
る工程と、前記Ｃｕシード膜の表面上にＣｕメッキ膜を
成膜する工程と、前記Ｃｕメッキ膜、Ｃｕシード膜、Ｔ
ｉＮ膜を化学機械研磨法（以下、ＣＭＰ法）により研磨
する工程を含む半導体装置の製造方法において、前記Ｃ
ｕシード膜を前記ＴｉＮ膜を覆う広い面積に形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ＴｉＮ膜とＣｕシード膜はそれぞれ
前記半導体ウェハの外周縁部を除くほぼ円形に近い領域
に成膜され、前記ＴｉＮ膜が成膜される領域の径寸法
を、前記Ｃｕシード膜が成膜される領域の径寸法よりも
小さく設定することを特徴とする請求項１または２に記
載の半導体装置の製造方法。 - 【請求項４】 前記ＴｉＮ膜とＣｕシード膜はそれぞれ
スパッタ法により成膜し、前記ＴｉＮ膜を成膜する際に
前記半導体ウェハの外周縁部に配置されるマスク部材の
内径寸法を、前記Ｃｕシード膜を成膜する際に前記半導
体ウェハの外周縁部に配置されるマスク部材の内径寸法
よりも小さくしたことを特徴とする請求項３に記載の半
導体装置の製造方法。 - 【請求項５】 前記マスク部材として、前記半導体ウェ
ハの外周縁部を覆いかつ半導体ウェハをスパッタ装置の
ヒートステージに固定するためのクランプリングを利用
する請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記マスク部材として、前記半導体ウェ
ハの外周縁部を覆いかつ半導体ウェハをスパッタ装置の
ヒートステージに押圧するための防着シールド板を利用
する請求項４に記載の半導体装置の製造方法。 - 【請求項７】 半導体ウェハの主面に層間絶縁膜を形成
し、前記層間絶縁膜に配線溝、スルーホール等の凹部構
造を形成する工程と、前記半導体ウェハの外周縁部を除
いた領域で、かつ前記凹部構造の内面を含む前記層間絶
縁膜の表面上にＴｉＮバリア膜を成膜する工程と、前記
ＴｉＮバリア膜の上に当該ＴｉＮバリア膜を完全に覆う
ようにＣｕシード膜を成膜する工程と、前記Ｃｕシード
膜の表面上にＣｕメッキ膜を成膜する工程と、前記Ｃｕ
メッキ膜、Ｃｕシード膜、ＴｉＮバリア膜をＣＭＰ法に
より研磨して前記層間絶縁膜の表面を露呈させ、前記各
膜を前記凹部構造の内部にのみ残す工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項８】 半導体ウェハの外周縁部を除く領域にＴ
ｉＮ膜を成膜する手段と、前記半導体ウェハの表面上の
前記ＴｉＮ膜を完全に覆う領域にＣｕシード膜を成膜す
る手段と、前記Ｃｕシード膜上にＣｕメッキ膜を成膜す
る手段と、前記Ｃｕメッキ膜、Ｃｕシード膜及びＴｉＮ
膜を研磨するＣＭＰ手段とを備えることを特徴とする半
導体装置の製造装置。 - 【請求項９】 前記ＴｉＮ膜を成膜する手段は、前記半
導体ウェハの外周縁部を覆った状態でクランプする第１
のクランプリングを備え、前記第１のクランプリングで
クランプされない前記半導体ウェハの露呈面にＴｉＮ膜
を成膜するスパッタ装置として構成され、前記Ｃｕシー
ド膜を成膜する手段は、前記第１のクランプリングより
も内径寸法が大きくて前記半導体ウェハの外周縁部を覆
った状態でクランプする第２のクランプリングを備え、
前記第２クランプリングでクランプされない前記半導体
ウェハの露呈面にＣｕシード膜を成膜するスパッタ装置
として構成される請求項８に記載の半導体装置の製造装
置。 - 【請求項１０】 前記ＴｉＮ膜を成膜する手段は、半導
体ウェハの外周縁部を覆う第１の防着シールド板を備
え、前記第１の防着シールド板で覆われない前記半導体
ウェハの露呈面にＴｉＮ膜を成膜するスパッタ装置とし
て構成され、前記Ｃｕシード膜を成膜する手段は、前記
第１の防着シールド板よりも内径寸法が大きくて前記半
導体ウェハの外周縁部を覆う第２の防着シールド板を備
え、前記第２防着シールド板で覆われない前記半導体ウ
ェハの露呈面にＣｕシード膜を成膜するスパッタ装置と
して構成される請求項８に記載の半導体装置の製造装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096502A JP3087719B2 (ja) | 1998-04-08 | 1998-04-08 | 半導体装置の製造方法及び製造装置 |
| KR1019990012296A KR100351696B1 (ko) | 1998-04-08 | 1999-04-08 | 반도체 장치 제조 방법 및 제조 장치 |
| CN99105497A CN1231505A (zh) | 1998-04-08 | 1999-04-08 | 半导体装置的制造方法以及制造装置 |
| US09/288,265 US6372114B1 (en) | 1998-04-08 | 1999-04-08 | Method of forming a semiconductor device |
| US09/919,389 US6512281B2 (en) | 1998-04-08 | 2001-07-31 | Method of forming a semiconductor device and an improved deposition system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096502A JP3087719B2 (ja) | 1998-04-08 | 1998-04-08 | 半導体装置の製造方法及び製造装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297695A JPH11297695A (ja) | 1999-10-29 |
| JP3087719B2 true JP3087719B2 (ja) | 2000-09-11 |
Family
ID=14166892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10096502A Expired - Fee Related JP3087719B2 (ja) | 1998-04-08 | 1998-04-08 | 半導体装置の製造方法及び製造装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6372114B1 (ja) |
| JP (1) | JP3087719B2 (ja) |
| KR (1) | KR100351696B1 (ja) |
| CN (1) | CN1231505A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614322U (ja) * | 1992-07-28 | 1994-02-22 | 東洋化学株式会社 | 合成樹脂製軒樋継手 |
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| US20060118425A1 (en) * | 2000-04-19 | 2006-06-08 | Basol Bulent M | Process to minimize and/or eliminate conductive material coating over the top surface of a patterned substrate |
| JP4686008B2 (ja) * | 2000-05-31 | 2011-05-18 | 株式会社東芝 | スパッタリングターゲットとそれを用いたＣｕ膜および電子デバイス |
| US6979903B1 (en) * | 2001-06-04 | 2005-12-27 | Advanced Micro Devices, Inc. | Integrated circuit with dielectric diffusion barrier layer formed between interconnects and interlayer dielectric layers |
| TW200406829A (en) * | 2002-09-17 | 2004-05-01 | Adv Lcd Tech Dev Ct Co Ltd | Interconnect, interconnect forming method, thin film transistor, and display device |
| KR100620193B1 (ko) | 2002-12-30 | 2006-09-01 | 동부일렉트로닉스 주식회사 | 스퍼터링 장치의 셔터 플레이트 |
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| KR100987871B1 (ko) * | 2008-06-16 | 2010-10-13 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| US20090317562A1 (en) * | 2008-06-20 | 2009-12-24 | Applied Materials, Inc. | Processing system and method for processing a substrate |
| EP2135970A1 (en) * | 2008-06-20 | 2009-12-23 | Applied Materials, Inc. | Processing system and method for processing a substrate |
| KR101903199B1 (ko) * | 2010-12-08 | 2018-10-01 | 에바텍 아크티엔게젤샤프트 | 기판 상에 레이어를 증착하는 방법 및 장치 |
| JP5439349B2 (ja) * | 2010-12-14 | 2014-03-12 | 株式会社東芝 | Ｃｕ膜の製造方法 |
| JP5736513B2 (ja) * | 2011-08-25 | 2015-06-17 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | エッジ除外マスクシールディングの保護 |
| CN105047535A (zh) * | 2015-06-30 | 2015-11-11 | 上海华力微电子有限公司 | 避免晶圆边缘剥落缺陷的方法 |
| CN105070645A (zh) * | 2015-07-21 | 2015-11-18 | 上海华力微电子有限公司 | 一种避免晶边铝剥落缺陷源头的方法及装置 |
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|---|---|---|---|---|
| JPH03148826A (ja) | 1989-11-06 | 1991-06-25 | Matsushita Electric Ind Co Ltd | 配線構造体及びその形成方法 |
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