JP3083143B2 - 画像信号記録装置 - Google Patents
画像信号記録装置Info
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- JP3083143B2 JP3083143B2 JP02163127A JP16312790A JP3083143B2 JP 3083143 B2 JP3083143 B2 JP 3083143B2 JP 02163127 A JP02163127 A JP 02163127A JP 16312790 A JP16312790 A JP 16312790A JP 3083143 B2 JP3083143 B2 JP 3083143B2
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- Television Signal Processing For Recording (AREA)
Description
【０００１】
本発明は、撮像素子からの画像信号を符号化して転送
制御する画像信号記録装置に関する。
制御する画像信号記録装置に関する。
【０００２】
光学像を撮像素子によって画像信号に変換し、これを
デジタルデータとして記憶装置に記憶させるものとし
て、たとえばデジタル式の電子スチルカメラがある。こ
の電子スチルカメラでは、膨大な量のデジタル画像デー
タを限られた容量の記憶装置内に記憶させるため、情報
圧縮が不可欠となる。この情報圧縮の手法はこれまで種
々の方法が提案されており、隣接画素間の相関性を利用
したDPCM方式が知られている。
デジタルデータとして記憶装置に記憶させるものとし
て、たとえばデジタル式の電子スチルカメラがある。こ
の電子スチルカメラでは、膨大な量のデジタル画像デー
タを限られた容量の記憶装置内に記憶させるため、情報
圧縮が不可欠となる。この情報圧縮の手法はこれまで種
々の方法が提案されており、隣接画素間の相関性を利用
したDPCM方式が知られている。
【０００３】 図11はDPCM方式を用いた電子スチルカメラの信号処理
例を表すブロック図であり、以下これについて説明す
る。
例を表すブロック図であり、以下これについて説明す
る。
【０００４】 撮像素子としてのCCD11から出力された画像信号はア
ンプなどの増幅器12で増幅され、色分離回路13によりた
とえば赤、緑、青（R,G,B）の３色の色成分にそれぞれ
分離される。この後、各色信号R,G,Bはそれぞれガンマ
回路14およびホワイトバランス回路15によって処理さ
れ、さらにA/D変換回路16でデジタル信号に変換され、
フィールドメモリ17に記憶される。このフィールドメモ
リ17は、DPCM符号化回路18のためのバッファメモリとし
て用いられる。
ンプなどの増幅器12で増幅され、色分離回路13によりた
とえば赤、緑、青（R,G,B）の３色の色成分にそれぞれ
分離される。この後、各色信号R,G,Bはそれぞれガンマ
回路14およびホワイトバランス回路15によって処理さ
れ、さらにA/D変換回路16でデジタル信号に変換され、
フィールドメモリ17に記憶される。このフィールドメモ
リ17は、DPCM符号化回路18のためのバッファメモリとし
て用いられる。
【０００５】 また、DPCM符号化回路18は、A/D変換回路16でデジタ
ル信号に変換されてフィールドメモリ17から色面順次あ
るいは色線順次に読み出された画像データをそれぞれ符
号化するもので、図12のように構成されている。すなわ
ち、このDPCM符号化回路18は、入力信号である現時点の
サンプル値x0から、減算器81により予測値 （現時点の値をそれ以前の標本点から予測した値）を差
し引き、その結果得られる予測誤差信号ε０を非線形変
換器82により非線形変換して出力する。このような予測
値としては、たとえば現時点における注目する画素（予
測対象の画素）近傍の複数の画素の標本値を用いる方法
（以下２次元多点予測方法という）などがある。
ル信号に変換されてフィールドメモリ17から色面順次あ
るいは色線順次に読み出された画像データをそれぞれ符
号化するもので、図12のように構成されている。すなわ
ち、このDPCM符号化回路18は、入力信号である現時点の
サンプル値x0から、減算器81により予測値 （現時点の値をそれ以前の標本点から予測した値）を差
し引き、その結果得られる予測誤差信号ε０を非線形変
換器82により非線形変換して出力する。このような予測
値としては、たとえば現時点における注目する画素（予
測対象の画素）近傍の複数の画素の標本値を用いる方法
（以下２次元多点予測方法という）などがある。
【０００６】 図において、83は局部復号器で、この局部復号器83は
復号時に発生する誤差の累積を防ぐために設けられ、非
線形変換器82の出力を逆変換する非線形逆変換器84を有
し、その出力である予測誤差信号と予測値とを加算器85
によって加算し、予測器86に入力させる。
復号時に発生する誤差の累積を防ぐために設けられ、非
線形変換器82の出力を逆変換する非線形逆変換器84を有
し、その出力である予測誤差信号と予測値とを加算器85
によって加算し、予測器86に入力させる。
【０００７】 また、DPCM符号化回路18で符号化された画像データ
は、バッファメモリ19を介してメモリカードなどの画像
データ記憶装置20に書き込まれ、バッファメモリ19を用
いたのは、DPCM符号化回路18と画像データ記憶装置20と
の間のデータ転送スピードをコントロールして最終的に
画像データを記憶媒体20aに書き込むためである。
は、バッファメモリ19を介してメモリカードなどの画像
データ記憶装置20に書き込まれ、バッファメモリ19を用
いたのは、DPCM符号化回路18と画像データ記憶装置20と
の間のデータ転送スピードをコントロールして最終的に
画像データを記憶媒体20aに書き込むためである。
【０００８】 なお、図11において、21はCCD駆動回路で、このCCD駆
動回路21はCCD11を動作させる。また、22はタイミング
発生回路で、このタイミング発生回路22はシステムコン
トロール回路23により制御され、色分離回路13、ガンマ
回路14、ホワイトバランス回路15、A/D変換回路16、フ
ィールドメモリ17、DPCM符号化回路18、バッファメモリ
19、画像データ記憶装置20および色信号出力制御手段と
して機能するCCD駆動回路21に対し、所定のタイミング
で信号を発し、これを動作させる。
動回路21はCCD11を動作させる。また、22はタイミング
発生回路で、このタイミング発生回路22はシステムコン
トロール回路23により制御され、色分離回路13、ガンマ
回路14、ホワイトバランス回路15、A/D変換回路16、フ
ィールドメモリ17、DPCM符号化回路18、バッファメモリ
19、画像データ記憶装置20および色信号出力制御手段と
して機能するCCD駆動回路21に対し、所定のタイミング
で信号を発し、これを動作させる。
【０００９】 このような装置では、R,G,Bの各色信号毎に、ガンマ
回路14、ホワイトバランス回路15、A/D変換回路16がそ
れぞれ必要となる。また、色分離回路13からは、この色
分離回路13によって分離されたR,G,Bの各色信号が全て
同時に出力されるので、フィールドメモリ17を持たない
場合は、DPCM符号化回路18がR,G,Bの各色信号毎に必要
となる。
回路14、ホワイトバランス回路15、A/D変換回路16がそ
れぞれ必要となる。また、色分離回路13からは、この色
分離回路13によって分離されたR,G,Bの各色信号が全て
同時に出力されるので、フィールドメモリ17を持たない
場合は、DPCM符号化回路18がR,G,Bの各色信号毎に必要
となる。
【００１０】 また、データ圧縮のために符号化する場合、予測デー
タを得る手段として、前述のように、注目する画素近傍
の複数の画素データを用いて予測する２次元多点予測方
法がある。この予測方法は、高精度の予測値を得ること
ができるが、後述するように、１ライン前の画素データ
を保持する必要があり、回路要素が必要となる。このた
め、上述のように、フィールドメモリ17を持たない場合
は、１ライン前の画素データを保持するための回路要素
を必要とする符号化回路がR,G,Bの各信号ごとに必要と
なるため、装置構成は大幅に大型・複雑化してしまう。
タを得る手段として、前述のように、注目する画素近傍
の複数の画素データを用いて予測する２次元多点予測方
法がある。この予測方法は、高精度の予測値を得ること
ができるが、後述するように、１ライン前の画素データ
を保持する必要があり、回路要素が必要となる。このた
め、上述のように、フィールドメモリ17を持たない場合
は、１ライン前の画素データを保持するための回路要素
を必要とする符号化回路がR,G,Bの各信号ごとに必要と
なるため、装置構成は大幅に大型・複雑化してしまう。
【００１１】 したがって、カメラ内には必ずフィールドメモリ17
や、フレームメモリなどの大容量なバッファメモリが必
要となる。
や、フレームメモリなどの大容量なバッファメモリが必
要となる。
【００１２】
このように、画像信号用の各ガンマ回路14、ホワイト
バランス回路15、A/D変換回路16が各R,G,B分の３組分必
要であるフィールドメモリなどの大容量なバッファメモ
リが必要であるなど、回路規模やコストの小形化および
低廉化を妨げている。
バランス回路15、A/D変換回路16が各R,G,B分の３組分必
要であるフィールドメモリなどの大容量なバッファメモ
リが必要であるなど、回路規模やコストの小形化および
低廉化を妨げている。
【００１３】 本発明は、上記問題点に鑑みなされたもので、回路構
成を簡素化することにより、全体の小形化、およびコス
トの大幅な低廉化を可能とし、しかもデータ圧縮のため
の符号化に、２次元多点予測方法を採用した画像信号記
録装置を提供することを目的とする。
成を簡素化することにより、全体の小形化、およびコス
トの大幅な低廉化を可能とし、しかもデータ圧縮のため
の符号化に、２次元多点予測方法を採用した画像信号記
録装置を提供することを目的とする。
【００１４】
本発明は、撮像素子により画像信号として得られた色
成分の色信号を各色ごとに１ライン分づつ順次出力させ
る色信号出力制御手段と、この色信号出力制御手段で出
力された各色を合計した１ライン分の色信号を記憶する
容量で前記色信号出力制御手段で各色ごとに１ライン分
づつ出力された各色ごとの色信号を各色ごとに順次記憶
するラインメモリ、１画素遅延器、前記ラインメモリを
通して得られる１ライン前の近傍の画素データのサンプ
ル値および上記１画素遅延器により得られる同一ライン
の近傍の画素データの値を所定の割合で合算して予測値
を演算する演算手段を備え、データを圧縮する符号化回
路と、この圧縮されたデータを記憶する記憶装置とを具
備したものである。
成分の色信号を各色ごとに１ライン分づつ順次出力させ
る色信号出力制御手段と、この色信号出力制御手段で出
力された各色を合計した１ライン分の色信号を記憶する
容量で前記色信号出力制御手段で各色ごとに１ライン分
づつ出力された各色ごとの色信号を各色ごとに順次記憶
するラインメモリ、１画素遅延器、前記ラインメモリを
通して得られる１ライン前の近傍の画素データのサンプ
ル値および上記１画素遅延器により得られる同一ライン
の近傍の画素データの値を所定の割合で合算して予測値
を演算する演算手段を備え、データを圧縮する符号化回
路と、この圧縮されたデータを記憶する記憶装置とを具
備したものである。
【００１５】
本発明は、色信号出力制御手段は画像信号として得ら
れた各色信号を各色毎の１ラインづつ順次出力させ、ラ
インメモリには各色ごとの色信号に各色ごとに１ライン
分づつまとめて順次記憶するため、１ライン分の色信号
を記憶する容量の少ない容量でよいのみならず、色分離
回路のように同時に色成分ごとの色信号が出力されない
ので、後続する各種の回路は１系統分だけ設ければよ
く、回路規模が小形化し、コストが低廉化し、データ圧
縮のために符号化する場合、予測値を得る手法として、
より高精度の値が得られる２次元多点予測方法ができ
る。
れた各色信号を各色毎の１ラインづつ順次出力させ、ラ
インメモリには各色ごとの色信号に各色ごとに１ライン
分づつまとめて順次記憶するため、１ライン分の色信号
を記憶する容量の少ない容量でよいのみならず、色分離
回路のように同時に色成分ごとの色信号が出力されない
ので、後続する各種の回路は１系統分だけ設ければよ
く、回路規模が小形化し、コストが低廉化し、データ圧
縮のために符号化する場合、予測値を得る手法として、
より高精度の値が得られる２次元多点予測方法ができ
る。
【００１６】
以下、本発明の画像信号記録装置の一実施例を図面を
参照して説明する。
参照して説明する。
【００１７】 まず、図２により全体構成を従来例と対応する部分に
は同一の符号を付して説明する。図２で示す画像信号記
録装置も、図11で示した従来例と同様に、撮像素子とし
てCCD11を有し、このCCD11から出力された画像信号はア
ンプなどの増幅器12で増幅されるが、図11における色分
離回路13は用いずに、１系統分のガンマ回路14およびホ
ワイトバランス回路15によって処理され、A/D変換回路1
6でデジタル信号に変換される。デジタル信号に変換さ
れた画像データは、図11で示したフィールドメモリ17に
介することなく、直接DPCM符号化回路18に入力され、こ
こで符号化された後、図11で示したバッファメモリ19を
介することなく、画像データ記憶装置20のメモリカード
などの記憶媒体20aに書き込まれる。
は同一の符号を付して説明する。図２で示す画像信号記
録装置も、図11で示した従来例と同様に、撮像素子とし
てCCD11を有し、このCCD11から出力された画像信号はア
ンプなどの増幅器12で増幅されるが、図11における色分
離回路13は用いずに、１系統分のガンマ回路14およびホ
ワイトバランス回路15によって処理され、A/D変換回路1
6でデジタル信号に変換される。デジタル信号に変換さ
れた画像データは、図11で示したフィールドメモリ17に
介することなく、直接DPCM符号化回路18に入力され、こ
こで符号化された後、図11で示したバッファメモリ19を
介することなく、画像データ記憶装置20のメモリカード
などの記憶媒体20aに書き込まれる。
【００１８】 DPCM符号化回路18は、２次元多点予測方法を用いたも
ので、図１で示すように構成されている。
ので、図１で示すように構成されている。
【００１９】 ここで、まず２次元多点予測方法を図８（図の例では
２次元３点予測方法）により説明する。図において、注
目する画素（予測しようとする画素）をx0、その左の画
素データをx1、真上の画素データをx2、右上の画素デー
タをx3とし たとき、予測値 は次式から得られる。 したがって、DPCM符号化回路18は、従来と同様に、現
時点のサンプル値（注目する画素の値）x0から予測値 を差し引く減算器81、この減算器81によって得られる予
測誤差信号ε０を、たとえば８ビットデータから４ビッ
トデータに非線形変換する非線形変換器82、この非線形
変換器82の出力を４ビットデータから８ビットデータに
逆変換する非線形逆変換器84および加算器85を有する。
２次元３点予測方法）により説明する。図において、注
目する画素（予測しようとする画素）をx0、その左の画
素データをx1、真上の画素データをx2、右上の画素デー
タをx3とし たとき、予測値 は次式から得られる。 したがって、DPCM符号化回路18は、従来と同様に、現
時点のサンプル値（注目する画素の値）x0から予測値 を差し引く減算器81、この減算器81によって得られる予
測誤差信号ε０を、たとえば８ビットデータから４ビッ
トデータに非線形変換する非線形変換器82、この非線形
変換器82の出力を４ビットデータから８ビットデータに
逆変換する非線形逆変換器84および加算器85を有する。
【００２０】 図１で示す予測器86は、前述のように式（１）を満足
するものであり、図８の左の画素データx1を得るべく、
入力信号を１画素遅延させるための１画素遅延器86aを
有する。また、図８の右上の画素データx3を得るべくラ
インメモリ86bを設ける。このラインメモリ86bは、水平
１ライン分の画素数に対応した容量（１ライン画素数−
１画素数）を有しており、このラインメモリ86bを通す
ことにより、１ライン前より１画素後の、図示右上の画
素データx3が得られる。さらに、図８における真上の画
素データx2を得るべく、ラインメモリ86bの出力側に１
画素遅延器86cを設けている。すなわち、この１画素遅
延器86cを通すことにより、ラインメモリ86bの出力より
１画素前の画素データである真上の画素データx2が得ら
れる。
するものであり、図８の左の画素データx1を得るべく、
入力信号を１画素遅延させるための１画素遅延器86aを
有する。また、図８の右上の画素データx3を得るべくラ
インメモリ86bを設ける。このラインメモリ86bは、水平
１ライン分の画素数に対応した容量（１ライン画素数−
１画素数）を有しており、このラインメモリ86bを通す
ことにより、１ライン前より１画素後の、図示右上の画
素データx3が得られる。さらに、図８における真上の画
素データx2を得るべく、ラインメモリ86bの出力側に１
画素遅延器86cを設けている。すなわち、この１画素遅
延器86cを通すことにより、ラインメモリ86bの出力より
１画素前の画素データである真上の画素データx2が得ら
れる。
【００２１】 上記各画素データx1,x2,x3に対し、それぞれ式（１）
で示した割合1/2,1/4,1/4をかけるべく2/1乗算器86d、1
/4乗算器86e,86fを設ける。そして、それらの出力を加
算器86gで合算し、アナログスイッチ86hの端子ｂ側を経
た後、予測値 として出力させる。 ここで、アナログスイッチ86hを設けたのは、最初の
１ライン目の予測に当たっては１ライン前の画素データ
が存在しないためである。したがって、この場合のみア
ナログスイッチ86hを端子ａ側に切換え、１画素前の画
素データx1をそのまま予測値 として用い、２ライン目以降は端子ｂ側に切換える。こ
のアナログスイッチ86hの切換えは、図２で示したタイ
ミング発生回路22により制御する。
で示した割合1/2,1/4,1/4をかけるべく2/1乗算器86d、1
/4乗算器86e,86fを設ける。そして、それらの出力を加
算器86gで合算し、アナログスイッチ86hの端子ｂ側を経
た後、予測値 として出力させる。 ここで、アナログスイッチ86hを設けたのは、最初の
１ライン目の予測に当たっては１ライン前の画素データ
が存在しないためである。したがって、この場合のみア
ナログスイッチ86hを端子ａ側に切換え、１画素前の画
素データx1をそのまま予測値 として用い、２ライン目以降は端子ｂ側に切換える。こ
のアナログスイッチ86hの切換えは、図２で示したタイ
ミング発生回路22により制御する。
【００２２】 このように予測器86は、注目画素x0に対して、同一ラ
インの近傍の画素データ、たとえばx1を得るための１画
素遅延器86aと、１ライン前の近傍の画素データ、たと
えばx2,x3を得るためのラインメモリ86bとを基本構成と
して有する。
インの近傍の画素データ、たとえばx1を得るための１画
素遅延器86aと、１ライン前の近傍の画素データ、たと
えばx2,x3を得るためのラインメモリ86bとを基本構成と
して有する。
【００２３】 なお、CCD駆動回路21、タイミング発生回路22および
システムコントロール回路23も、図11で示した従来例と
同様に設けられており、従来と同様の機能を果たす。
システムコントロール回路23も、図11で示した従来例と
同様に設けられており、従来と同様の機能を果たす。
【００２４】 ここで、図２で示したCCD11の一例として、フレーム
トランスファ型CCDを用いている。このCCD11は、図３で
示すように、図示しない被写体像が入射される受光部11
1と、この受光部111に生じる信号電荷を蓄積するための
蓄積部112とを有する。また、この蓄積部112の図示下側
には、トランスファゲート113および水平レジスタCCD11
4が色成分である３原色R,G,B分（３組）設けられてい
る。
トランスファ型CCDを用いている。このCCD11は、図３で
示すように、図示しない被写体像が入射される受光部11
1と、この受光部111に生じる信号電荷を蓄積するための
蓄積部112とを有する。また、この蓄積部112の図示下側
には、トランスファゲート113および水平レジスタCCD11
4が色成分である３原色R,G,B分（３組）設けられてい
る。
【００２５】 また、受光部111および蓄積部112には、それぞれ信号
電荷を垂直転送するためのクロックφPIおよびクロック
φPSが印加される。また、CCD11のカラーフィルタに
は、図４で示すように、R,G,B縦ストライプフィルタが
用いられており、トランスファゲート113には、R,G,B各
色毎の信号電荷を蓄積部112から対応する水平レジスタC
CD114に転送するためのクロックφＴが印加される。さ
らに、R,G,B用の各水平レジスタCCD114には、信号電荷
を図示左方に向かって水平転送するためのクロック
φS1,φS2,φS3が印加される。これらの各クロック
φPI,φPS,φT,φS1,φS2,φS3は、図２で示したシステ
ムコントロール回路23によって制御されるタイミング発
生回路22からのタイミング信号に基づき、CCD駆動回路2
1から出力される。
電荷を垂直転送するためのクロックφPIおよびクロック
φPSが印加される。また、CCD11のカラーフィルタに
は、図４で示すように、R,G,B縦ストライプフィルタが
用いられており、トランスファゲート113には、R,G,B各
色毎の信号電荷を蓄積部112から対応する水平レジスタC
CD114に転送するためのクロックφＴが印加される。さ
らに、R,G,B用の各水平レジスタCCD114には、信号電荷
を図示左方に向かって水平転送するためのクロック
φS1,φS2,φS3が印加される。これらの各クロック
φPI,φPS,φT,φS1,φS2,φS3は、図２で示したシステ
ムコントロール回路23によって制御されるタイミング発
生回路22からのタイミング信号に基づき、CCD駆動回路2
1から出力される。
【００２６】 次に、上記実施例の動作説明に先立って、CCD11の一
般的な転送動作を図５を参照して説明する。
般的な転送動作を図５を参照して説明する。
【００２７】 通常のテレビレートにおいて、受光部111により1/60s
ec間、光電変換された信号電荷はテレビ信号の垂直ブラ
ンキング期間にクロックφPIおよびクロックφPSによっ
て蓄積部112に高速で転送される（図５のＴ期間）。こ
の後、各水平ブランキング期間に、水平１ライン分の信
号電荷を蓄積部112から水平レジスタCCD114に転送す
る。この場合、トランスファゲート113には各水平ブラ
ンキング期間毎にクロックφＴが３パルス印加されるの
で、図４に示すように、３本の水平レジスタCCD114には
３色R,G,Bの信号電荷が分離されてこの順番で転送され
る。すなわち、Ｒの信号電荷は、第１パルスでＢ用水平
レジスタCCD114、第２パルスでＧ用水平レジスタCCD11
4、第３パルスでＲ用水平レジスタCCD114に、Ｇの信号
電荷は、第２パルスでＢ用水平レジスタCCD114、第３パ
ルスでＧ用水平レジスタCCD114に、Ｂの信号電荷は、第
３パルスでＢ用水平レジスタCCD114に各々順次転送され
る。そうして、第３パルス印加後では、１ライン分の信
号電荷R,R,R……がＲ信号用の水平レジスタCCD114に転
送され、１ライン分の信号電荷G,G,G……はＧ信号用の
水平レジスタCCD114に転送され、１ライン分の信号電荷
B,B,B……はＢ信号用の水平レジスタCCD114に転送され
る。このようにして、１回の水平ブランキング期間に、
水平１ライン分の各信号電荷R,R,R……,G,G,G……,B,B,
B……が、対応する水平レジスタCCD114に転送される。
ec間、光電変換された信号電荷はテレビ信号の垂直ブラ
ンキング期間にクロックφPIおよびクロックφPSによっ
て蓄積部112に高速で転送される（図５のＴ期間）。こ
の後、各水平ブランキング期間に、水平１ライン分の信
号電荷を蓄積部112から水平レジスタCCD114に転送す
る。この場合、トランスファゲート113には各水平ブラ
ンキング期間毎にクロックφＴが３パルス印加されるの
で、図４に示すように、３本の水平レジスタCCD114には
３色R,G,Bの信号電荷が分離されてこの順番で転送され
る。すなわち、Ｒの信号電荷は、第１パルスでＢ用水平
レジスタCCD114、第２パルスでＧ用水平レジスタCCD11
4、第３パルスでＲ用水平レジスタCCD114に、Ｇの信号
電荷は、第２パルスでＢ用水平レジスタCCD114、第３パ
ルスでＧ用水平レジスタCCD114に、Ｂの信号電荷は、第
３パルスでＢ用水平レジスタCCD114に各々順次転送され
る。そうして、第３パルス印加後では、１ライン分の信
号電荷R,R,R……がＲ信号用の水平レジスタCCD114に転
送され、１ライン分の信号電荷G,G,G……はＧ信号用の
水平レジスタCCD114に転送され、１ライン分の信号電荷
B,B,B……はＢ信号用の水平レジスタCCD114に転送され
る。このようにして、１回の水平ブランキング期間に、
水平１ライン分の各信号電荷R,R,R……,G,G,G……,B,B,
B……が、対応する水平レジスタCCD114に転送される。
【００２８】 その後、各水平レジスタCCD114に水平転送用のクロッ
クφS1,φS2,φS3が印加されることにより信号電荷は転
送され、図示左端に設けたアンプにはR,G,B信号が同時
に出力される。
クφS1,φS2,φS3が印加されることにより信号電荷は転
送され、図示左端に設けたアンプにはR,G,B信号が同時
に出力される。
【００２９】 上記説明は、一般的な転送動作についてであるが、上
記実施例ではCCD駆動回路21により、各クロックを図７
で示すタイミングで与えている。ここで、テレビ信号の
垂直ブランキング期間に、光電変換された信号電荷をク
ロックφPIおよびクロックφPSによって受光部111から
蓄積部112に高速で転送することは同じである。
記実施例ではCCD駆動回路21により、各クロックを図７
で示すタイミングで与えている。ここで、テレビ信号の
垂直ブランキング期間に、光電変換された信号電荷をク
ロックφPIおよびクロックφPSによって受光部111から
蓄積部112に高速で転送することは同じである。
【００３０】 また、水平ブランキング期間に１ライン分の信号電荷
を蓄積部112から水平レジスタCCD114に転送するに際
し、トランスファゲート113にクロックφＴを１パルス
だけ印加している。すなわち、図７で示す水平ブランキ
ング期間内の時刻t1にクロックφＴが１パルス印加され
ると、図６（ａ）で示すように、１ライン分の同一色Ｒ
を一連とした、Ｒのストライプフィルタに対応する信号
電荷である一連の色信号R,R,R……が蓄積部112から水平
レジスタCCD114に転送される。そして、この後に続く水
平転送用のクロックφS3により水平方向に転送され、出
力される。
を蓄積部112から水平レジスタCCD114に転送するに際
し、トランスファゲート113にクロックφＴを１パルス
だけ印加している。すなわち、図７で示す水平ブランキ
ング期間内の時刻t1にクロックφＴが１パルス印加され
ると、図６（ａ）で示すように、１ライン分の同一色Ｒ
を一連とした、Ｒのストライプフィルタに対応する信号
電荷である一連の色信号R,R,R……が蓄積部112から水平
レジスタCCD114に転送される。そして、この後に続く水
平転送用のクロックφS3により水平方向に転送され、出
力される。
【００３１】 また、次の水平ブランキング期間においても、その時
刻t2にクロックφＴが１パルス印加されると、図６
（ｂ）で示すように、１ライン分の次の同一色Ｇを一連
とした、Ｇのストライプフィルタに対応する信号電荷で
ある一連の色信号G,G,G……が、蓄積部112から水平レジ
スタCCD114に転送される。そして、この後は、同様に水
平転送用のクロックφS3により水平方向に転送され、出
力される。
刻t2にクロックφＴが１パルス印加されると、図６
（ｂ）で示すように、１ライン分の次の同一色Ｇを一連
とした、Ｇのストライプフィルタに対応する信号電荷で
ある一連の色信号G,G,G……が、蓄積部112から水平レジ
スタCCD114に転送される。そして、この後は、同様に水
平転送用のクロックφS3により水平方向に転送され、出
力される。
【００３２】 以下、同様にして、次の水平ブランキング期間には、
一連の色信号B,B,B……が水平レジスタCCD114に転送さ
れ、クロックφS3により水平方向に転送出力される。
一連の色信号B,B,B……が水平レジスタCCD114に転送さ
れ、クロックφS3により水平方向に転送出力される。
【００３３】 上記動作により、１水平走査期間の信号電荷全てが、
水平走査期間毎に、R,R,R……,G,G,G……,B,B,B……の
各色順で、同一色がまとまって順次転送出力されたこと
となる（これを線内色順次信号と呼ぶ）。そして、この
動作を繰り返すことにより、１画面全ての信号電荷が線
内色順次信号として転送出力される。したがって、図２
で示したように、CCD11からA/D変換回路16までの信号処
理は図11で示した従来装置が３系統必要であったのに対
し、上記実施例では１系統のみで実現できる。
水平走査期間毎に、R,R,R……,G,G,G……,B,B,B……の
各色順で、同一色がまとまって順次転送出力されたこと
となる（これを線内色順次信号と呼ぶ）。そして、この
動作を繰り返すことにより、１画面全ての信号電荷が線
内色順次信号として転送出力される。したがって、図２
で示したように、CCD11からA/D変換回路16までの信号処
理は図11で示した従来装置が３系統必要であったのに対
し、上記実施例では１系統のみで実現できる。
【００３４】 このように、CCD11により画像信号として得られた３
原色の色信号を、各色ごとに１ライン分づつ順次シリー
ズに出力させており、この動作は、CCD駆動回路21が各
クロックを上述のようにコントロールするので、このCC
D駆動回路21は色信号出力制御手段として機能する。
原色の色信号を、各色ごとに１ライン分づつ順次シリー
ズに出力させており、この動作は、CCD駆動回路21が各
クロックを上述のようにコントロールするので、このCC
D駆動回路21は色信号出力制御手段として機能する。
【００３５】 また、図７で示したクロックφPS,φＴおよびφS3の
各パルス周期を調整することにより、線内順次信号を任
意のレートで読み出すことが可能である。
各パルス周期を調整することにより、線内順次信号を任
意のレートで読み出すことが可能である。
【００３６】 たとえばDPCM符号化回路18の処理速度が１画素当り10
0nsecであり、また、記憶媒体20aへの書き込み速度は25
0nsec/8bitとする。DPCM符号化によって１画素１色8bit
データを4bitに非線形変換した場合、２画素の処理後に
8bitデータとして記憶媒体20aに書き込むものとする
と、１回の書き込みに対してDPCM符号化回路18の処理速
度は２画素分、すなわち200nsecとなる。この場合、符
号化のための処理速度（200nsec）よりも記憶媒体20aへ
の書き込み速度（250nsec）の方が遅いので、上述した
クロックφPS,φＴおよびφS3の各パルス周波数（パル
ス周期）を、１画素の水平転送時間が250/2nsec＝125ns
ec以内（ただし、符号化処理時間が100nsec/画素のため
100nsec以上）となるように設定する。
0nsecであり、また、記憶媒体20aへの書き込み速度は25
0nsec/8bitとする。DPCM符号化によって１画素１色8bit
データを4bitに非線形変換した場合、２画素の処理後に
8bitデータとして記憶媒体20aに書き込むものとする
と、１回の書き込みに対してDPCM符号化回路18の処理速
度は２画素分、すなわち200nsecとなる。この場合、符
号化のための処理速度（200nsec）よりも記憶媒体20aへ
の書き込み速度（250nsec）の方が遅いので、上述した
クロックφPS,φＴおよびφS3の各パルス周波数（パル
ス周期）を、１画素の水平転送時間が250/2nsec＝125ns
ec以内（ただし、符号化処理時間が100nsec/画素のため
100nsec以上）となるように設定する。
【００３７】 このようにすると、CCD11から出力された２画素分の
データは符号化され、記憶媒体20aに記録された後、次
の画素のデータが出力されることとなる。したがって、
図11の従来例にあるような大容量のフィールドメモリ17
やバッファメモリ19は不要となる。
データは符号化され、記憶媒体20aに記録された後、次
の画素のデータが出力されることとなる。したがって、
図11の従来例にあるような大容量のフィールドメモリ17
やバッファメモリ19は不要となる。
【００３８】 また、処理速度の遅いほうに合わせて電荷転送速度を
設定しているので、記録速度の異なる記憶媒体や、処理
速度の異なる符号化処理に対しても容易に適用できる。
設定しているので、記録速度の異なる記憶媒体や、処理
速度の異なる符号化処理に対しても容易に適用できる。
【００３９】 次に、図１で示した予測器86による予測動作を説明す
る。まず、ラインメモリ86bを通り、１画素遅延器86c、
1/4乗算器86fを通って加算器86gに入力されるデータ
は、トータルとして（１ライン画素数−１画素＋１画
素）＝１ライン画素数分の時間、遅延されている。すな
わち、ちょうど１ライン分遅れて、レベルが1/4となっ
たデータとなり、これは図８における現時点の画素x0の
１ライン前である真上の画素データx2の1/4である。ま
た、ラインメモリ86b、1/4乗算器86eを通過するデータ
は、（１ライン画素数−１画素）分遅延している。すな
わち、１ライン分の遅延に対して１画素分だけ遅延時間
が短く、これは第８図における右上の画素データx3の1/
4である。さらに、１画素遅延器86a、1/2乗算器86dを通
過するデータは、現時点の画素x0に対し、１画素手前で
ある図８の左の画素データx1の1/2となる。そして、こ
れらのデータは加算器86gで合算されるので、合算後に
おける予測器86の出力は、式（１）で説明 した２次元３点予測値 となる。すなわち、あるラインでの色信号R,R,R……,G,
G,G……,B,B,B……と、次のラインでの色信号R,R,R…
…,G,G,G……,B,B,B……とは対応するので、必ず同一色
の間で予測できる。
る。まず、ラインメモリ86bを通り、１画素遅延器86c、
1/4乗算器86fを通って加算器86gに入力されるデータ
は、トータルとして（１ライン画素数−１画素＋１画
素）＝１ライン画素数分の時間、遅延されている。すな
わち、ちょうど１ライン分遅れて、レベルが1/4となっ
たデータとなり、これは図８における現時点の画素x0の
１ライン前である真上の画素データx2の1/4である。ま
た、ラインメモリ86b、1/4乗算器86eを通過するデータ
は、（１ライン画素数−１画素）分遅延している。すな
わち、１ライン分の遅延に対して１画素分だけ遅延時間
が短く、これは第８図における右上の画素データx3の1/
4である。さらに、１画素遅延器86a、1/2乗算器86dを通
過するデータは、現時点の画素x0に対し、１画素手前で
ある図８の左の画素データx1の1/2となる。そして、こ
れらのデータは加算器86gで合算されるので、合算後に
おける予測器86の出力は、式（１）で説明 した２次元３点予測値 となる。すなわち、あるラインでの色信号R,R,R……,G,
G,G……,B,B,B……と、次のラインでの色信号R,R,R…
…,G,G,G……,B,B,B……とは対応するので、必ず同一色
の間で予測できる。
【００４０】 なお、１画素遅延器86a,86cは、１画素分の時間のみ
データを保持すればよいので、Ｄフリップ・フロップな
どを用いたラッチ回路で容易に構成できる。また、ライ
ンメモリ86bとしては、（１ライン画素数−１画素）分
データを遅延させるので、たとえばFIFOメモリなどを用
いればよい。
データを保持すればよいので、Ｄフリップ・フロップな
どを用いたラッチ回路で容易に構成できる。また、ライ
ンメモリ86bとしては、（１ライン画素数−１画素）分
データを遅延させるので、たとえばFIFOメモリなどを用
いればよい。
【００４１】 上記実施例では、予測器86による２次元多点予測方法
として、図８で示した２次元３点予測方法を示したが、
図10で示すように２次元４点予測方法を用いてもよい。
この２次元４点予測方法は、図８で示した２次元３点予
測方法における近傍画素データx1,x2,x3に対し、注目画
素x0の左上の画素データx4を加 え、式（２）により予測値 を求める。 上記予測を実行する予測器86の回路構成を図９により
説明する。この図９の回路は、図１で説明したものに対
し、画素データx4を得るために、２画素遅延器86iをラ
インメモリ86bの出力側に新たに設けている。この画素
データx4は式（２）から1/8の割合がかけられるので、
２画素遅延器86iの出力側には1/8乗算器86jを設けてお
り、その出力は加算器86kにより1/4乗算器86fの出力に
加算され、さらに加算器86gに入力される。
として、図８で示した２次元３点予測方法を示したが、
図10で示すように２次元４点予測方法を用いてもよい。
この２次元４点予測方法は、図８で示した２次元３点予
測方法における近傍画素データx1,x2,x3に対し、注目画
素x0の左上の画素データx4を加 え、式（２）により予測値 を求める。 上記予測を実行する予測器86の回路構成を図９により
説明する。この図９の回路は、図１で説明したものに対
し、画素データx4を得るために、２画素遅延器86iをラ
インメモリ86bの出力側に新たに設けている。この画素
データx4は式（２）から1/8の割合がかけられるので、
２画素遅延器86iの出力側には1/8乗算器86jを設けてお
り、その出力は加算器86kにより1/4乗算器86fの出力に
加算され、さらに加算器86gに入力される。
【００４２】 また、式（２）で示すように、画素データx3には1/8
の割合がかけられるので、図１の回路における1/4乗算
器86eに代って1/8乗算器86lを設け、その出力は加算器8
6gに入力させる。加算器86gは、それぞれの割合がかけ
られた各画素データx1,x2,x3,x4を合算するので、その
出力は、式（２）における予測値x0となる。
の割合がかけられるので、図１の回路における1/4乗算
器86eに代って1/8乗算器86lを設け、その出力は加算器8
6gに入力させる。加算器86gは、それぞれの割合がかけ
られた各画素データx1,x2,x3,x4を合算するので、その
出力は、式（２）における予測値x0となる。
【００４３】 上記実施例では、注目画素周辺の３画素あるいは４画
素データにより予測値を算出しているが、もちろんより
多くの画素データを用いて予測値を算出してもよい。す
なわち、基本的構成として、１ライン前の近傍の画素デ
ータを得るラインメモリ86bと、同一ラインの近傍画素
データを得る１画素遅延器86aを持っていれば、さらに
１画素遅延器や２画素遅延器、これら近傍画素データに
所定の割合をかけて合算する演算手段を必要に応じて設
けることにより同様に構成できる。
素データにより予測値を算出しているが、もちろんより
多くの画素データを用いて予測値を算出してもよい。す
なわち、基本的構成として、１ライン前の近傍の画素デ
ータを得るラインメモリ86bと、同一ラインの近傍画素
データを得る１画素遅延器86aを持っていれば、さらに
１画素遅延器や２画素遅延器、これら近傍画素データに
所定の割合をかけて合算する演算手段を必要に応じて設
けることにより同様に構成できる。
【００４４】 予測式（１）、（２）における係数は、1/2,1/4,1/8
に限らず、任意の係数を用いればよい。
に限らず、任意の係数を用いればよい。
【００４５】
本発明の画像信号記録装置によれば、色信号出力制御
手段は画像信号として得られた各色信号を各色毎に１ラ
インづつ順次出力させ、ラインメモリには各色ごとの色
信号を各色ごとに１ライン分づつまとめて順次記憶する
ため、１ライン分の色信号を記憶する容量の少ない容量
でよいのみならず、色分離回路のように同時に色成分ご
とに色信号が出力されないので、ガンマ回路、ホワイト
バランス回路などの信号プロセス回路およびA/D変換回
路は１系統のみでよく、また、符号化のために大容量の
フィールドメモリやバッファメモリも不要となるので、
データ圧縮のための符号化に、２次元多点予測方法を用
いても、装置全体が著しく大型化することはなく、全体
的にみて装置の小形化およびコストを低廉化できる。
手段は画像信号として得られた各色信号を各色毎に１ラ
インづつ順次出力させ、ラインメモリには各色ごとの色
信号を各色ごとに１ライン分づつまとめて順次記憶する
ため、１ライン分の色信号を記憶する容量の少ない容量
でよいのみならず、色分離回路のように同時に色成分ご
とに色信号が出力されないので、ガンマ回路、ホワイト
バランス回路などの信号プロセス回路およびA/D変換回
路は１系統のみでよく、また、符号化のために大容量の
フィールドメモリやバッファメモリも不要となるので、
データ圧縮のための符号化に、２次元多点予測方法を用
いても、装置全体が著しく大型化することはなく、全体
的にみて装置の小形化およびコストを低廉化できる。
【図１】 本発明による画像信号記録装置の一実施例における要部
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 同上画像信号記録装置の全体構成を示すブロック図であ
る。
る。
【図３】 図２で示した撮像素子の構成を説明する正面図である。
【図４】 図３で説明した撮像素子の一般的な信号電荷の転送動作
を説明する正面図である。
を説明する正面図である。
【図５】 図４の転送動作時に印加される各クロックのタイミング
を説明するタイムチャートである。
を説明するタイムチャートである。
【図６】 （ａ）、（ｂ）は図３で説明した撮像素子の信号電荷の
転送動作を説明する正面図である。
転送動作を説明する正面図である。
【図７】 図６の転送動作のために印加される各クロックのタイミ
ングを説明するタイムチャートである。
ングを説明するタイムチャートである。
【図８】 ２次元多点予測方法を説明するための図である。
【図９】 同上他の実施例における要部を示すブロック図である。
【図１０】 図９で示した装置による２次元多点予測方法を説明する
ための図である。
ための図である。
【図１１】 従来例を説明するためのブロック図である。
【図１２】 図11で示した符号化回路を示すブロック図である。
11……撮像素子としてのCCD、 18……符号化回路、20……記憶装置、 21……色信号出力制御手段として機能するCCD駆動回
路、 86……予測器、 86a……１画素遅延器、 86b……ラインメモリ、 86d,86e,86f,86j,86g,86h……演算手段となる乗算器お
よび加算器
路、 86……予測器、 86a……１画素遅延器、 86b……ラインメモリ、 86d,86e,86f,86j,86g,86h……演算手段となる乗算器お
よび加算器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/41 - 1/419 H04N 9/00
Claims (1)
- 【請求項１】撮像素子により画像信号として得られた色
成分の色信号を各色ごとに１ライン分づつ順次出力させ
る色信号出力制御手段と、 この色信号出力制御手段で出力された各色を合計した１
ライン分の色信号を記憶する容量で前記色信号出力制御
手段で各色ごとに１ライン分づつ出力された各色ごとの
色信号を各色ごとに順次記憶するラインメモリ、１画素
遅延器、前記ラインメモリを通して得られる１ライン前
の近傍の画素データのサンプル値および上記１画素遅延
器により得られる同一ラインの近傍の画素データの値を
所定の割合で合算して予測値を演算する演算手段を備
え、データを圧縮する符号化回路と、 この圧縮されたデータを記憶する記憶装置と を具備したことを特徴とする画像信号記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990163127A JP3083143B6 (ja) | 1990-06-21 | 画像信号記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990163127A JP3083143B6 (ja) | 1990-06-21 | 画像信号記録装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH0453359A JPH0453359A (ja) | 1992-02-20 |
| JP3083143B2 true JP3083143B2 (ja) | 2000-09-04 |
| JP3083143B6 JP3083143B6 (ja) | 2008-10-08 |
Family
ID=
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7246404B2 (en) | 2000-12-19 | 2007-07-24 | Takahira Takemoto | Mop and mop wringer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7246404B2 (en) | 2000-12-19 | 2007-07-24 | Takahira Takemoto | Mop and mop wringer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453359A (ja) | 1992-02-20 |
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