JP2715163B2 - 撮像装置 - Google Patents
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- JP2715163B2 JP2715163B2 JP1301877A JP30187789A JP2715163B2 JP 2715163 B2 JP2715163 B2 JP 2715163B2 JP 1301877 A JP1301877 A JP 1301877A JP 30187789 A JP30187789 A JP 30187789A JP 2715163 B2 JP2715163 B2 JP 2715163B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルビデオカメラやスチルビデオカ
メラ等の撮像装置に関し、特にその色処理を行うディジ
タルローパスフィルタに関するものである。
メラ等の撮像装置に関し、特にその色処理を行うディジ
タルローパスフィルタに関するものである。
従来、撮像素子より得られる電気信号から、標準テレ
ビ信号を作るための輝度信号（Ｙ）及び色差信号（Ｒ−
Y,B−Ｙ）を得るための回路構成は、おおよそ第２図の
ようになる。第２図では撮像素子としてCCDセンサ201を
用い、このCCDセンサ201には例えば第3a図のような配列
の色フィルタが装着されているものとする。
ビ信号を作るための輝度信号（Ｙ）及び色差信号（Ｒ−
Y,B−Ｙ）を得るための回路構成は、おおよそ第２図の
ようになる。第２図では撮像素子としてCCDセンサ201を
用い、このCCDセンサ201には例えば第3a図のような配列
の色フィルタが装着されているものとする。
このような構成の撮像装置で、CCDセンサ201で得られ
る電気信号をインタレース走査して読み出した場合、CC
Dセンサ201の出力信号は、自動利得調整回路（AGC）202
で適当なゲインに利得調整される。
る電気信号をインタレース走査して読み出した場合、CC
Dセンサ201の出力信号は、自動利得調整回路（AGC）202
で適当なゲインに利得調整される。
自動利得調整回路202の出力信号は、203のA/D（アナ
ログ−ディジタル）変換器によって量子化され、ディジ
タル信号となる。
ログ−ディジタル）変換器によって量子化され、ディジ
タル信号となる。
A/D変換器203の出力信号に対して、輝度信号処理、色
信号処理が行われて最終的に輝度信号Ｙと色差信号Ｒ−
Y,B−Ｙが得られる。
信号処理が行われて最終的に輝度信号Ｙと色差信号Ｒ−
Y,B−Ｙが得られる。
輝度信号処理は輝度信号処理部204でクランプ、γ変
換、レベル調整等の通常行われる輝度信号処理を行った
後、D/A変換器205でD/A（ディジタル−アナログ）変換
してＹ信号として出力する。
換、レベル調整等の通常行われる輝度信号処理を行った
後、D/A変換器205でD/A（ディジタル−アナログ）変換
してＹ信号として出力する。
次に、色信号処理はA/D変換器203の出力信号が補間フ
ィルタ部206に入力され、読出しクロックφ毎に同時化
された４色の色信号を得る。
ィルタ部206に入力され、読出しクロックφ毎に同時化
された４色の色信号を得る。
補間フィルタ部206の４色の出力信号は、207の色信号
処理部でRGB変換，クランプ，ホワイトバランス，γ変
換等の通常行われる処理が行われた後、色差マトリクス
処理により２種類の色差信号Ｒ−Y,B−Ｙを得て、D/A変
換器208,209にてD/A変換して出力される。
処理部でRGB変換，クランプ，ホワイトバランス，γ変
換等の通常行われる処理が行われた後、色差マトリクス
処理により２種類の色差信号Ｒ−Y,B−Ｙを得て、D/A変
換器208,209にてD/A変換して出力される。
こうして得られたＹ信号,R−Y,B−Ｙ信号が図示はし
ていないが、エンコーダ回路に入力され、標準のビデオ
信号を得ることができる。輝度信号処理部204,色信号処
理部207の出力信号をD/A変換器205,208,209を用いず、
ディジタルエンコーダ回路に入力して得られるディジタ
ルビデオ信号に対してD/A変換を行うこともある。
ていないが、エンコーダ回路に入力され、標準のビデオ
信号を得ることができる。輝度信号処理部204,色信号処
理部207の出力信号をD/A変換器205,208,209を用いず、
ディジタルエンコーダ回路に入力して得られるディジタ
ルビデオ信号に対してD/A変換を行うこともある。
ここで、補間フィルタ部206で用いられるディジタル
フィルタについて説明する。第3a図の色フィルタ配列の
撮像素子をインタレース走査して信号を読み出す場合、
奇数列にはマゼンタ（Mg）とグリーン（Gr）の色信号が
１画素毎に交互に出力され、偶数列ではシアン（Cy）と
イエロ（Ye）の色信号が１画素毎に交互に出力される。
フィルタについて説明する。第3a図の色フィルタ配列の
撮像素子をインタレース走査して信号を読み出す場合、
奇数列にはマゼンタ（Mg）とグリーン（Gr）の色信号が
１画素毎に交互に出力され、偶数列ではシアン（Cy）と
イエロ（Ye）の色信号が１画素毎に交互に出力される。
したがって、ある１つの画素に注目するとMg,Gr,Cy,Y
eの４色信号のうちの１色の情報しか持たないことにな
る。
eの４色信号のうちの１色の情報しか持たないことにな
る。
例えば第3b図の×印で示した部分は、Mg以外の色情報
はあるが、Mgの情報はないので〜で示したサンプリ
ング位置にあるMgの情報を用いて適当な重み付けで補間
する必要がある。
はあるが、Mgの情報はないので〜で示したサンプリ
ング位置にあるMgの情報を用いて適当な重み付けで補間
する必要がある。
一般にMOS型センサのように４線同時読出しが可能な
構造をもつ撮像素子であれば、Mg,Gr,Ye,Cyを同時読出
しし、赤（Ｒ），緑（Ｇ），青（Ｂ）信号への変換は容
易であるが、CCDセンサのように同時読出しができない
センサでは、補間フィルタによる同時化を行わなければ
RGB信号への変換ができないため、補間という操作は必
ず必要になる。
構造をもつ撮像素子であれば、Mg,Gr,Ye,Cyを同時読出
しし、赤（Ｒ），緑（Ｇ），青（Ｂ）信号への変換は容
易であるが、CCDセンサのように同時読出しができない
センサでは、補間フィルタによる同時化を行わなければ
RGB信号への変換ができないため、補間という操作は必
ず必要になる。
補間フィルタ部206では、まず初めに第４図で示すよ
うな垂直方向の補間フィルタにA/D変換器203より出力さ
れたディジタル信号が入力される。
うな垂直方向の補間フィルタにA/D変換器203より出力さ
れたディジタル信号が入力される。
401,402は１水平走査時間（1H）メモリなので、ある
時間Ｔ＝Ｔ（ｎ）に401の入力端の信号がMg/Grラインの
信号Snであったとすると、Ｔ＝Ｔ（ｎ−１）の信号Sn-1
はYe/Cyラインの信号、Ｔ＝Ｔ（ｎ−２）の信号Sn-2はM
g/Crラインの信号となる。
時間Ｔ＝Ｔ（ｎ）に401の入力端の信号がMg/Grラインの
信号Snであったとすると、Ｔ＝Ｔ（ｎ−１）の信号Sn-1
はYe/Cyラインの信号、Ｔ＝Ｔ（ｎ−２）の信号Sn-2はM
g/Crラインの信号となる。
乗算器403,404,405の乗数を例えば（1/2,1,1/2）に設
定すると、加算器406の出力F1にはMg/Grラインの信号の
垂直方向に平均された信号が出力され、乗算器404の出
力F2にはYe/Cyラインの信号がそのまま出力される。
定すると、加算器406の出力F1にはMg/Grラインの信号の
垂直方向に平均された信号が出力され、乗算器404の出
力F2にはYe/Cyラインの信号がそのまま出力される。
SnがYe/Cyラインの信号の場合は、F1にYe/Crラインの
平均された信号、F2にMg/Grラインの信号がそのまま出
力される。
平均された信号、F2にMg/Grラインの信号がそのまま出
力される。
以上のように、F1,F2の出力は、1H毎にMg/Grラインの
信号とYe/Cyラインの信号とが交互に出力されるので、
スイッチ407で1H毎にF1とF2とを切り換えると、垂直方
向に補間された信号SM-G,SY-Cを得ることができる。
信号とYe/Cyラインの信号とが交互に出力されるので、
スイッチ407で1H毎にF1とF2とを切り換えると、垂直方
向に補間された信号SM-G,SY-Cを得ることができる。
第3c図は垂直補間フィルタを通過した後のMgの情報の
ある位置を示す。Ａはとの平均値、Ｂはとの平
均値、他も同様である。
ある位置を示す。Ａはとの平均値、Ｂはとの平
均値、他も同様である。
さらに第3c図の×印の部分を補間するために第５図の
ような水平補間フィルタを２系統用いて、水平方向に異
なった色信号が順次繰り返される信号（すなわち垂直補
間後の信号SM-G,SY-C）に対してローパスフィルタリン
グによる水平補間が行われる。
ような水平補間フィルタを２系統用いて、水平方向に異
なった色信号が順次繰り返される信号（すなわち垂直補
間後の信号SM-G,SY-C）に対してローパスフィルタリン
グによる水平補間が行われる。
Mg/Grラインを例に第５図の水平補間フィルタについ
て説明する。
て説明する。
501〜506は１画素遅延素子（ディレイ）なので、ある
時間ｔ＝ｔ（ｎ）で501の入力端の信号CnがMgであった
とするとｔ＝ｔ（ｎ−１）でCn-1＝Gr,t＝ｔ（ｎ−２）
でCn-2＝Mg,以下Cn-3＝Gr,Cn-4＝Mg,Cn-5＝Gr,Cn-6＝Mg
となり、各遅延素子の出力端に交互にMgとGrの信号が得
られる。
時間ｔ＝ｔ（ｎ）で501の入力端の信号CnがMgであった
とするとｔ＝ｔ（ｎ−１）でCn-1＝Gr,t＝ｔ（ｎ−２）
でCn-2＝Mg,以下Cn-3＝Gr,Cn-4＝Mg,Cn-5＝Gr,Cn-6＝Mg
となり、各遅延素子の出力端に交互にMgとGrの信号が得
られる。
これらを乗算器507〜513で例えば（1/8,2/8,3/8,4/8,
3/8,2/8,1/8）のような乗数で重み付けして、２タップ
毎に加算器514,515で加算すると、水平方向に補間され
たMg信号を出力F3に、Gr信号を出力F4に得る。
3/8,2/8,1/8）のような乗数で重み付けして、２タップ
毎に加算器514,515で加算すると、水平方向に補間され
たMg信号を出力F3に、Gr信号を出力F4に得る。
ｔ＝ｔ（ｎ＋１）では501の入力端はGr信号であるの
でF3にはGr信号、F4にはMg信号が平均して出力される。
でF3にはGr信号、F4にはMg信号が平均して出力される。
このように出力F3とF4には、水平方向の読出しクロッ
ク（φ）に同期して、交互にMgとGrの信号が出力される
ので、スイッチ516においてクロックφ毎に切り換える
ことにより、水平方向に補間されたMgとGrの信号をそれ
ぞれ得ることができる。
ク（φ）に同期して、交互にMgとGrの信号が出力される
ので、スイッチ516においてクロックφ毎に切り換える
ことにより、水平方向に補間されたMgとGrの信号をそれ
ぞれ得ることができる。
同様に別系統の水平補間フィルタにおいて、YeとCyの
水平補間が行われる。
水平補間が行われる。
このようにして得られたMg,Gr,Ye,Cyの４信号が補間
フィルタ206の出力信号として出力される。
フィルタ206の出力信号として出力される。
しかし、第５図の水平補間フィルタの構成では、より
狭帯域のフィルタを構成しようとすると、乗算器の数が
増加して、回路規模が増加してしまうという問題があっ
た。そこで、本願出願人は、第６図のようなFIR（Finit
e Impulse Response）型のフィルタ構成を第７図のよう
なFIR型＋IIR（Infinite Impulse Response）型のフィ
ルタ構成にすることで回路規模を小さくすることを可能
としたものを先に出願している。
狭帯域のフィルタを構成しようとすると、乗算器の数が
増加して、回路規模が増加してしまうという問題があっ
た。そこで、本願出願人は、第６図のようなFIR（Finit
e Impulse Response）型のフィルタ構成を第７図のよう
なFIR型＋IIR（Infinite Impulse Response）型のフィ
ルタ構成にすることで回路規模を小さくすることを可能
としたものを先に出願している。
すなわち、この先願においては、第６図の構成のフィ
ルタの加算器614の出力端での伝達関数Hf（Ｚ）は、乗
算器607〜613の係数を（1/8,2/8,3/8,4/8,3/8,2/8,1/
8）とした場合、 となる。これに対し第７図の構成のフィルタの乗算器70
9の入力端までの伝達関数Hi（Ｚ）は、加算器704の出力
端での伝達関数をＰ（Ｚ）、加算器706の入力端から乗
算器709の入力端までの伝達関数をＱ（Ｚ）とすると、 Hi（Ｚ）＝Ｐ（Ｚ）×Ｑ（Ｚ） で表わされるので、 となり、乗算器709の乗数を1/8に設定すると第７図のフ
ィルタ構成の伝達関数が第６図のフィルタ構成の伝達関
数に一致する。
ルタの加算器614の出力端での伝達関数Hf（Ｚ）は、乗
算器607〜613の係数を（1/8,2/8,3/8,4/8,3/8,2/8,1/
8）とした場合、 となる。これに対し第７図の構成のフィルタの乗算器70
9の入力端までの伝達関数Hi（Ｚ）は、加算器704の出力
端での伝達関数をＰ（Ｚ）、加算器706の入力端から乗
算器709の入力端までの伝達関数をＱ（Ｚ）とすると、 Hi（Ｚ）＝Ｐ（Ｚ）×Ｑ（Ｚ） で表わされるので、 となり、乗算器709の乗数を1/8に設定すると第７図のフ
ィルタ構成の伝達関数が第６図のフィルタ構成の伝達関
数に一致する。
したがって、第７図で705を反転器、709の乗数を２の
ベキ乗にすることでシフト操作だけにすると、乗算器な
しでフィルタを構成することができ、回路規模を小さく
することができる。
ベキ乗にすることでシフト操作だけにすると、乗算器な
しでフィルタを構成することができ、回路規模を小さく
することができる。
しかしながら、第７図のフィルタ構成では、第５図の
入力信号のMg信号とGr信号またはYe信号とCy信号のよう
にクロックφ毎に、交互に異なった信号が入力されるよ
うな場合には、相方の信号が混合されて、水平方向の補
間が行えないという問題があった。
入力信号のMg信号とGr信号またはYe信号とCy信号のよう
にクロックφ毎に、交互に異なった信号が入力されるよ
うな場合には、相方の信号が混合されて、水平方向の補
間が行えないという問題があった。
本発明は、このような問題を解決するためになされた
もので、相方の信号が混合されることがなく、第５図に
示したような乗算器を必要とせず回路規模の小さい水平
補間フィルタを用いた撮像装置を提供することを目的と
するものである。
もので、相方の信号が混合されることがなく、第５図に
示したような乗算器を必要とせず回路規模の小さい水平
補間フィルタを用いた撮像装置を提供することを目的と
するものである。
前記目的を達成するため、本発明では撮像装置を次の
（１）のとおりに構成する。
（１）のとおりに構成する。
（１）１水平期間にｎ色に対応する色信号を出力する撮
像手段の出力側に、互いに直列に接続され、各々複数の
１画素遅延素子から成る第1,第２の遅延手段と、前記第
１の遅延手段における各１画素遅延素子の入出力のうち
同じ色に対応する信号をそれぞれ加算して出力する第１
の加算手段と、前記第２の遅延手段における各１画素遅
延素子の入出力のうち同じ色に対応する信号をそれぞれ
加算して出力する第２の加算手段と、それぞれ同じ色に
対応する前記第１の加算手段の出力と前記第２の加算手
段の出力を反転した出力とを加算して取り出すｎ本の信
号出力系と、前記各信号出力系とｎ個の出力端子との接
続を所定周期で切換えることによって、前記各遅延手段
に供給されるｎ色の色信号を所定周期で各色毎に同時に
出力させるスイッチ手段とを備えたことを特徴とする撮
像装置。
像手段の出力側に、互いに直列に接続され、各々複数の
１画素遅延素子から成る第1,第２の遅延手段と、前記第
１の遅延手段における各１画素遅延素子の入出力のうち
同じ色に対応する信号をそれぞれ加算して出力する第１
の加算手段と、前記第２の遅延手段における各１画素遅
延素子の入出力のうち同じ色に対応する信号をそれぞれ
加算して出力する第２の加算手段と、それぞれ同じ色に
対応する前記第１の加算手段の出力と前記第２の加算手
段の出力を反転した出力とを加算して取り出すｎ本の信
号出力系と、前記各信号出力系とｎ個の出力端子との接
続を所定周期で切換えることによって、前記各遅延手段
に供給されるｎ色の色信号を所定周期で各色毎に同時に
出力させるスイッチ手段とを備えたことを特徴とする撮
像装置。
前記の構成によれば、順次供給される他の信号が混合
されることがないとともに、乗算器を用いないで水平補
間を行うことができる。
されることがないとともに、乗算器を用いないで水平補
間を行うことができる。
以下本発明を実施例により詳しく説明する。
第１図は、本発明の第１実施例の“撮像装置”で用い
るＮ＝7,M＝０の水平補間フィルタのブロック図であ
る。
るＮ＝7,M＝０の水平補間フィルタのブロック図であ
る。
第3a図のような色フィルタ配列から得られる信号をイ
ンタレース走査して読み出した場合、第４図のような垂
直補間フィルタにより垂直方向に補間されたMg/Grライ
ンの信号とYe/Cyライン信号とが、それぞれ第１図の構
成をもつ２系統の水平補間フルタに入力される。
ンタレース走査して読み出した場合、第４図のような垂
直補間フィルタにより垂直方向に補間されたMg/Grライ
ンの信号とYe/Cyライン信号とが、それぞれ第１図の構
成をもつ２系統の水平補間フルタに入力される。
ここではMg/Grラインの信号に対する系で説明する。
101〜107,118,120は１画素遅延素子（ディレイ）で、
108〜113,117,119は加算器、114,115は反転器、116はス
イッチ、121,122は乗算器である。
108〜113,117,119は加算器、114,115は反転器、116はス
イッチ、121,122は乗算器である。
遅延素子101の入力端の信号をCn、101〜107の出力端
の信号をCn-1,Cn-2,…Cn-7とすると、 加算器112の出力端には、 P1＝（Cn＋Cn-2）−（Cn-4＋Cn-6） 加算器113の出力端には、 P2＝（Cn-1＋Cn-3）−（Cn-5＋Cn-7） の信号が出力される。
の信号をCn-1,Cn-2,…Cn-7とすると、 加算器112の出力端には、 P1＝（Cn＋Cn-2）−（Cn-4＋Cn-6） 加算器113の出力端には、 P2＝（Cn-1＋Cn-3）−（Cn-5＋Cn-7） の信号が出力される。
この出力P1とP2は、 P1＝（１・Cn＋Ｏ・Cn-1＋１・Cn-2＋Ｏ・Cn-3）− （１・Cn-4＋Ｏ・Cn-5＋１・Cn-6＋Ｏ・Cn-7） P2＝（Ｏ・Cn＋１・Cn-1＋Ｏ・Cn-2＋１・Cn-3）− （Ｏ・Cn-y＋１・Cn-5＋１・Cn-6＋Ｏ・Cn-7） と考えれば、第７図の加算器704までの構成と等しくな
る。
る。
今、ｔ＝ｔ（Ｏ）でCnがMgであったとすると、MgとGr
が交互に入力されているので、P1にはMgの信号、P2には
Grの信号が得られる。
が交互に入力されているので、P1にはMgの信号、P2には
Grの信号が得られる。
次に、ｔ＝ｔ（１）では、CnはGrとなるので、P1には
Grの信号、P2には、Mgの信号が得られる。したがって、
出力P1とP2にはMgとGrの信号がクロックφ毎に交互に出
力される。
Grの信号、P2には、Mgの信号が得られる。したがって、
出力P1とP2にはMgとGrの信号がクロックφ毎に交互に出
力される。
従って、スイッチ116において、クロックφに同期し
たタイミングで切り換えて、スイッチ116の一方の出力
端Q1にMgだけの信号、他方の出力端Q2にGrだけの信号を
得ることができる。その後、加算器117と遅延素子118、
または、加算器119と遅延素子120とで構成されたIIR型
フィルタに出力端Q1,Q2の信号が入力され、水平方向に
補間されたMg,Grの出力をR1,R2に得る。乗算器121,122
の乗数を1/8に設定すると、第５図の乗算器507〜513の
乗数を［1/8,2/8,3/8,4/8,3/8,2/8,1/8］に設定した場
合と同じ結果が得られる。
たタイミングで切り換えて、スイッチ116の一方の出力
端Q1にMgだけの信号、他方の出力端Q2にGrだけの信号を
得ることができる。その後、加算器117と遅延素子118、
または、加算器119と遅延素子120とで構成されたIIR型
フィルタに出力端Q1,Q2の信号が入力され、水平方向に
補間されたMg,Grの出力をR1,R2に得る。乗算器121,122
の乗数を1/8に設定すると、第５図の乗算器507〜513の
乗数を［1/8,2/8,3/8,4/8,3/8,2/8,1/8］に設定した場
合と同じ結果が得られる。
Ye/Cyラインの信号も同様な動作で補間が行われ、水
平方向に補間されたYe信号とCy信号とを得ることができ
る。
平方向に補間されたYe信号とCy信号とを得ることができ
る。
なお、補間操作を始める前に、遅延素子101の入力端
のCnと各遅延素子の出力端のCn-1,Cn-2,…,Cn-7と、IIR
フィルタの加算器117,119の出力端R1,R2とは所期値とし
て零でなければDC成分を正しく伝えることができず系が
誤動作してしまうので、初期状態では、Cn＝Cn-1＝Cn-2
＝…＝Cn-7＝０、R1＝R2＝０としておく必要がある。
のCnと各遅延素子の出力端のCn-1,Cn-2,…,Cn-7と、IIR
フィルタの加算器117,119の出力端R1,R2とは所期値とし
て零でなければDC成分を正しく伝えることができず系が
誤動作してしまうので、初期状態では、Cn＝Cn-1＝Cn-2
＝…＝Cn-7＝０、R1＝R2＝０としておく必要がある。
また、IIR型のフィルタ構成では、出力信号は過去の
出力信号が加算された結果得られるので、加算器117,11
9の演算ビット数によっては、オーバーフローを起こし
やすくなるので、オーバーフローを起こさない条件を次
に考える。
出力信号が加算された結果得られるので、加算器117,11
9の演算ビット数によっては、オーバーフローを起こし
やすくなるので、オーバーフローを起こさない条件を次
に考える。
第１図の水平補間フィルタの入力信号のビットレート
がｎビットであったとすると、入力信号の大きさの範囲
は０≦Xi≦2nとなるので、加算器112,113の出力端では
信号の大きさの範囲は−2n+1≦Pi≦2n+1となり、スイッ
チ116の出力端では−2n+1≦Qi≦22+1となる。
がｎビットであったとすると、入力信号の大きさの範囲
は０≦Xi≦2nとなるので、加算器112,113の出力端では
信号の大きさの範囲は−2n+1≦Pi≦2n+1となり、スイッ
チ116の出力端では−2n+1≦Qi≦22+1となる。
ここで第８図に示すように、ｔ＝ｔ（０）のときCn-k
＝０（ｋ＝０〜７）で、ｔ＝ｔ（１）より、CnにMax＝2
nのデータが順次入力された場合を考える。
＝０（ｋ＝０〜７）で、ｔ＝ｔ（１）より、CnにMax＝2
nのデータが順次入力された場合を考える。
この場合、加算器108〜113は入力ビット数に対して、
１ビット大きい演算ビット数を持てば、オーバーフロー
を起こさないが、加算器117,119は過去のデータをフィ
ードバックして加算を行うので、第８図に示すように最
大で８倍の演算結果となる。
１ビット大きい演算ビット数を持てば、オーバーフロー
を起こさないが、加算器117,119は過去のデータをフィ
ードバックして加算を行うので、第８図に示すように最
大で８倍の演算結果となる。
すなわち、加算器117,119で必ずオーバーフローを起
こさない条件は、加算器117,119は入力ビット数に対し
て３ビット大きい演算ビット数を持つことである。
こさない条件は、加算器117,119は入力ビット数に対し
て３ビット大きい演算ビット数を持つことである。
しかし、実際には第８図に示すような状況は、ほとん
どおきていないので、入力ビット数より２ビット大きい
ビット数で充分であった。
どおきていないので、入力ビット数より２ビット大きい
ビット数で充分であった。
一般的に遅延素子の数がふえれば、前述の加算器117,
119に要求されるビット数は多くなってゆくが、この場
合でも前述のような考え方を使って絶対オーバーフロー
のおきない条件よりも、やや緩和してよい。
119に要求されるビット数は多くなってゆくが、この場
合でも前述のような考え方を使って絶対オーバーフロー
のおきない条件よりも、やや緩和してよい。
以上の説明では、第3a図の色フィルタ配列に関して説
明したが、水平方向に２画素の繰り返しの構成を持つ色
フィルタ配列であれば、他の色フィルタ配列でも本実施
例は有効である。
明したが、水平方向に２画素の繰り返しの構成を持つ色
フィルタ配列であれば、他の色フィルタ配列でも本実施
例は有効である。
また、本実施例は３角開口のFIR型フィルタをFIR型と
IIR型とで構成しているが、他にＭ≠０の場合の台形開
口のフィルタも実現することが可能である。
IIR型とで構成しているが、他にＭ≠０の場合の台形開
口のフィルタも実現することが可能である。
以上では、水平方向に２種類の異なった信号が、水平
補間フィルタに入力されたときの説明を行ったが、水平
方向に３種類の異なった繰り返し信号が水平補間フィル
タに入力された場合も同様に本発明は有効である。この
場合を本発明の第２実施例とし、その水平補間フィルタ
を第９図に示す。
補間フィルタに入力されたときの説明を行ったが、水平
方向に３種類の異なった繰り返し信号が水平補間フィル
タに入力された場合も同様に本発明は有効である。この
場合を本発明の第２実施例とし、その水平補間フィルタ
を第９図に示す。
すなわち、水平方向の補間フィルタを図のように構成
し、加算器918,919,920から得られる出力信号の位相を
各々120゜ずらしてスイッチ924で切り換えて出力し、そ
れぞれのスイッチの出力信号を第１実施例と同様にIIR
型のフィルタに入力して、各々補間された３種類の色信
号を得ることができる。
し、加算器918,919,920から得られる出力信号の位相を
各々120゜ずらしてスイッチ924で切り換えて出力し、そ
れぞれのスイッチの出力信号を第１実施例と同様にIIR
型のフィルタに入力して、各々補間された３種類の色信
号を得ることができる。
また、前述の各実施例においては、ｎ色の色信号が入
力される場合に、各信号出力系をｎ個おきの遅延素子間
に接続したが、例えば2n個おきに接続する等、各信号出
力系に同じ色信号を取り出せるように接続すればよい。
力される場合に、各信号出力系をｎ個おきの遅延素子間
に接続したが、例えば2n個おきに接続する等、各信号出
力系に同じ色信号を取り出せるように接続すればよい。
以上、説明したように、本発明によれば、他の信号が
混入されることなく、かつ乗算器を全く必要とせず回路
規模の小さい水平補間フィルタを具備した撮像装置を提
供することができる。
混入されることなく、かつ乗算器を全く必要とせず回路
規模の小さい水平補間フィルタを具備した撮像装置を提
供することができる。
第１図は本発明の第１実施例で用いる水平補間フィルタ
のブロック図、第２図は撮像装置の一般的な信号処理回
路のブロック図、第3a図は色フィルタ配列を示す図、第
3b図は色情報の位置を示す図、第3c図は垂直補間フィル
タ通過後のMg情報の位置を示す図、第４図は垂直方向の
補間フィルタのブロック図、第５図は従来の水平方向の
補間フィルタのブロック図、第６図は一般的なFIR型の
フィルタのブロック図、第７図は第６図のFIR型フィル
タ構成をIIR型フィルタを用いて簡略化したフィルタの
ブロック図、第８図は第１実施例の信号の流れの一例を
示す図、第９図は本発明の第２実施例で用いる水平補間
フィルタのブロック図である。 101〜107,118,120……遅延素子 108〜113,117,119……加算器 114,115……反転器 116……スイッチ
のブロック図、第２図は撮像装置の一般的な信号処理回
路のブロック図、第3a図は色フィルタ配列を示す図、第
3b図は色情報の位置を示す図、第3c図は垂直補間フィル
タ通過後のMg情報の位置を示す図、第４図は垂直方向の
補間フィルタのブロック図、第５図は従来の水平方向の
補間フィルタのブロック図、第６図は一般的なFIR型の
フィルタのブロック図、第７図は第６図のFIR型フィル
タ構成をIIR型フィルタを用いて簡略化したフィルタの
ブロック図、第８図は第１実施例の信号の流れの一例を
示す図、第９図は本発明の第２実施例で用いる水平補間
フィルタのブロック図である。 101〜107,118,120……遅延素子 108〜113,117,119……加算器 114,115……反転器 116……スイッチ
Claims (1)
- 【請求項１】１水平期間にｎ色に対応する色信号を出力
する撮像手段の出力側に、互いに直列に接続され、各々
複数の１画素遅延素子から成る第1,第２の遅延手段と、
前記第１の遅延手段における各１画素遅延素子の入出力
のうち同じ色に対応する信号をそれぞれ加算して出力す
る第１の加算手段と、前記第２の遅延手段における各１
画素遅延素子の入出力のうち同じ色に対応する信号をそ
れぞれ加算して出力する第２の加算手段と、それぞれ同
じ色に対応する前記第１の加算手段の出力と前記第２の
加算手段の出力を反転した出力とを加算して取り出すｎ
本の信号出力系と、前記各信号出力系とｎ個の出力端子
との接続を所定周期で切換えることによって、前記各遅
延手段に供給されるｎ色の色信号を所定周期で各色毎に
同時に出力させるスイッチ手段とを備えたことを特徴と
する撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301877A JP2715163B2 (ja) | 1989-11-22 | 1989-11-22 | 撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301877A JP2715163B2 (ja) | 1989-11-22 | 1989-11-22 | 撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03163988A JPH03163988A (ja) | 1991-07-15 |
| JP2715163B2 true JP2715163B2 (ja) | 1998-02-18 |
Family
ID=17902219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301877A Expired - Fee Related JP2715163B2 (ja) | 1989-11-22 | 1989-11-22 | 撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715163B2 (ja) |
-
1989
- 1989-11-22 JP JP1301877A patent/JP2715163B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03163988A (ja) | 1991-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |