JP3078304B2 - Information processing device - Google Patents
Information processing deviceInfo
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- JP3078304B2 JP3078304B2 JP02183235A JP18323590A JP3078304B2 JP 3078304 B2 JP3078304 B2 JP 3078304B2 JP 02183235 A JP02183235 A JP 02183235A JP 18323590 A JP18323590 A JP 18323590A JP 3078304 B2 JP3078304 B2 JP 3078304B2
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Description
【発明の詳細な説明】 〔概要〕 中央処理装置から記憶制御装置へ送るフェッチ・リク
エストの送出制御に関し、 キャッシュに対する無駄なムーブイン動作が行われな
いようにすることを目的とし、 中央処理装置内のリクエスト制御部には、記憶制御装
置へのリクエスト送出を指示するリクエスト送出指示信
号，複数の値を取り得るフェッチ・リクエスト信号及び
キャッシュ・メモリの全てのウエイが使用不可能か否か
を示すキャッシュ状態信号が入力され、リクエスト制御
部は、キャッシュ状態信号が使用不可能を示していない
状態の下でリクエスト送出が指示された場合には入力さ
れたフェッチリクエスト信号の値に応じた種類のフェッ
チ・リクエストを記憶制御装置に送り、キャッシュ状態
信号が使用不可能を示している状態の下でリクエスト送
出が指示された場合にはキャッシュ・メモリへのムーブ
インを伴わない特定種類のフェッチ・リクエストを記憶
制御装置に送るよう構成されている。DETAILED DESCRIPTION OF THE INVENTION [Summary] Regarding the control of sending a fetch request sent from a central processing unit to a storage control unit, an object of the present invention is to prevent a useless move-in operation to a cache from being performed. The request control unit includes a request transmission instruction signal for instructing transmission of a request to the storage control device, a fetch request signal that can take a plurality of values, and a cache state indicating whether all the ways of the cache memory are unusable. When the signal is input and the request control unit instructs the transmission of the request in a state where the cache status signal does not indicate that the fetch request is unavailable, the fetch request of the type corresponding to the value of the input fetch request signal is performed. To the storage controller, and reset under the condition that the cache status signal indicates unusable. When a quest transmission is instructed, a specific type of fetch request without move-in to the cache memory is sent to the storage controller.
本発明は、中央処理装置内における命令制御部からの
メモリ・アクセス要求に基づいて記憶制御部が行う記憶
制御装置へのフェッチ・リクエスト送出の制御に関す
る。The present invention relates to a control of sending a fetch request to a storage controller performed by a storage controller based on a memory access request from an instruction controller in a central processing unit.
情報処理装置において、中央処理装置内のキャッシュ
・メモリのアクセス時間に比して主記憶装置に対するア
クセス時間は非常に大きい。従って、情報処理装置の処
理能力の向上を図るためには主記憶装置からキャッシュ
・メモリへの有効なデータの転送を行うと共に無効なデ
ータの転送の抑止を行う必要がある。In the information processing device, the access time to the main storage device is much longer than the access time to the cache memory in the central processing unit. Therefore, in order to improve the processing capacity of the information processing apparatus, it is necessary to transfer valid data from the main storage device to the cache memory and to suppress transfer of invalid data.
本発明に関するフェッチ・リクエスト動作についての
み説明を行う。Only the fetch request operation according to the present invention will be described.
第４図は情報処理装置の概要を示す図である。同図に
おいて、CPUは中央処理装置、MCUは記憶制御装置、MSU
は主記憶装置、IUは命令制御部、EUは演算制御部、SUは
記憶制御部、MCU−REQ−CNTLはMCUリクエスト制御部、C
ACHEはキャッシュ・メモリ、MCU−REQは記憶制御装置に
対するリクエスト、MSU−REQは主記憶装置へのリクエス
ト、MCU−DATAは記憶制御装置からの又は記憶制御装置
へのデータ、MSU−DATAは主記憶装置からの又は主記憶
装置へのデータをそれぞれ示している。FIG. 4 is a diagram showing an outline of the information processing apparatus. In the figure, the CPU is a central processing unit, the MCU is a storage control unit, and the MSU
Is a main storage device, IU is an instruction control unit, EU is an operation control unit, SU is a storage control unit, MCU-REQ-CNTL is an MCU request control unit, C
ACHE is a cache memory, MCU-REQ is a request to the storage controller, MSU-REQ is a request to the main storage, MCU-DATA is data from or to the storage controller, MSU-DATA is the main storage Figure 3 shows data from the device or to main storage, respectively.
第４図に示すような情報処理装置において、命令制御
部IUからのリクエストを受けた記憶制御部SUは、キャッ
シュ・メモリCACHEに該当するリクエスト・データが存
在する場合にはキャッシュ・メモリCACHEの該当リクエ
スト・データをフエッチし、命令制御部IUあるいは演算
制御部EUに対しフェッチしたリクエスト・データを返
し、該当するリクエスト・データがキャッシュ・メモリ
CACHE内に存在しない場合には、記憶制御装置MCUに対し
てフェッチ・リクエストなどのMCU−REQ信号などを送出
する。In the information processing apparatus as shown in FIG. 4, the storage control unit SU, which has received a request from the instruction control unit IU, checks the cache memory CACHE if the corresponding request data exists in the cache memory CACHE. The request data is fetched, the fetched request data is returned to the instruction control unit IU or the operation control unit EU, and the corresponding request data is stored in the cache memory.
If it does not exist in the CACHE, it sends an MCU-REQ signal such as a fetch request to the storage controller MCU.
該リクエストを受けた記憶制御装置MCUは、主記憶装
置MSUを制御することにより、該当するリクエスト・デ
ータのフェッチを行い、フェッチしたデータを記憶制御
部SUへ返す。The storage control unit MCU receiving the request controls the main storage unit MSU to fetch the corresponding request data, and returns the fetched data to the storage control unit SU.
フェッチ・リクエストには、8B−FETCH−REQ（8Byte
FETCH REQ）信号とBF−REQ（Block fetch REQ）信号の
２種類が用意されている。このようなフェッチ・リクエ
スト信号は、適宜に記憶制御装置MCUへ送出される。8B-FETCH-REQ (8Byte
Two types of signals, a FETCH REQ) signal and a BF-REQ (Block fetch REQ) signal, are provided. Such a fetch request signal is appropriately sent to the storage control unit MCU.
フェッチ・リクエスト信号を受けた記憶制御装置MCU
は、8B−FETCH−REQに対しては主記憶装置MSUから８バ
イト・データをフェッチし、記憶制御部SUへ該データを
転送する。BF−REQに対しては主記憶装置から64バイト
・データをフェッチし、記憶制御部SUへ８バイト単位で
８回にわたって転送する。Storage control unit MCU that received fetch request signal
Fetches 8-byte data from the main storage device MSU for 8B-FETCH-REQ, and transfers the data to the storage control unit SU. For BF-REQ, 64-byte data is fetched from the main storage device and transferred to the storage control unit SU eight times in 8-byte units.
第５図は記憶制御部のパイプライン動作を説明する図
である。同図において、Ｐはプライオリティ、Ｔはアド
レス変換・ディレクトリ検索、Ｂはキャッシュ・メモリ
・アクセス、Ｒは結果報告、Ｗはディレクトリ書込み、
Ｓはキャッシュ・メモリ書込みのサイクルをそれぞれ示
している。FIG. 5 is a diagram for explaining the pipeline operation of the storage control unit. In the figure, P is a priority, T is an address translation / directory search, B is a cache memory access, R is a result report, W is a directory write,
S indicates a cache memory write cycle.
第５図を参照して上記フェッチ・リクエストに対する
記憶制御部SUのパイプラインの動作を説明する。8B−FE
TCH−REQに基づいて記憶制御装置MCUから記憶制御部SU
へ転送されたデータは命令制御部IUへバイパスされる
が、キャッシュ・メモリCACHEへの書込みは行われな
い。The operation of the pipeline of the storage control unit SU in response to the fetch request will be described with reference to FIG. 8B-FE
Based on the TCH-REQ, the storage control unit MCU sends the storage control unit SU
Is transferred to the instruction control unit IU, but is not written to the cache memory CACHE.
BF REQに基づいて記憶制御装置MCUから記憶制御部SU
へ転送されたデータは最初の８バイトのみが命令制御部
IUへバイパスされ、64バイト・データは16バイト単位で
４回にわたってキャッシュ・メモリCACHEへの書込み
（ムーブイン）される。しかし、キャッシュ・メモリCA
CHEのすべてのウエイ（WAY）が使用不可能な状態（CACH
E−ALLWAY−DELETE）である場合には、上記ムーブイン
動作によりキャッシュ・メモリCACHEは書き込まれず、
バイパスを除く全ての動作は無駄なものとなる。Based on the BF REQ, the storage controller MCU to the storage controller SU
Only the first 8 bytes of the data transferred to the instruction control unit
Bypassing to the IU, the 64-byte data is written (moved in) to the cache memory CACHE four times in 16-byte units. However, cache memory CA
All the ways (WAY) of CHE are unavailable (CACH
E-ALLWAY-DELETE), the cache memory CACHE is not written by the above move-in operation,
All operations except the bypass are useless.
第６図は従来のMCUリクエスト制御部の概要を示す図
である。同図において、１と２はAND回路、３は反転回
路をそれぞれ示している。FIG. 6 is a diagram showing an outline of a conventional MCU request control unit. In the figure, 1 and 2 indicate an AND circuit, and 3 indicates an inverting circuit, respectively.
AND回路１の上側入力端子には信号MCU−REQ−GOが入
力され、AND回路１の下側入力端子には信号MCU−8B−FE
TCH−REQが入力される。AND回路１は、信号MCU−REQ−G
Oと信号MCU−8B−FETCH−REQが共に１のときに１を出力
する。AND回路１の出力が8B−FETCH−REQになり、この
信号は記憶制御装置MCUに送られる。AND回路２は、信号
MCU−REQ−GOが１で信号MCU−8B−FETCH−REQが０のと
きに１を出力する。AND回路２の出力がBF−REQになり、
この信号も記憶制御装置MCUに送られる。The signal MCU-REQ-GO is input to the upper input terminal of the AND circuit 1, and the signal MCU-8B-FE is input to the lower input terminal of the AND circuit 1.
TCH-REQ is input. The AND circuit 1 outputs the signal MCU-REQ-G
Outputs 1 when both O and signal MCU-8B-FETCH-REQ are 1. The output of the AND circuit 1 becomes 8B-FETCH-REQ, and this signal is sent to the storage controller MCU. AND circuit 2 outputs the signal
When MCU-REQ-GO is 1 and signal MCU-8B-FETCH-REQ is 0, 1 is output. The output of AND circuit 2 becomes BF-REQ,
This signal is also sent to the storage controller MCU.
上述のように、従来方式においては、記憶制御装置MC
Uへのリクエスト送出の際にキャッシュ・メモリの状態
を考慮することなくフェッチ・リクエストを送出するた
め、キャッシュ・メモリの全てのウエイが無効な状態の
下で送出されたBF−REQに基づいて行われる無駄なムー
ブイン動作により処理能力の低下を招く問題が生じてい
た。As described above, in the conventional method, the storage controller MC
In order to send a fetch request without considering the state of the cache memory when sending a request to U, all the ways in the cache memory are executed based on the BF-REQ sent under an invalid state. There is a problem that the useless move-in operation causes a reduction in processing capacity.
本発明は、この点に鑑みて創作されたものであって、
上述のような無駄なムーブイン動作が行われないように
なったフェッチ・リクエスト送出制御を行う情報処理装
置を提供することを目的としている。The present invention has been made in view of this point,
It is an object of the present invention to provide an information processing apparatus that performs fetch / request transmission control in which the useless move-in operation as described above is not performed.
第１図は本発明の原理説明図である。本発明が適用さ
れる情報処理装置は、主記憶装置と、中央処理装置から
の主記憶アクセス・リクエストを制御する記憶制御装置
と、記憶制御装置に対するフェッチ・リクエストを制御
するリクエスト制御部を有すると共に主記憶装置の内容
の一部の写しを保持するキャッシュ・メモリを有する中
央処理装置とを具備している。FIG. 1 is a diagram illustrating the principle of the present invention. An information processing apparatus to which the present invention is applied includes a main storage device, a storage control device that controls a main storage access request from a central processing unit, and a request control unit that controls a fetch request to the storage control device. A central processing unit having a cache memory for holding a copy of a portion of the contents of the main storage device.
リクエスト制御部には、記憶制御装置へのリクエスト
送出を指示するリクエスト送出指示信号，複数の値を取
り得るフェッチ・リクエスト信号およびキャッシュ・メ
モリの全てのウエイが使用不可能か否かを示すキャッシ
ュ状態信号が入力される。The request control unit includes a request transmission instruction signal for instructing transmission of a request to the storage control device, a fetch request signal that can take a plurality of values, and a cache state indicating whether all the ways of the cache memory are unusable. A signal is input.
リクエスト制御部は、キャッシュ・メモリの全てのウ
ェイが使用不可能であるか否かを示すキャッシュ状態に
応じて、記憶制御装置に送出するフェッチ・リクエスト
信号を選択する選択手段を備え、この選択手段は、記憶
制御装置へのリクエスト送出を指示するリクエスト送出
指示信号とフェッチ・リクエスト信号が入力されたと
き、上記キャッシュ状態信号が使用不可能を示していな
い場合には、入力されたフェッチ・リクエスト信号の値
に応じた種類のフェッチ・リクエストを記憶制御装置に
送り、キャッシュ状態信号が使用不可能を示している場
合には、キャッシュ・メモリへのムーブインを伴わない
特定種類のフェッチ・リクエストを記憶制御装置に送る
よう構成されている。The request control unit includes selection means for selecting a fetch request signal to be sent to the storage control device according to a cache state indicating whether or not all ways of the cache memory are unusable. When a request transmission instruction signal instructing transmission of a request to the storage controller and a fetch request signal are input, and if the cache state signal does not indicate that it is unusable, the input fetch request signal Is sent to the storage controller, and if the cache status signal indicates that it is unusable, a specific type of fetch request without move-in to the cache memory is stored and controlled. It is configured to be sent to the device.
キャッシュ状態信号がキャッシュ・メモリの全てのウ
エイが使用不可でないこと示している状態の下で、リク
エストの送出が指示されると、入力されたフェッチ・リ
クエストの値に対応した種類のフェッチ・リクエストが
記憶制御装置に送られる。例えば、入力されたフェッチ
・リクエストがブロック・フェッチを示している場合に
は、ブロック・フェッチ・リクエストが記憶制御装置に
送られる。When a request to send a request is issued in a state where the cache status signal indicates that all the ways in the cache memory are not disabled, a fetch request of a type corresponding to the value of the input fetch request is issued. Sent to the storage controller. For example, if the input fetch request indicates a block fetch, the block fetch request is sent to the storage controller.
キャッシュ状態信号がキャッシュ・メモリの全てのウ
エイが使用不可であること示している状態の下で、リク
エストの送出が指示されると、入力されたフェッチ・リ
クエストの値に関係なく、ムーブインを伴わない特定種
類のフェッチ・リクエストが記憶制御装置に送られる。
例えば、入力されたフェッチ・リクエストがブロック・
フェッチを示していても、ムーブインを伴わない特定種
類のフェッチ・リクエスト（例えば、8Bフェッチ・リク
エスト）が記憶制御装置に送られる。When a request to send a request is issued under a state where the cache status signal indicates that all the ways of the cache memory are unavailable, no move-in is performed regardless of the value of the input fetch request. A particular type of fetch request is sent to the storage controller.
For example, if the input fetch request is blocked
Even if it indicates fetch, a specific type of fetch request (for example, an 8B fetch request) without move-in is sent to the storage controller.
本発明によれば、キャッシュ・メモリの全てのウエイ
が無効な状態の下では、ムーブインを伴わないフェッチ
・リクエストの送出のみが許されるので、キャッシュ・
メモリへの無効なムーブイン動作を抑止することが可能
となり、処理能力の向上が図られる。According to the present invention, when all the ways of the cache memory are invalid, only the transmission of the fetch request without move-in is permitted, so that the cache memory is not transmitted.
An invalid move-in operation to the memory can be suppressed, and the processing capability can be improved.
第２図は本発明におけるMCUリクエスト制御部の１実
施例を示す図である。同図において、１と２はAND回
路、３は反転回路、４はOR回路をそれぞれ示している。FIG. 2 is a diagram showing an embodiment of an MCU request control unit according to the present invention. In the figure, 1 and 2 indicate an AND circuit, 3 indicates an inverting circuit, and 4 indicates an OR circuit.
OR回路４には、信号MCU−8B−FETCH−REQと信号CACHE
−ALLWAY−DELETEが入力される。AND回路１には、信号M
CU−REQ−GOとOR回路４の出力が入力される。AND回路１
の出力が記憶制御装置MCUに対する8B−FETCH−REQにな
る。AND回路２には、信号MCU−REQ−GOとOR回路４の出
力の反転が入力される。AND回路２の出力が記憶制御装
置MCUに対するBF−REQになる。The OR circuit 4 includes a signal MCU-8B-FETCH-REQ and a signal CACHE.
-ALLWAY-DELETE is input. The AND circuit 1 has a signal M
CU-REQ-GO and the output of the OR circuit 4 are input. AND circuit 1
Is 8B-FETCH-REQ for the storage controller MCU. The AND circuit 2 receives the signal MCU-REQ-GO and the inverted output of the OR circuit 4. The output of the AND circuit 2 becomes BF-REQ for the storage controller MCU.
第２図に示すように本発明においては、キャッシュ・
メモリの全てのウエイが使用不可能であることを示す信
号CACHE−ALLWAY−DELETEを追加することにより、MCUリ
クエストの制御を行う。従来方式におけるMCUリクエス
ト制御部への信号MCU−8B−FETCH−REQとCACHE−ALLWAY
−DELETE信号との論理和により、記憶制御装置MCUへの
信号8B−FETCH−REQを送出し、該リクエスト以外をBF−
REQとすることにより、キャッシュ・メモリのすべての
ウエイが無効な状態の下における記憶制御装置MCUへのB
F−REQ信号の送出を抑止し、キャッシュ・メモリへの無
駄なムーブイン動作を抑止する。これにより、無駄なム
ーブイン動作が行われることなく、処理能力の向上が図
られる。In the present invention, as shown in FIG.
The MCU request is controlled by adding a signal CACHE-ALLWAY-DELETE indicating that all the ways in the memory are unavailable. Signals MCU-8B-FETCH-REQ and CACHE-ALLWAY to MCU request control unit in conventional method
-Send a signal 8B-FETCH-REQ to the storage control unit MCU by logical OR with the DELETE signal, and send BF-
REQ allows B to the storage controller MCU under all the invalid states of the cache memory.
The transmission of the F-REQ signal is suppressed, and the unnecessary move-in operation to the cache memory is suppressed. Thereby, the processing capacity is improved without performing useless move-in operation.
第３図はキャッシュ・メモリの構成を示す図である。
キャッシュ・メモリは複数のウエイに分割されている。
各ウエイには有効フラグＶが設けられている。１の有効
フラグＶは、そのウエイが使用可能であるこを示す。信
号CACHE−ALLWAY−DELETEは、各ウエイの有効フラグＶ
をORし、これを反転することにより生成することが出来
る。FIG. 3 is a diagram showing a configuration of the cache memory.
The cache memory is divided into a plurality of ways.
Each way is provided with a valid flag V. A valid flag V of 1 indicates that the way is usable. The signal CACHE-ALLWAY-DELETE indicates the valid flag V of each way.
Can be generated by ORing and inverting this.
以上の説明から明らかなように、本発明によれば、キ
ャッシュ・メモリの状態に応じてMCUリクエストの高速
で且つ効率のよい処理が可能となる。As is clear from the above description, according to the present invention, high-speed and efficient processing of an MCU request can be performed according to the state of the cache memory.
第１図は本発明の原理説明図、第２図は本発明における
MCUリクエスト制御部の１実施例を示す図、第３図はキ
ャッシュ・メモリの構成を示す図、第４図は計算機シス
テムの概要を示す図、第５図は記憶制御部のパイプライ
ン動作を説明する図、第６図は従来のMCUリクエスト制
御部の構成を示す図である。 １と２……AND回路、３……反転回路、４……OR回路、C
PU……中央処理装置、MCU……記憶制御装置、MSU……主
記憶装置、IU……命令制御部、EU……演算制御部、SU…
…記憶制御部、MCU−REQ−CNTL……MCUリクエスト制御
部、CACHE……キャッシュ・メモリ。FIG. 1 is a view for explaining the principle of the present invention, and FIG.
FIG. 3 shows a configuration of a cache memory, FIG. 4 shows an outline of a computer system, and FIG. 5 shows a pipeline operation of a storage control unit. FIG. 6 is a diagram showing a configuration of a conventional MCU request control unit. 1 and 2 ... AND circuit, 3 ... Inverting circuit, 4 ... OR circuit, C
PU: central processing unit, MCU: storage control unit, MSU: main storage unit, IU: instruction control unit, EU: arithmetic control unit, SU:
... Storage control unit, MCU-REQ-CNTL ... MCU request control unit, CACHE ... Cache memory.
フロントページの続き (56)参考文献 特開 昭62−180438（ＪＰ，Ａ) 特開 昭62−256147（ＪＰ，Ａ) 特開 昭62−84351（ＪＰ，Ａ) 特開 平１−280847（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G06F 9/30 Continuation of the front page (56) References JP-A-62-180438 (JP, A) JP-A-62-256147 (JP, A) JP-A-62-84351 (JP, A) JP-A-1-280847 (JP) , A) (58) Field surveyed (Int. Cl. 7 , DB name) G06F 12/08 G06F 9/30
Claims (1)
する記憶制御装置と、 記憶制御装置に対するフェッチ・リクエストを制御する
リクエスト制御部を有すると共に主記憶装置の内容の一
部の写しを保持するキャッシュ・メモリを有する中央処
理装置とを具備する情報処理装置であって、 上記リクエスト制御部は、キャッシュ・メモリの全ての
ウェイが使用不可能であるか否かを示すキャッシュ状態
信号に応じて、記憶制御装置に送出するフェッチ・リク
エスト信号を選択する選択手段を備え、 上記選択手段は、記憶制御装置へのリクエスト送出を指
示するリクエスト送出指示信号とフェッチ・リクエスト
信号が入力されたとき、上記キャッシュ状態信号が使用
不可能を示していない場合には、入力されたフェッチ・
リクエスト信号の値に応じた種類のフェッチ・リクエス
トを記憶制御装置に送り、キャッシュ状態信号が使用不
可能を示している場合には、キャッシュ・メモリへのム
ーブインを伴わない特定種類のフェッチ・リクエストを
記憶制御装置に送るよう構成されている ことを特徴とする情報処理装置。A main storage device; a storage control device for controlling a main storage access request from a central processing unit; a request control unit for controlling a fetch request to the storage control device; A central processing unit having a cache memory holding a part of the copy, wherein the request control unit indicates whether all the ways of the cache memory are unavailable. Selecting means for selecting a fetch request signal to be sent to the storage control device in accordance with the cache status signal; When input, if the cache status signal does not indicate that it is unusable, the input Etch
A fetch request of a type corresponding to the value of the request signal is sent to the storage controller. If the cache status signal indicates that the fetch request cannot be used, a specific type of fetch request without move-in to the cache memory is sent. An information processing device configured to be sent to a storage control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02183235A JP3078304B2 (en) | 1990-07-11 | 1990-07-11 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02183235A JP3078304B2 (en) | 1990-07-11 | 1990-07-11 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471047A JPH0471047A (en) | 1992-03-05 |
| JP3078304B2 true JP3078304B2 (en) | 2000-08-21 |
Family
ID=16132144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02183235A Expired - Fee Related JP3078304B2 (en) | 1990-07-11 | 1990-07-11 | Information processing device |
Country Status (1)
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|---|---|
| JP (1) | JP3078304B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112010000782B4 (en) | 2009-01-28 | 2013-09-19 | Ulvac, Inc. | Temperature sensing device and heating device |
-
1990
- 1990-07-11 JP JP02183235A patent/JP3078304B2/en not_active Expired - Fee Related
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|---|---|
| JPH0471047A (en) | 1992-03-05 |
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